lib/Target/R600/AMDGPUTargetMachine.cpp

   1 //===-- AMDGPUTargetMachine.cpp - TargetMachine for hw codegen targets-----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief The AMDGPU target machine contains all of the hardware specific
  12 /// information  needed to emit code for R600 and SI GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUTargetMachine.h"
  17 #include "AMDGPU.h"
  18 #include "R600ISelLowering.h"
  19 #include "R600InstrInfo.h"
  20 #include "R600MachineScheduler.h"
  21 #include "SIISelLowering.h"
  22 #include "SIInstrInfo.h"
  23 #include "llvm/Analysis/Passes.h"
  24 #include "llvm/Analysis/Verifier.h"
  25 #include "llvm/CodeGen/MachineFunctionAnalysis.h"
  26 #include "llvm/CodeGen/MachineModuleInfo.h"
  27 #include "llvm/CodeGen/Passes.h"
  28 #include "llvm/MC/MCAsmInfo.h"
  29 #include "llvm/PassManager.h"
  30 #include "llvm/Support/TargetRegistry.h"
  31 #include "llvm/Support/raw_os_ostream.h"
  32 #include "llvm/Transforms/IPO.h"
  33 #include "llvm/Transforms/Scalar.h"
  34 #include <llvm/CodeGen/Passes.h>
  35
  36
  37 using namespace llvm;
  38
  39 extern "C" void LLVMInitializeR600Target() {
  40   // Register the target
  41   RegisterTargetMachine<AMDGPUTargetMachine> X(TheAMDGPUTarget);
  42 }
  43
  44 static ScheduleDAGInstrs *createR600MachineScheduler(MachineSchedContext *C) {
  45   return new ScheduleDAGMI(C, new R600SchedStrategy());
  46 }
  47
  48 static MachineSchedRegistry
  49 SchedCustomRegistry("r600", "Run R600's custom scheduler",
  50                     createR600MachineScheduler);
  51
  52 static std::string computeDataLayout(const AMDGPUSubtarget &ST) {
  53   std::string DataLayout = std::string(
  54    "e"
  55    "-i1:8:8-i8:8:8-i16:16:16-i32:32:32-i64:64:64-f32:32:32"
  56    "-v16:16:16-v24:32:32-v32:32:32-v48:64:64-v64:64:64-v96:128:128-v128:128:128"
  57    "-v192:256:256-v256:256:256-v512:512:512-v1024:1024:1024-v2048:2048:2048"
  58    "-n32:64"
  59   );
  60
  61   if (ST.hasHWFP64())
  62     DataLayout.append("-f64:64:64");
  63
  64   if (ST.is64bit())
  65     DataLayout.append("-p:64:64:64");
  66   else
  67     DataLayout.append("-p:32:32:32");
  68
  69   if (ST.getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS)
  70     DataLayout.append("-p3:32:32:32");
  71
  72   return DataLayout;
  73 }
  74
  75 AMDGPUTargetMachine::AMDGPUTargetMachine(const Target &T, StringRef TT,
  76     StringRef CPU, StringRef FS,
  77   TargetOptions Options,
  78   Reloc::Model RM, CodeModel::Model CM,
  79   CodeGenOpt::Level OptLevel
  80 )
  81 :
  82   LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OptLevel),
  83   Subtarget(TT, CPU, FS),
  84   Layout(computeDataLayout(Subtarget)),
  85   FrameLowering(TargetFrameLowering::StackGrowsUp,
  86                 64 * 16 // Maximum stack alignment (long16)
  87                , 0),
  88   IntrinsicInfo(this),
  89   InstrItins(&Subtarget.getInstrItineraryData()) {
  90   // TLInfo uses InstrInfo so it must be initialized after.
  91   if (Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
  92     InstrInfo.reset(new R600InstrInfo(*this));
  93     TLInfo.reset(new R600TargetLowering(*this));
  94   } else {
  95     InstrInfo.reset(new SIInstrInfo(*this));
  96     TLInfo.reset(new SITargetLowering(*this));
  97   }
  98   setRequiresStructuredCFG(true);
  99   initAsmInfo();
 100 }
 101
 102 AMDGPUTargetMachine::~AMDGPUTargetMachine() {
 103 }
 104
 105 namespace {
 106 class AMDGPUPassConfig : public TargetPassConfig {
 107 public:
 108   AMDGPUPassConfig(AMDGPUTargetMachine *TM, PassManagerBase &PM)
 109     : TargetPassConfig(TM, PM) {}
 110
 111   AMDGPUTargetMachine &getAMDGPUTargetMachine() const {
 112     return getTM<AMDGPUTargetMachine>();
 113   }
 114
 115   virtual ScheduleDAGInstrs *
 116   createMachineScheduler(MachineSchedContext *C) const {
 117     const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 118     if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 119       return createR600MachineScheduler(C);
 120     return 0;
 121   }
 122
 123   virtual bool addPreISel();
 124   virtual bool addInstSelector();
 125   virtual bool addPreRegAlloc();
 126   virtual bool addPostRegAlloc();
 127   virtual bool addPreSched2();
 128   virtual bool addPreEmitPass();
 129 };
 130 } // End of anonymous namespace
 131
 132 TargetPassConfig *AMDGPUTargetMachine::createPassConfig(PassManagerBase &PM) {
 133   return new AMDGPUPassConfig(this, PM);
 134 }
 135
 136 //===----------------------------------------------------------------------===//
 137 // AMDGPU Analysis Pass Setup
 138 //===----------------------------------------------------------------------===//
 139
 140 void AMDGPUTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 141   // Add first the target-independent BasicTTI pass, then our AMDGPU pass. This
 142   // allows the AMDGPU pass to delegate to the target independent layer when
 143   // appropriate.
 144   PM.add(createBasicTargetTransformInfoPass(this));
 145   PM.add(createAMDGPUTargetTransformInfoPass(this));
 146 }
 147
 148 bool
 149 AMDGPUPassConfig::addPreISel() {
 150   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 151   addPass(createFlattenCFGPass());
 152   if (ST.IsIRStructurizerEnabled())
 153     addPass(createStructurizeCFGPass());
 154   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 155     addPass(createSinkingPass());
 156     addPass(createSITypeRewriter());
 157     addPass(createSIAnnotateControlFlowPass());
 158   } else {
 159     addPass(createR600TextureIntrinsicsReplacer());
 160   }
 161   return false;
 162 }
 163
 164 bool AMDGPUPassConfig::addInstSelector() {
 165   addPass(createAMDGPUISelDag(getAMDGPUTargetMachine()));
 166   return false;
 167 }
 168
 169 bool AMDGPUPassConfig::addPreRegAlloc() {
 170   addPass(createAMDGPUConvertToISAPass(*TM));
 171   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 172
 173   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 174     addPass(createR600VectorRegMerger(*TM));
 175   } else {
 176     addPass(createSIFixSGPRCopiesPass(*TM));
 177   }
 178   return false;
 179 }
 180
 181 bool AMDGPUPassConfig::addPostRegAlloc() {
 182   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 183
 184   if (ST.getGeneration() > AMDGPUSubtarget::NORTHERN_ISLANDS) {
 185     addPass(createSIInsertWaits(*TM));
 186   }
 187   return false;
 188 }
 189
 190 bool AMDGPUPassConfig::addPreSched2() {
 191   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 192
 193   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 194     addPass(createR600EmitClauseMarkers());
 195   if (ST.isIfCvtEnabled())
 196     addPass(&IfConverterID);
 197   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS)
 198     addPass(createR600ClauseMergePass(*TM));
 199   return false;
 200 }
 201
 202 bool AMDGPUPassConfig::addPreEmitPass() {
 203   const AMDGPUSubtarget &ST = TM->getSubtarget<AMDGPUSubtarget>();
 204   if (ST.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS) {
 205     addPass(createAMDGPUCFGStructurizerPass());
 206     addPass(createR600ExpandSpecialInstrsPass(*TM));
 207     addPass(&FinalizeMachineBundlesID);
 208     addPass(createR600Packetizer(*TM));
 209     addPass(createR600ControlFlowFinalizer(*TM));
 210   } else {
 211     addPass(createSILowerControlFlowPass(*TM));
 212   }
 213
 214   return false;
 215 }