lib/Target/R600/MCTargetDesc/R600MCCodeEmitter.cpp

   1 //===- R600MCCodeEmitter.cpp - Code Emitter for R600->Cayman GPU families -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 ///
  12 /// This code emitter outputs bytecode that is understood by the r600g driver
  13 /// in the Mesa [1] project.  The bytecode is very similar to the hardware's ISA,
  14 /// but it still needs to be run through a finalizer in order to be executed
  15 /// by the GPU.
  16 ///
  17 /// [1] http://www.mesa3d.org/
  18 //
  19 //===----------------------------------------------------------------------===//
  20
  21 #include "R600Defines.h"
  22 #include "MCTargetDesc/AMDGPUMCCodeEmitter.h"
  23 #include "MCTargetDesc/AMDGPUMCTargetDesc.h"
  24 #include "llvm/MC/MCCodeEmitter.h"
  25 #include "llvm/MC/MCContext.h"
  26 #include "llvm/MC/MCInst.h"
  27 #include "llvm/MC/MCInstrInfo.h"
  28 #include "llvm/MC/MCRegisterInfo.h"
  29 #include "llvm/MC/MCSubtargetInfo.h"
  30 #include "llvm/Support/raw_ostream.h"
  31 #include <stdio.h>
  32
  33 #define SRC_BYTE_COUNT 11
  34 #define DST_BYTE_COUNT 5
  35
  36 using namespace llvm;
  37
  38 namespace {
  39
  40 class R600MCCodeEmitter : public AMDGPUMCCodeEmitter {
  41   R600MCCodeEmitter(const R600MCCodeEmitter &); // DO NOT IMPLEMENT
  42   void operator=(const R600MCCodeEmitter &); // DO NOT IMPLEMENT
  43   const MCInstrInfo &MCII;
  44   const MCRegisterInfo &MRI;
  45   const MCSubtargetInfo &STI;
  46   MCContext &Ctx;
  47
  48 public:
  49
  50   R600MCCodeEmitter(const MCInstrInfo &mcii, const MCRegisterInfo &mri,
  51                     const MCSubtargetInfo &sti, MCContext &ctx)
  52     : MCII(mcii), MRI(mri), STI(sti), Ctx(ctx) { }
  53
  54   /// \brief Encode the instruction and write it to the OS.
  55   virtual void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
  56                          SmallVectorImpl<MCFixup> &Fixups) const;
  57
  58   /// \returns the encoding for an MCOperand.
  59   virtual uint64_t getMachineOpValue(const MCInst &MI, const MCOperand &MO,
  60                                      SmallVectorImpl<MCFixup> &Fixups) const;
  61 private:
  62
  63   void EmitALUInstr(const MCInst &MI, SmallVectorImpl<MCFixup> &Fixups,
  64                     raw_ostream &OS) const;
  65   void EmitSrc(const MCInst &MI, unsigned OpIdx, raw_ostream &OS) const;
  66   void EmitSrcISA(const MCInst &MI, unsigned RegOpIdx, unsigned SelOpIdx,
  67                     raw_ostream &OS) const;
  68   void EmitDst(const MCInst &MI, raw_ostream &OS) const;
  69   void EmitTexInstr(const MCInst &MI, SmallVectorImpl<MCFixup> &Fixups,
  70                     raw_ostream &OS) const;
  71   void EmitFCInstr(const MCInst &MI, raw_ostream &OS) const;
  72
  73   void EmitNullBytes(unsigned int byteCount, raw_ostream &OS) const;
  74
  75   void EmitByte(unsigned int byte, raw_ostream &OS) const;
  76
  77   void EmitTwoBytes(uint32_t bytes, raw_ostream &OS) const;
  78
  79   void Emit(uint32_t value, raw_ostream &OS) const;
  80   void Emit(uint64_t value, raw_ostream &OS) const;
  81
  82   unsigned getHWRegChan(unsigned reg) const;
  83   unsigned getHWReg(unsigned regNo) const;
  84
  85   bool isFCOp(unsigned opcode) const;
  86   bool isTexOp(unsigned opcode) const;
  87   bool isFlagSet(const MCInst &MI, unsigned Operand, unsigned Flag) const;
  88
  89 };
  90
  91 } // End anonymous namespace
  92
  93 enum RegElement {
  94   ELEMENT_X = 0,
  95   ELEMENT_Y,
  96   ELEMENT_Z,
  97   ELEMENT_W
  98 };
  99
 100 enum InstrTypes {
 101   INSTR_ALU = 0,
 102   INSTR_TEX,
 103   INSTR_FC,
 104   INSTR_NATIVE,
 105   INSTR_VTX,
 106   INSTR_EXPORT
 107 };
 108
 109 enum FCInstr {
 110   FC_IF_PREDICATE = 0,
 111   FC_ELSE,
 112   FC_ENDIF,
 113   FC_BGNLOOP,
 114   FC_ENDLOOP,
 115   FC_BREAK_PREDICATE,
 116   FC_CONTINUE
 117 };
 118
 119 enum TextureTypes {
 120   TEXTURE_1D = 1,
 121   TEXTURE_2D,
 122   TEXTURE_3D,
 123   TEXTURE_CUBE,
 124   TEXTURE_RECT,
 125   TEXTURE_SHADOW1D,
 126   TEXTURE_SHADOW2D,
 127   TEXTURE_SHADOWRECT,
 128   TEXTURE_1D_ARRAY,
 129   TEXTURE_2D_ARRAY,
 130   TEXTURE_SHADOW1D_ARRAY,
 131   TEXTURE_SHADOW2D_ARRAY
 132 };
 133
 134 MCCodeEmitter *llvm::createR600MCCodeEmitter(const MCInstrInfo &MCII,
 135                                            const MCRegisterInfo &MRI,
 136                                            const MCSubtargetInfo &STI,
 137                                            MCContext &Ctx) {
 138   return new R600MCCodeEmitter(MCII, MRI, STI, Ctx);
 139 }
 140
 141 void R600MCCodeEmitter::EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 142                                        SmallVectorImpl<MCFixup> &Fixups) const {
 143   if (isTexOp(MI.getOpcode())) {
 144     EmitTexInstr(MI, Fixups, OS);
 145   } else if (isFCOp(MI.getOpcode())){
 146     EmitFCInstr(MI, OS);
 147   } else if (MI.getOpcode() == AMDGPU::RETURN ||
 148     MI.getOpcode() == AMDGPU::BUNDLE ||
 149     MI.getOpcode() == AMDGPU::KILL) {
 150     return;
 151   } else {
 152     switch(MI.getOpcode()) {
 153     case AMDGPU::RAT_WRITE_CACHELESS_32_eg:
 154     case AMDGPU::RAT_WRITE_CACHELESS_128_eg: {
 155       uint64_t inst = getBinaryCodeForInstr(MI, Fixups);
 156       EmitByte(INSTR_NATIVE, OS);
 157       Emit(inst, OS);
 158       break;
 159     }
 160     case AMDGPU::CONSTANT_LOAD_eg:
 161     case AMDGPU::VTX_READ_PARAM_8_eg:
 162     case AMDGPU::VTX_READ_PARAM_16_eg:
 163     case AMDGPU::VTX_READ_PARAM_32_eg:
 164     case AMDGPU::VTX_READ_GLOBAL_8_eg:
 165     case AMDGPU::VTX_READ_GLOBAL_32_eg:
 166     case AMDGPU::VTX_READ_GLOBAL_128_eg:
 167     case AMDGPU::TEX_VTX_CONSTBUF: {
 168       uint64_t InstWord01 = getBinaryCodeForInstr(MI, Fixups);
 169       uint32_t InstWord2 = MI.getOperand(2).getImm(); // Offset
 170
 171       EmitByte(INSTR_VTX, OS);
 172       Emit(InstWord01, OS);
 173       Emit(InstWord2, OS);
 174       break;
 175     }
 176     case AMDGPU::EG_ExportSwz:
 177     case AMDGPU::R600_ExportSwz:
 178     case AMDGPU::EG_ExportBuf:
 179     case AMDGPU::R600_ExportBuf: {
 180       uint64_t Inst = getBinaryCodeForInstr(MI, Fixups);
 181       EmitByte(INSTR_EXPORT, OS);
 182       Emit(Inst, OS);
 183       break;
 184     }
 185
 186     default:
 187       EmitALUInstr(MI, Fixups, OS);
 188       break;
 189     }
 190   }
 191 }
 192
 193 void R600MCCodeEmitter::EmitALUInstr(const MCInst &MI,
 194                                      SmallVectorImpl<MCFixup> &Fixups,
 195                                      raw_ostream &OS) const {
 196   const MCInstrDesc &MCDesc = MCII.get(MI.getOpcode());
 197
 198   // Emit instruction type
 199   EmitByte(INSTR_ALU, OS);
 200
 201   uint64_t InstWord01 = getBinaryCodeForInstr(MI, Fixups);
 202
 203   //older alu have different encoding for instructions with one or two src
 204   //parameters.
 205   if ((STI.getFeatureBits() & AMDGPU::FeatureR600ALUInst) &&
 206       !(MCDesc.TSFlags & R600_InstFlag::OP3)) {
 207     uint64_t ISAOpCode = InstWord01 & (0x3FFULL << 39);
 208     InstWord01 &= ~(0x3FFULL << 39);
 209     InstWord01 |= ISAOpCode << 1;
 210   }
 211
 212   unsigned SrcNum = MCDesc.TSFlags & R600_InstFlag::OP3 ? 3 :
 213       MCDesc.TSFlags & R600_InstFlag::OP2 ? 2 : 1;
 214
 215   EmitByte(SrcNum, OS);
 216
 217   const unsigned SrcOps[3][2] = {
 218       {R600Operands::SRC0, R600Operands::SRC0_SEL},
 219       {R600Operands::SRC1, R600Operands::SRC1_SEL},
 220       {R600Operands::SRC2, R600Operands::SRC2_SEL}
 221   };
 222
 223   for (unsigned SrcIdx = 0; SrcIdx < SrcNum; ++SrcIdx) {
 224     unsigned RegOpIdx = R600Operands::ALUOpTable[SrcNum-1][SrcOps[SrcIdx][0]];
 225     unsigned SelOpIdx = R600Operands::ALUOpTable[SrcNum-1][SrcOps[SrcIdx][1]];
 226     EmitSrcISA(MI, RegOpIdx, SelOpIdx, OS);
 227   }
 228
 229   Emit(InstWord01, OS);
 230   return;
 231 }
 232
 233 void R600MCCodeEmitter::EmitSrc(const MCInst &MI, unsigned OpIdx,
 234                                 raw_ostream &OS) const {
 235   const MCOperand &MO = MI.getOperand(OpIdx);
 236   union {
 237     float f;
 238     uint32_t i;
 239   } Value;
 240   Value.i = 0;
 241   // Emit the source select (2 bytes).  For GPRs, this is the register index.
 242   // For other potential instruction operands, (e.g. constant registers) the
 243   // value of the source select is defined in the r600isa docs.
 244   if (MO.isReg()) {
 245     unsigned reg = MO.getReg();
 246     EmitTwoBytes(getHWReg(reg), OS);
 247     if (reg == AMDGPU::ALU_LITERAL_X) {
 248       unsigned ImmOpIndex = MI.getNumOperands() - 1;
 249       MCOperand ImmOp = MI.getOperand(ImmOpIndex);
 250       if (ImmOp.isFPImm()) {
 251         Value.f = ImmOp.getFPImm();
 252       } else {
 253         assert(ImmOp.isImm());
 254         Value.i = ImmOp.getImm();
 255       }
 256     }
 257   } else {
 258     // XXX: Handle other operand types.
 259     EmitTwoBytes(0, OS);
 260   }
 261
 262   // Emit the source channel (1 byte)
 263   if (MO.isReg()) {
 264     EmitByte(getHWRegChan(MO.getReg()), OS);
 265   } else {
 266     EmitByte(0, OS);
 267   }
 268
 269   // XXX: Emit isNegated (1 byte)
 270   if ((!(isFlagSet(MI, OpIdx, MO_FLAG_ABS)))
 271       && (isFlagSet(MI, OpIdx, MO_FLAG_NEG) ||
 272      (MO.isReg() &&
 273       (MO.getReg() == AMDGPU::NEG_ONE || MO.getReg() == AMDGPU::NEG_HALF)))){
 274     EmitByte(1, OS);
 275   } else {
 276     EmitByte(0, OS);
 277   }
 278
 279   // Emit isAbsolute (1 byte)
 280   if (isFlagSet(MI, OpIdx, MO_FLAG_ABS)) {
 281     EmitByte(1, OS);
 282   } else {
 283     EmitByte(0, OS);
 284   }
 285
 286   // XXX: Emit relative addressing mode (1 byte)
 287   EmitByte(0, OS);
 288
 289   // Emit kc_bank, This will be adjusted later by r600_asm
 290   EmitByte(0, OS);
 291
 292   // Emit the literal value, if applicable (4 bytes).
 293   Emit(Value.i, OS);
 294
 295 }
 296
 297 void R600MCCodeEmitter::EmitSrcISA(const MCInst &MI, unsigned RegOpIdx,
 298                                    unsigned SelOpIdx, raw_ostream &OS) const {
 299   const MCOperand &RegMO = MI.getOperand(RegOpIdx);
 300   const MCOperand &SelMO = MI.getOperand(SelOpIdx);
 301
 302   union {
 303     float f;
 304     uint32_t i;
 305   } InlineConstant;
 306   InlineConstant.i = 0;
 307   // Emit source type (1 byte) and source select (4 bytes). For GPRs type is 0
 308   // and select is 0 (GPR index is encoded in the instr encoding. For constants
 309   // type is 1 and select is the original const select passed from the driver.
 310   unsigned Reg = RegMO.getReg();
 311   if (Reg == AMDGPU::ALU_CONST) {
 312     EmitByte(1, OS);
 313     uint32_t Sel = SelMO.getImm();
 314     Emit(Sel, OS);
 315   } else {
 316     EmitByte(0, OS);
 317     Emit((uint32_t)0, OS);
 318   }
 319
 320   if (Reg == AMDGPU::ALU_LITERAL_X) {
 321     unsigned ImmOpIndex = MI.getNumOperands() - 1;
 322     MCOperand ImmOp = MI.getOperand(ImmOpIndex);
 323     if (ImmOp.isFPImm()) {
 324       InlineConstant.f = ImmOp.getFPImm();
 325     } else {
 326       assert(ImmOp.isImm());
 327       InlineConstant.i = ImmOp.getImm();
 328     }
 329   }
 330
 331   // Emit the literal value, if applicable (4 bytes).
 332   Emit(InlineConstant.i, OS);
 333 }
 334
 335 void R600MCCodeEmitter::EmitTexInstr(const MCInst &MI,
 336                                      SmallVectorImpl<MCFixup> &Fixups,
 337                                      raw_ostream &OS) const {
 338
 339   unsigned Opcode = MI.getOpcode();
 340   bool hasOffsets = (Opcode == AMDGPU::TEX_LD);
 341   unsigned OpOffset = hasOffsets ? 3 : 0;
 342   int64_t Resource = MI.getOperand(OpOffset + 2).getImm();
 343   int64_t Sampler = MI.getOperand(OpOffset + 3).getImm();
 344   int64_t TextureType = MI.getOperand(OpOffset + 4).getImm();
 345   unsigned srcSelect[4] = {0, 1, 2, 3};
 346
 347   // Emit instruction type
 348   EmitByte(1, OS);
 349
 350   // Emit instruction
 351   EmitByte(getBinaryCodeForInstr(MI, Fixups), OS);
 352
 353   // Emit resource id
 354   EmitByte(Resource, OS);
 355
 356   // Emit source register
 357   EmitByte(getHWReg(MI.getOperand(1).getReg()), OS);
 358
 359   // XXX: Emit src isRelativeAddress
 360   EmitByte(0, OS);
 361
 362   // Emit destination register
 363   EmitByte(getHWReg(MI.getOperand(0).getReg()), OS);
 364
 365   // XXX: Emit dst isRealtiveAddress
 366   EmitByte(0, OS);
 367
 368   // XXX: Emit dst select
 369   EmitByte(0, OS); // X
 370   EmitByte(1, OS); // Y
 371   EmitByte(2, OS); // Z
 372   EmitByte(3, OS); // W
 373
 374   // XXX: Emit lod bias
 375   EmitByte(0, OS);
 376
 377   // XXX: Emit coord types
 378   unsigned coordType[4] = {1, 1, 1, 1};
 379
 380   if (TextureType == TEXTURE_RECT
 381       || TextureType == TEXTURE_SHADOWRECT) {
 382     coordType[ELEMENT_X] = 0;
 383     coordType[ELEMENT_Y] = 0;
 384   }
 385
 386   if (TextureType == TEXTURE_1D_ARRAY
 387       || TextureType == TEXTURE_SHADOW1D_ARRAY) {
 388     if (Opcode == AMDGPU::TEX_SAMPLE_C_L || Opcode == AMDGPU::TEX_SAMPLE_C_LB) {
 389       coordType[ELEMENT_Y] = 0;
 390     } else {
 391       coordType[ELEMENT_Z] = 0;
 392       srcSelect[ELEMENT_Z] = ELEMENT_Y;
 393     }
 394   } else if (TextureType == TEXTURE_2D_ARRAY
 395              || TextureType == TEXTURE_SHADOW2D_ARRAY) {
 396     coordType[ELEMENT_Z] = 0;
 397   }
 398
 399   for (unsigned i = 0; i < 4; i++) {
 400     EmitByte(coordType[i], OS);
 401   }
 402
 403   // XXX: Emit offsets
 404   if (hasOffsets)
 405           for (unsigned i = 2; i < 5; i++)
 406                   EmitByte(MI.getOperand(i).getImm()<<1, OS);
 407   else
 408           EmitNullBytes(3, OS);
 409
 410   // Emit sampler id
 411   EmitByte(Sampler, OS);
 412
 413   // XXX:Emit source select
 414   if ((TextureType == TEXTURE_SHADOW1D
 415       || TextureType == TEXTURE_SHADOW2D
 416       || TextureType == TEXTURE_SHADOWRECT
 417       || TextureType == TEXTURE_SHADOW1D_ARRAY)
 418       && Opcode != AMDGPU::TEX_SAMPLE_C_L
 419       && Opcode != AMDGPU::TEX_SAMPLE_C_LB) {
 420     srcSelect[ELEMENT_W] = ELEMENT_Z;
 421   }
 422
 423   for (unsigned i = 0; i < 4; i++) {
 424     EmitByte(srcSelect[i], OS);
 425   }
 426 }
 427
 428 void R600MCCodeEmitter::EmitFCInstr(const MCInst &MI, raw_ostream &OS) const {
 429
 430   // Emit instruction type
 431   EmitByte(INSTR_FC, OS);
 432
 433   // Emit SRC
 434   unsigned NumOperands = MI.getNumOperands();
 435   if (NumOperands > 0) {
 436     assert(NumOperands == 1);
 437     EmitSrc(MI, 0, OS);
 438   } else {
 439     EmitNullBytes(SRC_BYTE_COUNT, OS);
 440   }
 441
 442   // Emit FC Instruction
 443   enum FCInstr instr;
 444   switch (MI.getOpcode()) {
 445   case AMDGPU::PREDICATED_BREAK:
 446     instr = FC_BREAK_PREDICATE;
 447     break;
 448   case AMDGPU::CONTINUE:
 449     instr = FC_CONTINUE;
 450     break;
 451   case AMDGPU::IF_PREDICATE_SET:
 452     instr = FC_IF_PREDICATE;
 453     break;
 454   case AMDGPU::ELSE:
 455     instr = FC_ELSE;
 456     break;
 457   case AMDGPU::ENDIF:
 458     instr = FC_ENDIF;
 459     break;
 460   case AMDGPU::ENDLOOP:
 461     instr = FC_ENDLOOP;
 462     break;
 463   case AMDGPU::WHILELOOP:
 464     instr = FC_BGNLOOP;
 465     break;
 466   default:
 467     abort();
 468     break;
 469   }
 470   EmitByte(instr, OS);
 471 }
 472
 473 void R600MCCodeEmitter::EmitNullBytes(unsigned int ByteCount,
 474                                       raw_ostream &OS) const {
 475
 476   for (unsigned int i = 0; i < ByteCount; i++) {
 477     EmitByte(0, OS);
 478   }
 479 }
 480
 481 void R600MCCodeEmitter::EmitByte(unsigned int Byte, raw_ostream &OS) const {
 482   OS.write((uint8_t) Byte & 0xff);
 483 }
 484
 485 void R600MCCodeEmitter::EmitTwoBytes(unsigned int Bytes,
 486                                      raw_ostream &OS) const {
 487   OS.write((uint8_t) (Bytes & 0xff));
 488   OS.write((uint8_t) ((Bytes >> 8) & 0xff));
 489 }
 490
 491 void R600MCCodeEmitter::Emit(uint32_t Value, raw_ostream &OS) const {
 492   for (unsigned i = 0; i < 4; i++) {
 493     OS.write((uint8_t) ((Value >> (8 * i)) & 0xff));
 494   }
 495 }
 496
 497 void R600MCCodeEmitter::Emit(uint64_t Value, raw_ostream &OS) const {
 498   for (unsigned i = 0; i < 8; i++) {
 499     EmitByte((Value >> (8 * i)) & 0xff, OS);
 500   }
 501 }
 502
 503 unsigned R600MCCodeEmitter::getHWRegChan(unsigned reg) const {
 504   return MRI.getEncodingValue(reg) >> HW_CHAN_SHIFT;
 505 }
 506
 507 unsigned R600MCCodeEmitter::getHWReg(unsigned RegNo) const {
 508   return MRI.getEncodingValue(RegNo) & HW_REG_MASK;
 509 }
 510
 511 uint64_t R600MCCodeEmitter::getMachineOpValue(const MCInst &MI,
 512                                               const MCOperand &MO,
 513                                         SmallVectorImpl<MCFixup> &Fixup) const {
 514   if (MO.isReg()) {
 515     if (HAS_NATIVE_OPERANDS(MCII.get(MI.getOpcode()).TSFlags)) {
 516       return MRI.getEncodingValue(MO.getReg());
 517     } else {
 518       return getHWReg(MO.getReg());
 519     }
 520   } else if (MO.isImm()) {
 521     return MO.getImm();
 522   } else {
 523     assert(0);
 524     return 0;
 525   }
 526 }
 527
 528 //===----------------------------------------------------------------------===//
 529 // Encoding helper functions
 530 //===----------------------------------------------------------------------===//
 531
 532 bool R600MCCodeEmitter::isFCOp(unsigned opcode) const {
 533   switch(opcode) {
 534   default: return false;
 535   case AMDGPU::PREDICATED_BREAK:
 536   case AMDGPU::CONTINUE:
 537   case AMDGPU::IF_PREDICATE_SET:
 538   case AMDGPU::ELSE:
 539   case AMDGPU::ENDIF:
 540   case AMDGPU::ENDLOOP:
 541   case AMDGPU::WHILELOOP:
 542     return true;
 543   }
 544 }
 545
 546 bool R600MCCodeEmitter::isTexOp(unsigned opcode) const {
 547   switch(opcode) {
 548   default: return false;
 549   case AMDGPU::TEX_LD:
 550   case AMDGPU::TEX_GET_TEXTURE_RESINFO:
 551   case AMDGPU::TEX_SAMPLE:
 552   case AMDGPU::TEX_SAMPLE_C:
 553   case AMDGPU::TEX_SAMPLE_L:
 554   case AMDGPU::TEX_SAMPLE_C_L:
 555   case AMDGPU::TEX_SAMPLE_LB:
 556   case AMDGPU::TEX_SAMPLE_C_LB:
 557   case AMDGPU::TEX_SAMPLE_G:
 558   case AMDGPU::TEX_SAMPLE_C_G:
 559   case AMDGPU::TEX_GET_GRADIENTS_H:
 560   case AMDGPU::TEX_GET_GRADIENTS_V:
 561   case AMDGPU::TEX_SET_GRADIENTS_H:
 562   case AMDGPU::TEX_SET_GRADIENTS_V:
 563     return true;
 564   }
 565 }
 566
 567 bool R600MCCodeEmitter::isFlagSet(const MCInst &MI, unsigned Operand,
 568                                   unsigned Flag) const {
 569   const MCInstrDesc &MCDesc = MCII.get(MI.getOpcode());
 570   unsigned FlagIndex = GET_FLAG_OPERAND_IDX(MCDesc.TSFlags);
 571   if (FlagIndex == 0) {
 572     return false;
 573   }
 574   assert(MI.getOperand(FlagIndex).isImm());
 575   return !!((MI.getOperand(FlagIndex).getImm() >>
 576             (NUM_MO_FLAGS * Operand)) & Flag);
 577 }
 578
 579 #include "AMDGPUGenMCCodeEmitter.inc"