lib/Target/R600/R600ExpandSpecialInstrs.cpp

   1 //===-- R600ExpandSpecialInstrs.cpp - Expand special instructions ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// Vector, Reduction, and Cube instructions need to fill the entire instruction
  12 /// group to work correctly.  This pass expands these individual instructions
  13 /// into several instructions that will completely fill the instruction group.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "AMDGPU.h"
  18 #include "R600Defines.h"
  19 #include "R600InstrInfo.h"
  20 #include "R600MachineFunctionInfo.h"
  21 #include "R600RegisterInfo.h"
  22 #include "llvm/CodeGen/MachineFunctionPass.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25
  26 using namespace llvm;
  27
  28 namespace {
  29
  30 class R600ExpandSpecialInstrsPass : public MachineFunctionPass {
  31
  32 private:
  33   static char ID;
  34   const R600InstrInfo *TII;
  35
  36   bool ExpandInputPerspective(MachineInstr& MI);
  37   bool ExpandInputConstant(MachineInstr& MI);
  38
  39 public:
  40   R600ExpandSpecialInstrsPass(TargetMachine &tm) : MachineFunctionPass(ID),
  41     TII(0) { }
  42
  43   virtual bool runOnMachineFunction(MachineFunction &MF);
  44
  45   const char *getPassName() const {
  46     return "R600 Expand special instructions pass";
  47   }
  48 };
  49
  50 } // End anonymous namespace
  51
  52 char R600ExpandSpecialInstrsPass::ID = 0;
  53
  54 FunctionPass *llvm::createR600ExpandSpecialInstrsPass(TargetMachine &TM) {
  55   return new R600ExpandSpecialInstrsPass(TM);
  56 }
  57
  58 bool R600ExpandSpecialInstrsPass::runOnMachineFunction(MachineFunction &MF) {
  59   TII = static_cast<const R600InstrInfo *>(MF.getTarget().getInstrInfo());
  60
  61   const R600RegisterInfo &TRI = TII->getRegisterInfo();
  62
  63   for (MachineFunction::iterator BB = MF.begin(), BB_E = MF.end();
  64                                                   BB != BB_E; ++BB) {
  65     MachineBasicBlock &MBB = *BB;
  66     MachineBasicBlock::iterator I = MBB.begin();
  67     while (I != MBB.end()) {
  68       MachineInstr &MI = *I;
  69       I = llvm::next(I);
  70
  71       switch (MI.getOpcode()) {
  72       default: break;
  73       // Expand PRED_X to one of the PRED_SET instructions.
  74       case AMDGPU::PRED_X: {
  75         uint64_t Flags = MI.getOperand(3).getImm();
  76         // The native opcode used by PRED_X is stored as an immediate in the
  77         // third operand.
  78         MachineInstr *PredSet = TII->buildDefaultInstruction(MBB, I,
  79                                             MI.getOperand(2).getImm(), // opcode
  80                                             MI.getOperand(0).getReg(), // dst
  81                                             MI.getOperand(1).getReg(), // src0
  82                                             AMDGPU::ZERO);             // src1
  83         TII->addFlag(PredSet, 0, MO_FLAG_MASK);
  84         if (Flags & MO_FLAG_PUSH) {
  85           TII->setImmOperand(PredSet, AMDGPU::OpName::update_exec_mask, 1);
  86         } else {
  87           TII->setImmOperand(PredSet, AMDGPU::OpName::update_pred, 1);
  88         }
  89         MI.eraseFromParent();
  90         continue;
  91         }
  92       case AMDGPU::BREAK: {
  93         MachineInstr *PredSet = TII->buildDefaultInstruction(MBB, I,
  94                                           AMDGPU::PRED_SETE_INT,
  95                                           AMDGPU::PREDICATE_BIT,
  96                                           AMDGPU::ZERO,
  97                                           AMDGPU::ZERO);
  98         TII->addFlag(PredSet, 0, MO_FLAG_MASK);
  99         TII->setImmOperand(PredSet, AMDGPU::OpName::update_exec_mask, 1);
 100
 101         BuildMI(MBB, I, MBB.findDebugLoc(I),
 102                 TII->get(AMDGPU::PREDICATED_BREAK))
 103                 .addReg(AMDGPU::PREDICATE_BIT);
 104         MI.eraseFromParent();
 105         continue;
 106         }
 107
 108       case AMDGPU::INTERP_PAIR_XY: {
 109         MachineInstr *BMI;
 110         unsigned PReg = AMDGPU::R600_ArrayBaseRegClass.getRegister(
 111                 MI.getOperand(2).getImm());
 112
 113         for (unsigned Chan = 0; Chan < 4; ++Chan) {
 114           unsigned DstReg;
 115
 116           if (Chan < 2)
 117             DstReg = MI.getOperand(Chan).getReg();
 118           else
 119             DstReg = Chan == 2 ? AMDGPU::T0_Z : AMDGPU::T0_W;
 120
 121           BMI = TII->buildDefaultInstruction(MBB, I, AMDGPU::INTERP_XY,
 122               DstReg, MI.getOperand(3 + (Chan % 2)).getReg(), PReg);
 123
 124           if (Chan > 0) {
 125             BMI->bundleWithPred();
 126           }
 127           if (Chan >= 2)
 128             TII->addFlag(BMI, 0, MO_FLAG_MASK);
 129           if (Chan != 3)
 130             TII->addFlag(BMI, 0, MO_FLAG_NOT_LAST);
 131         }
 132
 133         MI.eraseFromParent();
 134         continue;
 135         }
 136
 137       case AMDGPU::INTERP_PAIR_ZW: {
 138         MachineInstr *BMI;
 139         unsigned PReg = AMDGPU::R600_ArrayBaseRegClass.getRegister(
 140                 MI.getOperand(2).getImm());
 141
 142         for (unsigned Chan = 0; Chan < 4; ++Chan) {
 143           unsigned DstReg;
 144
 145           if (Chan < 2)
 146             DstReg = Chan == 0 ? AMDGPU::T0_X : AMDGPU::T0_Y;
 147           else
 148             DstReg = MI.getOperand(Chan-2).getReg();
 149
 150           BMI = TII->buildDefaultInstruction(MBB, I, AMDGPU::INTERP_ZW,
 151               DstReg, MI.getOperand(3 + (Chan % 2)).getReg(), PReg);
 152
 153           if (Chan > 0) {
 154             BMI->bundleWithPred();
 155           }
 156           if (Chan < 2)
 157             TII->addFlag(BMI, 0, MO_FLAG_MASK);
 158           if (Chan != 3)
 159             TII->addFlag(BMI, 0, MO_FLAG_NOT_LAST);
 160         }
 161
 162         MI.eraseFromParent();
 163         continue;
 164         }
 165
 166       case AMDGPU::INTERP_VEC_LOAD: {
 167         const R600RegisterInfo &TRI = TII->getRegisterInfo();
 168         MachineInstr *BMI;
 169         unsigned PReg = AMDGPU::R600_ArrayBaseRegClass.getRegister(
 170                 MI.getOperand(1).getImm());
 171         unsigned DstReg = MI.getOperand(0).getReg();
 172
 173         for (unsigned Chan = 0; Chan < 4; ++Chan) {
 174           BMI = TII->buildDefaultInstruction(MBB, I, AMDGPU::INTERP_LOAD_P0,
 175               TRI.getSubReg(DstReg, TRI.getSubRegFromChannel(Chan)), PReg);
 176           if (Chan > 0) {
 177             BMI->bundleWithPred();
 178           }
 179           if (Chan != 3)
 180             TII->addFlag(BMI, 0, MO_FLAG_NOT_LAST);
 181         }
 182
 183         MI.eraseFromParent();
 184         continue;
 185         }
 186       case AMDGPU::DOT_4: {
 187
 188         const R600RegisterInfo &TRI = TII->getRegisterInfo();
 189
 190         unsigned DstReg = MI.getOperand(0).getReg();
 191         unsigned DstBase = TRI.getEncodingValue(DstReg) & HW_REG_MASK;
 192
 193         for (unsigned Chan = 0; Chan < 4; ++Chan) {
 194           bool Mask = (Chan != TRI.getHWRegChan(DstReg));
 195           unsigned SubDstReg =
 196               AMDGPU::R600_TReg32RegClass.getRegister((DstBase * 4) + Chan);
 197           MachineInstr *BMI =
 198               TII->buildSlotOfVectorInstruction(MBB, &MI, Chan, SubDstReg);
 199           if (Chan > 0) {
 200             BMI->bundleWithPred();
 201           }
 202           if (Mask) {
 203             TII->addFlag(BMI, 0, MO_FLAG_MASK);
 204           }
 205           if (Chan != 3)
 206             TII->addFlag(BMI, 0, MO_FLAG_NOT_LAST);
 207           unsigned Opcode = BMI->getOpcode();
 208           // While not strictly necessary from hw point of view, we force
 209           // all src operands of a dot4 inst to belong to the same slot.
 210           unsigned Src0 = BMI->getOperand(
 211               TII->getOperandIdx(Opcode, AMDGPU::OpName::src0))
 212               .getReg();
 213           unsigned Src1 = BMI->getOperand(
 214               TII->getOperandIdx(Opcode, AMDGPU::OpName::src1))
 215               .getReg();
 216           (void) Src0;
 217           (void) Src1;
 218           if ((TRI.getEncodingValue(Src0) & 0xff) < 127 &&
 219               (TRI.getEncodingValue(Src1) & 0xff) < 127)
 220             assert(TRI.getHWRegChan(Src0) == TRI.getHWRegChan(Src1));
 221         }
 222         MI.eraseFromParent();
 223         continue;
 224       }
 225       }
 226
 227       bool IsReduction = TII->isReductionOp(MI.getOpcode());
 228       bool IsVector = TII->isVector(MI);
 229       bool IsCube = TII->isCubeOp(MI.getOpcode());
 230       if (!IsReduction && !IsVector && !IsCube) {
 231         continue;
 232       }
 233
 234       // Expand the instruction
 235       //
 236       // Reduction instructions:
 237       // T0_X = DP4 T1_XYZW, T2_XYZW
 238       // becomes:
 239       // TO_X = DP4 T1_X, T2_X
 240       // TO_Y (write masked) = DP4 T1_Y, T2_Y
 241       // TO_Z (write masked) = DP4 T1_Z, T2_Z
 242       // TO_W (write masked) = DP4 T1_W, T2_W
 243       //
 244       // Vector instructions:
 245       // T0_X = MULLO_INT T1_X, T2_X
 246       // becomes:
 247       // T0_X = MULLO_INT T1_X, T2_X
 248       // T0_Y (write masked) = MULLO_INT T1_X, T2_X
 249       // T0_Z (write masked) = MULLO_INT T1_X, T2_X
 250       // T0_W (write masked) = MULLO_INT T1_X, T2_X
 251       //
 252       // Cube instructions:
 253       // T0_XYZW = CUBE T1_XYZW
 254       // becomes:
 255       // TO_X = CUBE T1_Z, T1_Y
 256       // T0_Y = CUBE T1_Z, T1_X
 257       // T0_Z = CUBE T1_X, T1_Z
 258       // T0_W = CUBE T1_Y, T1_Z
 259       for (unsigned Chan = 0; Chan < 4; Chan++) {
 260         unsigned DstReg = MI.getOperand(
 261                             TII->getOperandIdx(MI, AMDGPU::OpName::dst)).getReg();
 262         unsigned Src0 = MI.getOperand(
 263                            TII->getOperandIdx(MI, AMDGPU::OpName::src0)).getReg();
 264         unsigned Src1 = 0;
 265
 266         // Determine the correct source registers
 267         if (!IsCube) {
 268           int Src1Idx = TII->getOperandIdx(MI, AMDGPU::OpName::src1);
 269           if (Src1Idx != -1) {
 270             Src1 = MI.getOperand(Src1Idx).getReg();
 271           }
 272         }
 273         if (IsReduction) {
 274           unsigned SubRegIndex = TRI.getSubRegFromChannel(Chan);
 275           Src0 = TRI.getSubReg(Src0, SubRegIndex);
 276           Src1 = TRI.getSubReg(Src1, SubRegIndex);
 277         } else if (IsCube) {
 278           static const int CubeSrcSwz[] = {2, 2, 0, 1};
 279           unsigned SubRegIndex0 = TRI.getSubRegFromChannel(CubeSrcSwz[Chan]);
 280           unsigned SubRegIndex1 = TRI.getSubRegFromChannel(CubeSrcSwz[3 - Chan]);
 281           Src1 = TRI.getSubReg(Src0, SubRegIndex1);
 282           Src0 = TRI.getSubReg(Src0, SubRegIndex0);
 283         }
 284
 285         // Determine the correct destination registers;
 286         bool Mask = false;
 287         bool NotLast = true;
 288         if (IsCube) {
 289           unsigned SubRegIndex = TRI.getSubRegFromChannel(Chan);
 290           DstReg = TRI.getSubReg(DstReg, SubRegIndex);
 291         } else {
 292           // Mask the write if the original instruction does not write to
 293           // the current Channel.
 294           Mask = (Chan != TRI.getHWRegChan(DstReg));
 295           unsigned DstBase = TRI.getEncodingValue(DstReg) & HW_REG_MASK;
 296           DstReg = AMDGPU::R600_TReg32RegClass.getRegister((DstBase * 4) + Chan);
 297         }
 298
 299         // Set the IsLast bit
 300         NotLast = (Chan != 3 );
 301
 302         // Add the new instruction
 303         unsigned Opcode = MI.getOpcode();
 304         switch (Opcode) {
 305         case AMDGPU::CUBE_r600_pseudo:
 306           Opcode = AMDGPU::CUBE_r600_real;
 307           break;
 308         case AMDGPU::CUBE_eg_pseudo:
 309           Opcode = AMDGPU::CUBE_eg_real;
 310           break;
 311         default:
 312           break;
 313         }
 314
 315         MachineInstr *NewMI =
 316           TII->buildDefaultInstruction(MBB, I, Opcode, DstReg, Src0, Src1);
 317
 318         if (Chan != 0)
 319           NewMI->bundleWithPred();
 320         if (Mask) {
 321           TII->addFlag(NewMI, 0, MO_FLAG_MASK);
 322         }
 323         if (NotLast) {
 324           TII->addFlag(NewMI, 0, MO_FLAG_NOT_LAST);
 325         }
 326       }
 327       MI.eraseFromParent();
 328     }
 329   }
 330   return false;
 331 }