lib/Target/R600/R600InstrInfo.cpp

   1 //===-- R600InstrInfo.cpp - R600 Instruction Information ------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief R600 Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "R600InstrInfo.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDGPUTargetMachine.h"
  19 #include "R600Defines.h"
  20 #include "R600MachineFunctionInfo.h"
  21 #include "R600RegisterInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25
  26 #define GET_INSTRINFO_CTOR
  27 #include "AMDGPUGenDFAPacketizer.inc"
  28
  29 using namespace llvm;
  30
  31 R600InstrInfo::R600InstrInfo(AMDGPUTargetMachine &tm)
  32   : AMDGPUInstrInfo(tm),
  33     RI(tm),
  34     ST(tm.getSubtarget<AMDGPUSubtarget>())
  35   { }
  36
  37 const R600RegisterInfo &R600InstrInfo::getRegisterInfo() const {
  38   return RI;
  39 }
  40
  41 bool R600InstrInfo::isTrig(const MachineInstr &MI) const {
  42   return get(MI.getOpcode()).TSFlags & R600_InstFlag::TRIG;
  43 }
  44
  45 bool R600InstrInfo::isVector(const MachineInstr &MI) const {
  46   return get(MI.getOpcode()).TSFlags & R600_InstFlag::VECTOR;
  47 }
  48
  49 void
  50 R600InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  51                            MachineBasicBlock::iterator MI, DebugLoc DL,
  52                            unsigned DestReg, unsigned SrcReg,
  53                            bool KillSrc) const {
  54   if (AMDGPU::R600_Reg128RegClass.contains(DestReg)
  55       && AMDGPU::R600_Reg128RegClass.contains(SrcReg)) {
  56     for (unsigned I = 0; I < 4; I++) {
  57       unsigned SubRegIndex = RI.getSubRegFromChannel(I);
  58       buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  59                               RI.getSubReg(DestReg, SubRegIndex),
  60                               RI.getSubReg(SrcReg, SubRegIndex))
  61                               .addReg(DestReg,
  62                                       RegState::Define | RegState::Implicit);
  63     }
  64   } else {
  65
  66     // We can't copy vec4 registers
  67     assert(!AMDGPU::R600_Reg128RegClass.contains(DestReg)
  68            && !AMDGPU::R600_Reg128RegClass.contains(SrcReg));
  69
  70     MachineInstr *NewMI = buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  71                                                   DestReg, SrcReg);
  72     NewMI->getOperand(getOperandIdx(*NewMI, AMDGPU::OpName::src0))
  73                                     .setIsKill(KillSrc);
  74   }
  75 }
  76
  77 MachineInstr * R600InstrInfo::getMovImmInstr(MachineFunction *MF,
  78                                              unsigned DstReg, int64_t Imm) const {
  79   MachineInstr * MI = MF->CreateMachineInstr(get(AMDGPU::MOV), DebugLoc());
  80   MachineInstrBuilder MIB(*MF, MI);
  81   MIB.addReg(DstReg, RegState::Define);
  82   MIB.addReg(AMDGPU::ALU_LITERAL_X);
  83   MIB.addImm(Imm);
  84   MIB.addReg(0); // PREDICATE_BIT
  85
  86   return MI;
  87 }
  88
  89 unsigned R600InstrInfo::getIEQOpcode() const {
  90   return AMDGPU::SETE_INT;
  91 }
  92
  93 bool R600InstrInfo::isMov(unsigned Opcode) const {
  94
  95
  96   switch(Opcode) {
  97   default: return false;
  98   case AMDGPU::MOV:
  99   case AMDGPU::MOV_IMM_F32:
 100   case AMDGPU::MOV_IMM_I32:
 101     return true;
 102   }
 103 }
 104
 105 // Some instructions act as place holders to emulate operations that the GPU
 106 // hardware does automatically. This function can be used to check if
 107 // an opcode falls into this category.
 108 bool R600InstrInfo::isPlaceHolderOpcode(unsigned Opcode) const {
 109   switch (Opcode) {
 110   default: return false;
 111   case AMDGPU::RETURN:
 112     return true;
 113   }
 114 }
 115
 116 bool R600InstrInfo::isReductionOp(unsigned Opcode) const {
 117   return false;
 118 }
 119
 120 bool R600InstrInfo::isCubeOp(unsigned Opcode) const {
 121   switch(Opcode) {
 122     default: return false;
 123     case AMDGPU::CUBE_r600_pseudo:
 124     case AMDGPU::CUBE_r600_real:
 125     case AMDGPU::CUBE_eg_pseudo:
 126     case AMDGPU::CUBE_eg_real:
 127       return true;
 128   }
 129 }
 130
 131 bool R600InstrInfo::isALUInstr(unsigned Opcode) const {
 132   unsigned TargetFlags = get(Opcode).TSFlags;
 133
 134   return (TargetFlags & R600_InstFlag::ALU_INST);
 135 }
 136
 137 bool R600InstrInfo::hasInstrModifiers(unsigned Opcode) const {
 138   unsigned TargetFlags = get(Opcode).TSFlags;
 139
 140   return ((TargetFlags & R600_InstFlag::OP1) |
 141           (TargetFlags & R600_InstFlag::OP2) |
 142           (TargetFlags & R600_InstFlag::OP3));
 143 }
 144
 145 bool R600InstrInfo::isLDSInstr(unsigned Opcode) const {
 146   unsigned TargetFlags = get(Opcode).TSFlags;
 147
 148   return ((TargetFlags & R600_InstFlag::LDS_1A) |
 149           (TargetFlags & R600_InstFlag::LDS_1A1D));
 150 }
 151
 152 bool R600InstrInfo::isTransOnly(unsigned Opcode) const {
 153   return (get(Opcode).TSFlags & R600_InstFlag::TRANS_ONLY);
 154 }
 155
 156 bool R600InstrInfo::isTransOnly(const MachineInstr *MI) const {
 157   return isTransOnly(MI->getOpcode());
 158 }
 159
 160 bool R600InstrInfo::usesVertexCache(unsigned Opcode) const {
 161   return ST.hasVertexCache() && IS_VTX(get(Opcode));
 162 }
 163
 164 bool R600InstrInfo::usesVertexCache(const MachineInstr *MI) const {
 165   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 166   return MFI->ShaderType != ShaderType::COMPUTE && usesVertexCache(MI->getOpcode());
 167 }
 168
 169 bool R600InstrInfo::usesTextureCache(unsigned Opcode) const {
 170   return (!ST.hasVertexCache() && IS_VTX(get(Opcode))) || IS_TEX(get(Opcode));
 171 }
 172
 173 bool R600InstrInfo::usesTextureCache(const MachineInstr *MI) const {
 174   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 175   return (MFI->ShaderType == ShaderType::COMPUTE && usesVertexCache(MI->getOpcode())) ||
 176          usesTextureCache(MI->getOpcode());
 177 }
 178
 179 bool R600InstrInfo::mustBeLastInClause(unsigned Opcode) const {
 180   switch (Opcode) {
 181   case AMDGPU::KILLGT:
 182   case AMDGPU::GROUP_BARRIER:
 183     return true;
 184   default:
 185     return false;
 186   }
 187 }
 188
 189 int R600InstrInfo::getSrcIdx(unsigned Opcode, unsigned SrcNum) const {
 190   static const unsigned OpTable[] = {
 191     AMDGPU::OpName::src0,
 192     AMDGPU::OpName::src1,
 193     AMDGPU::OpName::src2
 194   };
 195
 196   assert (SrcNum < 3);
 197   return getOperandIdx(Opcode, OpTable[SrcNum]);
 198 }
 199
 200 #define SRC_SEL_ROWS 11
 201 int R600InstrInfo::getSelIdx(unsigned Opcode, unsigned SrcIdx) const {
 202   static const unsigned SrcSelTable[SRC_SEL_ROWS][2] = {
 203     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 204     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 205     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 206     {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 207     {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 208     {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 209     {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 210     {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 211     {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 212     {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 213     {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W}
 214   };
 215
 216   for (unsigned i = 0; i < SRC_SEL_ROWS; ++i) {
 217     if (getOperandIdx(Opcode, SrcSelTable[i][0]) == (int)SrcIdx) {
 218       return getOperandIdx(Opcode, SrcSelTable[i][1]);
 219     }
 220   }
 221   return -1;
 222 }
 223 #undef SRC_SEL_ROWS
 224
 225 SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 226 R600InstrInfo::getSrcs(MachineInstr *MI) const {
 227   SmallVector<std::pair<MachineOperand *, int64_t>, 3> Result;
 228
 229   if (MI->getOpcode() == AMDGPU::DOT_4) {
 230     static const unsigned OpTable[8][2] = {
 231       {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 232       {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 233       {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 234       {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 235       {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 236       {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 237       {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 238       {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W},
 239     };
 240
 241     for (unsigned j = 0; j < 8; j++) {
 242       MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
 243                                                         OpTable[j][0]));
 244       unsigned Reg = MO.getReg();
 245       if (Reg == AMDGPU::ALU_CONST) {
 246         unsigned Sel = MI->getOperand(getOperandIdx(MI->getOpcode(),
 247                                                     OpTable[j][1])).getImm();
 248         Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 249         continue;
 250       }
 251
 252     }
 253     return Result;
 254   }
 255
 256   static const unsigned OpTable[3][2] = {
 257     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 258     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 259     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 260   };
 261
 262   for (unsigned j = 0; j < 3; j++) {
 263     int SrcIdx = getOperandIdx(MI->getOpcode(), OpTable[j][0]);
 264     if (SrcIdx < 0)
 265       break;
 266     MachineOperand &MO = MI->getOperand(SrcIdx);
 267     unsigned Reg = MI->getOperand(SrcIdx).getReg();
 268     if (Reg == AMDGPU::ALU_CONST) {
 269       unsigned Sel = MI->getOperand(
 270           getOperandIdx(MI->getOpcode(), OpTable[j][1])).getImm();
 271       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 272       continue;
 273     }
 274     if (Reg == AMDGPU::ALU_LITERAL_X) {
 275       unsigned Imm = MI->getOperand(
 276           getOperandIdx(MI->getOpcode(), AMDGPU::OpName::literal)).getImm();
 277       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Imm));
 278       continue;
 279     }
 280     Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, 0));
 281   }
 282   return Result;
 283 }
 284
 285 std::vector<std::pair<int, unsigned> >
 286 R600InstrInfo::ExtractSrcs(MachineInstr *MI,
 287                            const DenseMap<unsigned, unsigned> &PV,
 288                            unsigned &ConstCount) const {
 289   ConstCount = 0;
 290   const SmallVector<std::pair<MachineOperand *, int64_t>, 3> Srcs = getSrcs(MI);
 291   const std::pair<int, unsigned> DummyPair(-1, 0);
 292   std::vector<std::pair<int, unsigned> > Result;
 293   unsigned i = 0;
 294   for (unsigned n = Srcs.size(); i < n; ++i) {
 295     unsigned Reg = Srcs[i].first->getReg();
 296     unsigned Index = RI.getEncodingValue(Reg) & 0xff;
 297     if (Reg == AMDGPU::OQAP) {
 298       Result.push_back(std::pair<int, unsigned>(Index, 0));
 299     }
 300     if (PV.find(Reg) != PV.end()) {
 301       // 255 is used to tells its a PS/PV reg
 302       Result.push_back(std::pair<int, unsigned>(255, 0));
 303       continue;
 304     }
 305     if (Index > 127) {
 306       ConstCount++;
 307       Result.push_back(DummyPair);
 308       continue;
 309     }
 310     unsigned Chan = RI.getHWRegChan(Reg);
 311     Result.push_back(std::pair<int, unsigned>(Index, Chan));
 312   }
 313   for (; i < 3; ++i)
 314     Result.push_back(DummyPair);
 315   return Result;
 316 }
 317
 318 static std::vector<std::pair<int, unsigned> >
 319 Swizzle(std::vector<std::pair<int, unsigned> > Src,
 320         R600InstrInfo::BankSwizzle Swz) {
 321   switch (Swz) {
 322   case R600InstrInfo::ALU_VEC_012_SCL_210:
 323     break;
 324   case R600InstrInfo::ALU_VEC_021_SCL_122:
 325     std::swap(Src[1], Src[2]);
 326     break;
 327   case R600InstrInfo::ALU_VEC_102_SCL_221:
 328     std::swap(Src[0], Src[1]);
 329     break;
 330   case R600InstrInfo::ALU_VEC_120_SCL_212:
 331     std::swap(Src[0], Src[1]);
 332     std::swap(Src[0], Src[2]);
 333     break;
 334   case R600InstrInfo::ALU_VEC_201:
 335     std::swap(Src[0], Src[2]);
 336     std::swap(Src[0], Src[1]);
 337     break;
 338   case R600InstrInfo::ALU_VEC_210:
 339     std::swap(Src[0], Src[2]);
 340     break;
 341   }
 342   return Src;
 343 }
 344
 345 static unsigned
 346 getTransSwizzle(R600InstrInfo::BankSwizzle Swz, unsigned Op) {
 347   switch (Swz) {
 348   case R600InstrInfo::ALU_VEC_012_SCL_210: {
 349     unsigned Cycles[3] = { 2, 1, 0};
 350     return Cycles[Op];
 351   }
 352   case R600InstrInfo::ALU_VEC_021_SCL_122: {
 353     unsigned Cycles[3] = { 1, 2, 2};
 354     return Cycles[Op];
 355   }
 356   case R600InstrInfo::ALU_VEC_120_SCL_212: {
 357     unsigned Cycles[3] = { 2, 1, 2};
 358     return Cycles[Op];
 359   }
 360   case R600InstrInfo::ALU_VEC_102_SCL_221: {
 361     unsigned Cycles[3] = { 2, 2, 1};
 362     return Cycles[Op];
 363   }
 364   default:
 365     llvm_unreachable("Wrong Swizzle for Trans Slot");
 366     return 0;
 367   }
 368 }
 369
 370 /// returns how many MIs (whose inputs are represented by IGSrcs) can be packed
 371 /// in the same Instruction Group while meeting read port limitations given a
 372 /// Swz swizzle sequence.
 373 unsigned  R600InstrInfo::isLegalUpTo(
 374     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 375     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 376     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 377     R600InstrInfo::BankSwizzle TransSwz) const {
 378   int Vector[4][3];
 379   memset(Vector, -1, sizeof(Vector));
 380   for (unsigned i = 0, e = IGSrcs.size(); i < e; i++) {
 381     const std::vector<std::pair<int, unsigned> > &Srcs =
 382         Swizzle(IGSrcs[i], Swz[i]);
 383     for (unsigned j = 0; j < 3; j++) {
 384       const std::pair<int, unsigned> &Src = Srcs[j];
 385       if (Src.first < 0 || Src.first == 255)
 386         continue;
 387       if (Src.first == GET_REG_INDEX(RI.getEncodingValue(AMDGPU::OQAP))) {
 388         if (Swz[i] != R600InstrInfo::ALU_VEC_012_SCL_210 &&
 389             Swz[i] != R600InstrInfo::ALU_VEC_021_SCL_122) {
 390             // The value from output queue A (denoted by register OQAP) can
 391             // only be fetched during the first cycle.
 392             return false;
 393         }
 394         // OQAP does not count towards the normal read port restrictions
 395         continue;
 396       }
 397       if (Vector[Src.second][j] < 0)
 398         Vector[Src.second][j] = Src.first;
 399       if (Vector[Src.second][j] != Src.first)
 400         return i;
 401     }
 402   }
 403   // Now check Trans Alu
 404   for (unsigned i = 0, e = TransSrcs.size(); i < e; ++i) {
 405     const std::pair<int, unsigned> &Src = TransSrcs[i];
 406     unsigned Cycle = getTransSwizzle(TransSwz, i);
 407     if (Src.first < 0)
 408       continue;
 409     if (Src.first == 255)
 410       continue;
 411     if (Vector[Src.second][Cycle] < 0)
 412       Vector[Src.second][Cycle] = Src.first;
 413     if (Vector[Src.second][Cycle] != Src.first)
 414       return IGSrcs.size() - 1;
 415   }
 416   return IGSrcs.size();
 417 }
 418
 419 /// Given a swizzle sequence SwzCandidate and an index Idx, returns the next
 420 /// (in lexicographic term) swizzle sequence assuming that all swizzles after
 421 /// Idx can be skipped
 422 static bool
 423 NextPossibleSolution(
 424     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 425     unsigned Idx) {
 426   assert(Idx < SwzCandidate.size());
 427   int ResetIdx = Idx;
 428   while (ResetIdx > -1 && SwzCandidate[ResetIdx] == R600InstrInfo::ALU_VEC_210)
 429     ResetIdx --;
 430   for (unsigned i = ResetIdx + 1, e = SwzCandidate.size(); i < e; i++) {
 431     SwzCandidate[i] = R600InstrInfo::ALU_VEC_012_SCL_210;
 432   }
 433   if (ResetIdx == -1)
 434     return false;
 435   int NextSwizzle = SwzCandidate[ResetIdx] + 1;
 436   SwzCandidate[ResetIdx] = (R600InstrInfo::BankSwizzle)NextSwizzle;
 437   return true;
 438 }
 439
 440 /// Enumerate all possible Swizzle sequence to find one that can meet all
 441 /// read port requirements.
 442 bool R600InstrInfo::FindSwizzleForVectorSlot(
 443     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 444     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 445     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 446     R600InstrInfo::BankSwizzle TransSwz) const {
 447   unsigned ValidUpTo = 0;
 448   do {
 449     ValidUpTo = isLegalUpTo(IGSrcs, SwzCandidate, TransSrcs, TransSwz);
 450     if (ValidUpTo == IGSrcs.size())
 451       return true;
 452   } while (NextPossibleSolution(SwzCandidate, ValidUpTo));
 453   return false;
 454 }
 455
 456 /// Instructions in Trans slot can't read gpr at cycle 0 if they also read
 457 /// a const, and can't read a gpr at cycle 1 if they read 2 const.
 458 static bool
 459 isConstCompatible(R600InstrInfo::BankSwizzle TransSwz,
 460                   const std::vector<std::pair<int, unsigned> > &TransOps,
 461                   unsigned ConstCount) {
 462   for (unsigned i = 0, e = TransOps.size(); i < e; ++i) {
 463     const std::pair<int, unsigned> &Src = TransOps[i];
 464     unsigned Cycle = getTransSwizzle(TransSwz, i);
 465     if (Src.first < 0)
 466       continue;
 467     if (ConstCount > 0 && Cycle == 0)
 468       return false;
 469     if (ConstCount > 1 && Cycle == 1)
 470       return false;
 471   }
 472   return true;
 473 }
 474
 475 bool
 476 R600InstrInfo::fitsReadPortLimitations(const std::vector<MachineInstr *> &IG,
 477                                        const DenseMap<unsigned, unsigned> &PV,
 478                                        std::vector<BankSwizzle> &ValidSwizzle,
 479                                        bool isLastAluTrans)
 480     const {
 481   //Todo : support shared src0 - src1 operand
 482
 483   std::vector<std::vector<std::pair<int, unsigned> > > IGSrcs;
 484   ValidSwizzle.clear();
 485   unsigned ConstCount;
 486   BankSwizzle TransBS = ALU_VEC_012_SCL_210;
 487   for (unsigned i = 0, e = IG.size(); i < e; ++i) {
 488     IGSrcs.push_back(ExtractSrcs(IG[i], PV, ConstCount));
 489     unsigned Op = getOperandIdx(IG[i]->getOpcode(),
 490         AMDGPU::OpName::bank_swizzle);
 491     ValidSwizzle.push_back( (R600InstrInfo::BankSwizzle)
 492         IG[i]->getOperand(Op).getImm());
 493   }
 494   std::vector<std::pair<int, unsigned> > TransOps;
 495   if (!isLastAluTrans)
 496     return FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps, TransBS);
 497
 498   TransOps = IGSrcs.back();
 499   IGSrcs.pop_back();
 500   ValidSwizzle.pop_back();
 501
 502   static const R600InstrInfo::BankSwizzle TransSwz[] = {
 503     ALU_VEC_012_SCL_210,
 504     ALU_VEC_021_SCL_122,
 505     ALU_VEC_120_SCL_212,
 506     ALU_VEC_102_SCL_221
 507   };
 508   for (unsigned i = 0; i < 4; i++) {
 509     TransBS = TransSwz[i];
 510     if (!isConstCompatible(TransBS, TransOps, ConstCount))
 511       continue;
 512     bool Result = FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps,
 513         TransBS);
 514     if (Result) {
 515       ValidSwizzle.push_back(TransBS);
 516       return true;
 517     }
 518   }
 519
 520   return false;
 521 }
 522
 523
 524 bool
 525 R600InstrInfo::fitsConstReadLimitations(const std::vector<unsigned> &Consts)
 526     const {
 527   assert (Consts.size() <= 12 && "Too many operands in instructions group");
 528   unsigned Pair1 = 0, Pair2 = 0;
 529   for (unsigned i = 0, n = Consts.size(); i < n; ++i) {
 530     unsigned ReadConstHalf = Consts[i] & 2;
 531     unsigned ReadConstIndex = Consts[i] & (~3);
 532     unsigned ReadHalfConst = ReadConstIndex | ReadConstHalf;
 533     if (!Pair1) {
 534       Pair1 = ReadHalfConst;
 535       continue;
 536     }
 537     if (Pair1 == ReadHalfConst)
 538       continue;
 539     if (!Pair2) {
 540       Pair2 = ReadHalfConst;
 541       continue;
 542     }
 543     if (Pair2 != ReadHalfConst)
 544       return false;
 545   }
 546   return true;
 547 }
 548
 549 bool
 550 R600InstrInfo::fitsConstReadLimitations(const std::vector<MachineInstr *> &MIs)
 551     const {
 552   std::vector<unsigned> Consts;
 553   for (unsigned i = 0, n = MIs.size(); i < n; i++) {
 554     MachineInstr *MI = MIs[i];
 555     if (!isALUInstr(MI->getOpcode()))
 556       continue;
 557
 558     const SmallVectorImpl<std::pair<MachineOperand *, int64_t> > &Srcs =
 559         getSrcs(MI);
 560
 561     for (unsigned j = 0, e = Srcs.size(); j < e; j++) {
 562       std::pair<MachineOperand *, unsigned> Src = Srcs[j];
 563       if (Src.first->getReg() == AMDGPU::ALU_CONST)
 564         Consts.push_back(Src.second);
 565       if (AMDGPU::R600_KC0RegClass.contains(Src.first->getReg()) ||
 566           AMDGPU::R600_KC1RegClass.contains(Src.first->getReg())) {
 567         unsigned Index = RI.getEncodingValue(Src.first->getReg()) & 0xff;
 568         unsigned Chan = RI.getHWRegChan(Src.first->getReg());
 569         Consts.push_back((Index << 2) | Chan);
 570       }
 571     }
 572   }
 573   return fitsConstReadLimitations(Consts);
 574 }
 575
 576 DFAPacketizer *R600InstrInfo::CreateTargetScheduleState(const TargetMachine *TM,
 577     const ScheduleDAG *DAG) const {
 578   const InstrItineraryData *II = TM->getInstrItineraryData();
 579   return TM->getSubtarget<AMDGPUSubtarget>().createDFAPacketizer(II);
 580 }
 581
 582 static bool
 583 isPredicateSetter(unsigned Opcode) {
 584   switch (Opcode) {
 585   case AMDGPU::PRED_X:
 586     return true;
 587   default:
 588     return false;
 589   }
 590 }
 591
 592 static MachineInstr *
 593 findFirstPredicateSetterFrom(MachineBasicBlock &MBB,
 594                              MachineBasicBlock::iterator I) {
 595   while (I != MBB.begin()) {
 596     --I;
 597     MachineInstr *MI = I;
 598     if (isPredicateSetter(MI->getOpcode()))
 599       return MI;
 600   }
 601
 602   return NULL;
 603 }
 604
 605 static
 606 bool isJump(unsigned Opcode) {
 607   return Opcode == AMDGPU::JUMP || Opcode == AMDGPU::JUMP_COND;
 608 }
 609
 610 bool
 611 R600InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 612                              MachineBasicBlock *&TBB,
 613                              MachineBasicBlock *&FBB,
 614                              SmallVectorImpl<MachineOperand> &Cond,
 615                              bool AllowModify) const {
 616   // Most of the following comes from the ARM implementation of AnalyzeBranch
 617
 618   // If the block has no terminators, it just falls into the block after it.
 619   MachineBasicBlock::iterator I = MBB.end();
 620   if (I == MBB.begin())
 621     return false;
 622   --I;
 623   while (I->isDebugValue()) {
 624     if (I == MBB.begin())
 625       return false;
 626     --I;
 627   }
 628   if (!isJump(static_cast<MachineInstr *>(I)->getOpcode())) {
 629     return false;
 630   }
 631
 632   // Get the last instruction in the block.
 633   MachineInstr *LastInst = I;
 634
 635   // If there is only one terminator instruction, process it.
 636   unsigned LastOpc = LastInst->getOpcode();
 637   if (I == MBB.begin() ||
 638           !isJump(static_cast<MachineInstr *>(--I)->getOpcode())) {
 639     if (LastOpc == AMDGPU::JUMP) {
 640       TBB = LastInst->getOperand(0).getMBB();
 641       return false;
 642     } else if (LastOpc == AMDGPU::JUMP_COND) {
 643       MachineInstr *predSet = I;
 644       while (!isPredicateSetter(predSet->getOpcode())) {
 645         predSet = --I;
 646       }
 647       TBB = LastInst->getOperand(0).getMBB();
 648       Cond.push_back(predSet->getOperand(1));
 649       Cond.push_back(predSet->getOperand(2));
 650       Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 651       return false;
 652     }
 653     return true;  // Can't handle indirect branch.
 654   }
 655
 656   // Get the instruction before it if it is a terminator.
 657   MachineInstr *SecondLastInst = I;
 658   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 659
 660   // If the block ends with a B and a Bcc, handle it.
 661   if (SecondLastOpc == AMDGPU::JUMP_COND && LastOpc == AMDGPU::JUMP) {
 662     MachineInstr *predSet = --I;
 663     while (!isPredicateSetter(predSet->getOpcode())) {
 664       predSet = --I;
 665     }
 666     TBB = SecondLastInst->getOperand(0).getMBB();
 667     FBB = LastInst->getOperand(0).getMBB();
 668     Cond.push_back(predSet->getOperand(1));
 669     Cond.push_back(predSet->getOperand(2));
 670     Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 671     return false;
 672   }
 673
 674   // Otherwise, can't handle this.
 675   return true;
 676 }
 677
 678 int R600InstrInfo::getBranchInstr(const MachineOperand &op) const {
 679   const MachineInstr *MI = op.getParent();
 680
 681   switch (MI->getDesc().OpInfo->RegClass) {
 682   default: // FIXME: fallthrough??
 683   case AMDGPU::GPRI32RegClassID: return AMDGPU::BRANCH_COND_i32;
 684   case AMDGPU::GPRF32RegClassID: return AMDGPU::BRANCH_COND_f32;
 685   };
 686 }
 687
 688 static
 689 MachineBasicBlock::iterator FindLastAluClause(MachineBasicBlock &MBB) {
 690   for (MachineBasicBlock::reverse_iterator It = MBB.rbegin(), E = MBB.rend();
 691       It != E; ++It) {
 692     if (It->getOpcode() == AMDGPU::CF_ALU ||
 693         It->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE)
 694       return llvm::prior(It.base());
 695   }
 696   return MBB.end();
 697 }
 698
 699 unsigned
 700 R600InstrInfo::InsertBranch(MachineBasicBlock &MBB,
 701                             MachineBasicBlock *TBB,
 702                             MachineBasicBlock *FBB,
 703                             const SmallVectorImpl<MachineOperand> &Cond,
 704                             DebugLoc DL) const {
 705   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 706
 707   if (FBB == 0) {
 708     if (Cond.empty()) {
 709       BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(TBB);
 710       return 1;
 711     } else {
 712       MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 713       assert(PredSet && "No previous predicate !");
 714       addFlag(PredSet, 0, MO_FLAG_PUSH);
 715       PredSet->getOperand(2).setImm(Cond[1].getImm());
 716
 717       BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 718              .addMBB(TBB)
 719              .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 720       MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 721       if (CfAlu == MBB.end())
 722         return 1;
 723       assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 724       CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 725       return 1;
 726     }
 727   } else {
 728     MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 729     assert(PredSet && "No previous predicate !");
 730     addFlag(PredSet, 0, MO_FLAG_PUSH);
 731     PredSet->getOperand(2).setImm(Cond[1].getImm());
 732     BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 733             .addMBB(TBB)
 734             .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 735     BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(FBB);
 736     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 737     if (CfAlu == MBB.end())
 738       return 2;
 739     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 740     CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 741     return 2;
 742   }
 743 }
 744
 745 unsigned
 746 R600InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 747
 748   // Note : we leave PRED* instructions there.
 749   // They may be needed when predicating instructions.
 750
 751   MachineBasicBlock::iterator I = MBB.end();
 752
 753   if (I == MBB.begin()) {
 754     return 0;
 755   }
 756   --I;
 757   switch (I->getOpcode()) {
 758   default:
 759     return 0;
 760   case AMDGPU::JUMP_COND: {
 761     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 762     clearFlag(predSet, 0, MO_FLAG_PUSH);
 763     I->eraseFromParent();
 764     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 765     if (CfAlu == MBB.end())
 766       break;
 767     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 768     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 769     break;
 770   }
 771   case AMDGPU::JUMP:
 772     I->eraseFromParent();
 773     break;
 774   }
 775   I = MBB.end();
 776
 777   if (I == MBB.begin()) {
 778     return 1;
 779   }
 780   --I;
 781   switch (I->getOpcode()) {
 782     // FIXME: only one case??
 783   default:
 784     return 1;
 785   case AMDGPU::JUMP_COND: {
 786     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 787     clearFlag(predSet, 0, MO_FLAG_PUSH);
 788     I->eraseFromParent();
 789     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 790     if (CfAlu == MBB.end())
 791       break;
 792     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 793     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 794     break;
 795   }
 796   case AMDGPU::JUMP:
 797     I->eraseFromParent();
 798     break;
 799   }
 800   return 2;
 801 }
 802
 803 bool
 804 R600InstrInfo::isPredicated(const MachineInstr *MI) const {
 805   int idx = MI->findFirstPredOperandIdx();
 806   if (idx < 0)
 807     return false;
 808
 809   unsigned Reg = MI->getOperand(idx).getReg();
 810   switch (Reg) {
 811   default: return false;
 812   case AMDGPU::PRED_SEL_ONE:
 813   case AMDGPU::PRED_SEL_ZERO:
 814   case AMDGPU::PREDICATE_BIT:
 815     return true;
 816   }
 817 }
 818
 819 bool
 820 R600InstrInfo::isPredicable(MachineInstr *MI) const {
 821   // XXX: KILL* instructions can be predicated, but they must be the last
 822   // instruction in a clause, so this means any instructions after them cannot
 823   // be predicated.  Until we have proper support for instruction clauses in the
 824   // backend, we will mark KILL* instructions as unpredicable.
 825
 826   if (MI->getOpcode() == AMDGPU::KILLGT) {
 827     return false;
 828   } else if (MI->getOpcode() == AMDGPU::CF_ALU) {
 829     // If the clause start in the middle of MBB then the MBB has more
 830     // than a single clause, unable to predicate several clauses.
 831     if (MI->getParent()->begin() != MachineBasicBlock::iterator(MI))
 832       return false;
 833     // TODO: We don't support KC merging atm
 834     if (MI->getOperand(3).getImm() != 0 || MI->getOperand(4).getImm() != 0)
 835       return false;
 836     return true;
 837   } else if (isVector(*MI)) {
 838     return false;
 839   } else {
 840     return AMDGPUInstrInfo::isPredicable(MI);
 841   }
 842 }
 843
 844
 845 bool
 846 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
 847                                    unsigned NumCyles,
 848                                    unsigned ExtraPredCycles,
 849                                    const BranchProbability &Probability) const{
 850   return true;
 851 }
 852
 853 bool
 854 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
 855                                    unsigned NumTCycles,
 856                                    unsigned ExtraTCycles,
 857                                    MachineBasicBlock &FMBB,
 858                                    unsigned NumFCycles,
 859                                    unsigned ExtraFCycles,
 860                                    const BranchProbability &Probability) const {
 861   return true;
 862 }
 863
 864 bool
 865 R600InstrInfo::isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 866                                          unsigned NumCyles,
 867                                          const BranchProbability &Probability)
 868                                          const {
 869   return true;
 870 }
 871
 872 bool
 873 R600InstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 874                                          MachineBasicBlock &FMBB) const {
 875   return false;
 876 }
 877
 878
 879 bool
 880 R600InstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 881   MachineOperand &MO = Cond[1];
 882   switch (MO.getImm()) {
 883   case OPCODE_IS_ZERO_INT:
 884     MO.setImm(OPCODE_IS_NOT_ZERO_INT);
 885     break;
 886   case OPCODE_IS_NOT_ZERO_INT:
 887     MO.setImm(OPCODE_IS_ZERO_INT);
 888     break;
 889   case OPCODE_IS_ZERO:
 890     MO.setImm(OPCODE_IS_NOT_ZERO);
 891     break;
 892   case OPCODE_IS_NOT_ZERO:
 893     MO.setImm(OPCODE_IS_ZERO);
 894     break;
 895   default:
 896     return true;
 897   }
 898
 899   MachineOperand &MO2 = Cond[2];
 900   switch (MO2.getReg()) {
 901   case AMDGPU::PRED_SEL_ZERO:
 902     MO2.setReg(AMDGPU::PRED_SEL_ONE);
 903     break;
 904   case AMDGPU::PRED_SEL_ONE:
 905     MO2.setReg(AMDGPU::PRED_SEL_ZERO);
 906     break;
 907   default:
 908     return true;
 909   }
 910   return false;
 911 }
 912
 913 bool
 914 R600InstrInfo::DefinesPredicate(MachineInstr *MI,
 915                                 std::vector<MachineOperand> &Pred) const {
 916   return isPredicateSetter(MI->getOpcode());
 917 }
 918
 919
 920 bool
 921 R600InstrInfo::SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 922                        const SmallVectorImpl<MachineOperand> &Pred2) const {
 923   return false;
 924 }
 925
 926
 927 bool
 928 R600InstrInfo::PredicateInstruction(MachineInstr *MI,
 929                       const SmallVectorImpl<MachineOperand> &Pred) const {
 930   int PIdx = MI->findFirstPredOperandIdx();
 931
 932   if (MI->getOpcode() == AMDGPU::CF_ALU) {
 933     MI->getOperand(8).setImm(0);
 934     return true;
 935   }
 936
 937   if (PIdx != -1) {
 938     MachineOperand &PMO = MI->getOperand(PIdx);
 939     PMO.setReg(Pred[2].getReg());
 940     MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
 941     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
 942     return true;
 943   }
 944
 945   return false;
 946 }
 947
 948 unsigned int R600InstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
 949                                             const MachineInstr *MI,
 950                                             unsigned *PredCost) const {
 951   if (PredCost)
 952     *PredCost = 2;
 953   return 2;
 954 }
 955
 956 int R600InstrInfo::getIndirectIndexBegin(const MachineFunction &MF) const {
 957   const MachineRegisterInfo &MRI = MF.getRegInfo();
 958   const MachineFrameInfo *MFI = MF.getFrameInfo();
 959   int Offset = 0;
 960
 961   if (MFI->getNumObjects() == 0) {
 962     return -1;
 963   }
 964
 965   if (MRI.livein_empty()) {
 966     return 0;
 967   }
 968
 969   for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 970                                             LE = MRI.livein_end();
 971                                             LI != LE; ++LI) {
 972     Offset = std::max(Offset,
 973                       GET_REG_INDEX(RI.getEncodingValue(LI->first)));
 974   }
 975
 976   return Offset + 1;
 977 }
 978
 979 int R600InstrInfo::getIndirectIndexEnd(const MachineFunction &MF) const {
 980   int Offset = 0;
 981   const MachineFrameInfo *MFI = MF.getFrameInfo();
 982
 983   // Variable sized objects are not supported
 984   assert(!MFI->hasVarSizedObjects());
 985
 986   if (MFI->getNumObjects() == 0) {
 987     return -1;
 988   }
 989
 990   Offset = TM.getFrameLowering()->getFrameIndexOffset(MF, -1);
 991
 992   return getIndirectIndexBegin(MF) + Offset;
 993 }
 994
 995 std::vector<unsigned> R600InstrInfo::getIndirectReservedRegs(
 996                                              const MachineFunction &MF) const {
 997   const AMDGPUFrameLowering *TFL =
 998                  static_cast<const AMDGPUFrameLowering*>(TM.getFrameLowering());
 999   std::vector<unsigned> Regs;
1000
1001   unsigned StackWidth = TFL->getStackWidth(MF);
1002   int End = getIndirectIndexEnd(MF);
1003
1004   if (End == -1) {
1005     return Regs;
1006   }
1007
1008   for (int Index = getIndirectIndexBegin(MF); Index <= End; ++Index) {
1009     unsigned SuperReg = AMDGPU::R600_Reg128RegClass.getRegister(Index);
1010     Regs.push_back(SuperReg);
1011     for (unsigned Chan = 0; Chan < StackWidth; ++Chan) {
1012       unsigned Reg = AMDGPU::R600_TReg32RegClass.getRegister((4 * Index) + Chan);
1013       Regs.push_back(Reg);
1014     }
1015   }
1016   return Regs;
1017 }
1018
1019 unsigned R600InstrInfo::calculateIndirectAddress(unsigned RegIndex,
1020                                                  unsigned Channel) const {
1021   // XXX: Remove when we support a stack width > 2
1022   assert(Channel == 0);
1023   return RegIndex;
1024 }
1025
1026 const TargetRegisterClass * R600InstrInfo::getIndirectAddrStoreRegClass(
1027                                                      unsigned SourceReg) const {
1028   return &AMDGPU::R600_TReg32RegClass;
1029 }
1030
1031 const TargetRegisterClass *R600InstrInfo::getIndirectAddrLoadRegClass() const {
1032   return &AMDGPU::TRegMemRegClass;
1033 }
1034
1035 MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
1036                                        MachineBasicBlock::iterator I,
1037                                        unsigned ValueReg, unsigned Address,
1038                                        unsigned OffsetReg) const {
1039   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1040   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1041                                                AMDGPU::AR_X, OffsetReg);
1042   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1043
1044   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1045                                       AddrReg, ValueReg)
1046                                       .addReg(AMDGPU::AR_X,
1047                                            RegState::Implicit | RegState::Kill);
1048   setImmOperand(Mov, AMDGPU::OpName::dst_rel, 1);
1049   return Mov;
1050 }
1051
1052 MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
1053                                        MachineBasicBlock::iterator I,
1054                                        unsigned ValueReg, unsigned Address,
1055                                        unsigned OffsetReg) const {
1056   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1057   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1058                                                        AMDGPU::AR_X,
1059                                                        OffsetReg);
1060   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1061   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1062                                       ValueReg,
1063                                       AddrReg)
1064                                       .addReg(AMDGPU::AR_X,
1065                                            RegState::Implicit | RegState::Kill);
1066   setImmOperand(Mov, AMDGPU::OpName::src0_rel, 1);
1067
1068   return Mov;
1069 }
1070
1071 const TargetRegisterClass *R600InstrInfo::getSuperIndirectRegClass() const {
1072   return &AMDGPU::IndirectRegRegClass;
1073 }
1074
1075 unsigned R600InstrInfo::getMaxAlusPerClause() const {
1076   return 115;
1077 }
1078
1079 MachineInstrBuilder R600InstrInfo::buildDefaultInstruction(MachineBasicBlock &MBB,
1080                                                   MachineBasicBlock::iterator I,
1081                                                   unsigned Opcode,
1082                                                   unsigned DstReg,
1083                                                   unsigned Src0Reg,
1084                                                   unsigned Src1Reg) const {
1085   MachineInstrBuilder MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opcode),
1086     DstReg);           // $dst
1087
1088   if (Src1Reg) {
1089     MIB.addImm(0)     // $update_exec_mask
1090        .addImm(0);    // $update_predicate
1091   }
1092   MIB.addImm(1)        // $write
1093      .addImm(0)        // $omod
1094      .addImm(0)        // $dst_rel
1095      .addImm(0)        // $dst_clamp
1096      .addReg(Src0Reg)  // $src0
1097      .addImm(0)        // $src0_neg
1098      .addImm(0)        // $src0_rel
1099      .addImm(0)        // $src0_abs
1100      .addImm(-1);       // $src0_sel
1101
1102   if (Src1Reg) {
1103     MIB.addReg(Src1Reg) // $src1
1104        .addImm(0)       // $src1_neg
1105        .addImm(0)       // $src1_rel
1106        .addImm(0)       // $src1_abs
1107        .addImm(-1);      // $src1_sel
1108   }
1109
1110   //XXX: The r600g finalizer expects this to be 1, once we've moved the
1111   //scheduling to the backend, we can change the default to 0.
1112   MIB.addImm(1)        // $last
1113       .addReg(AMDGPU::PRED_SEL_OFF) // $pred_sel
1114       .addImm(0)         // $literal
1115       .addImm(0);        // $bank_swizzle
1116
1117   return MIB;
1118 }
1119
1120 #define OPERAND_CASE(Label) \
1121   case Label: { \
1122     static const unsigned Ops[] = \
1123     { \
1124       Label##_X, \
1125       Label##_Y, \
1126       Label##_Z, \
1127       Label##_W \
1128     }; \
1129     return Ops[Slot]; \
1130   }
1131
1132 static unsigned getSlotedOps(unsigned  Op, unsigned Slot) {
1133   switch (Op) {
1134   OPERAND_CASE(AMDGPU::OpName::update_exec_mask)
1135   OPERAND_CASE(AMDGPU::OpName::update_pred)
1136   OPERAND_CASE(AMDGPU::OpName::write)
1137   OPERAND_CASE(AMDGPU::OpName::omod)
1138   OPERAND_CASE(AMDGPU::OpName::dst_rel)
1139   OPERAND_CASE(AMDGPU::OpName::clamp)
1140   OPERAND_CASE(AMDGPU::OpName::src0)
1141   OPERAND_CASE(AMDGPU::OpName::src0_neg)
1142   OPERAND_CASE(AMDGPU::OpName::src0_rel)
1143   OPERAND_CASE(AMDGPU::OpName::src0_abs)
1144   OPERAND_CASE(AMDGPU::OpName::src0_sel)
1145   OPERAND_CASE(AMDGPU::OpName::src1)
1146   OPERAND_CASE(AMDGPU::OpName::src1_neg)
1147   OPERAND_CASE(AMDGPU::OpName::src1_rel)
1148   OPERAND_CASE(AMDGPU::OpName::src1_abs)
1149   OPERAND_CASE(AMDGPU::OpName::src1_sel)
1150   OPERAND_CASE(AMDGPU::OpName::pred_sel)
1151   default:
1152     llvm_unreachable("Wrong Operand");
1153   }
1154 }
1155
1156 #undef OPERAND_CASE
1157
1158 MachineInstr *R600InstrInfo::buildSlotOfVectorInstruction(
1159     MachineBasicBlock &MBB, MachineInstr *MI, unsigned Slot, unsigned DstReg)
1160     const {
1161   assert (MI->getOpcode() == AMDGPU::DOT_4 && "Not Implemented");
1162   unsigned Opcode;
1163   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
1164   if (ST.getGeneration() <= AMDGPUSubtarget::R700)
1165     Opcode = AMDGPU::DOT4_r600;
1166   else
1167     Opcode = AMDGPU::DOT4_eg;
1168   MachineBasicBlock::iterator I = MI;
1169   MachineOperand &Src0 = MI->getOperand(
1170       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src0, Slot)));
1171   MachineOperand &Src1 = MI->getOperand(
1172       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src1, Slot)));
1173   MachineInstr *MIB = buildDefaultInstruction(
1174       MBB, I, Opcode, DstReg, Src0.getReg(), Src1.getReg());
1175   static const unsigned  Operands[14] = {
1176     AMDGPU::OpName::update_exec_mask,
1177     AMDGPU::OpName::update_pred,
1178     AMDGPU::OpName::write,
1179     AMDGPU::OpName::omod,
1180     AMDGPU::OpName::dst_rel,
1181     AMDGPU::OpName::clamp,
1182     AMDGPU::OpName::src0_neg,
1183     AMDGPU::OpName::src0_rel,
1184     AMDGPU::OpName::src0_abs,
1185     AMDGPU::OpName::src0_sel,
1186     AMDGPU::OpName::src1_neg,
1187     AMDGPU::OpName::src1_rel,
1188     AMDGPU::OpName::src1_abs,
1189     AMDGPU::OpName::src1_sel,
1190   };
1191
1192   for (unsigned i = 0; i < 14; i++) {
1193     MachineOperand &MO = MI->getOperand(
1194         getOperandIdx(MI->getOpcode(), getSlotedOps(Operands[i], Slot)));
1195     assert (MO.isImm());
1196     setImmOperand(MIB, Operands[i], MO.getImm());
1197   }
1198   MIB->getOperand(20).setImm(0);
1199   return MIB;
1200 }
1201
1202 MachineInstr *R600InstrInfo::buildMovImm(MachineBasicBlock &BB,
1203                                          MachineBasicBlock::iterator I,
1204                                          unsigned DstReg,
1205                                          uint64_t Imm) const {
1206   MachineInstr *MovImm = buildDefaultInstruction(BB, I, AMDGPU::MOV, DstReg,
1207                                                   AMDGPU::ALU_LITERAL_X);
1208   setImmOperand(MovImm, AMDGPU::OpName::literal, Imm);
1209   return MovImm;
1210 }
1211
1212 int R600InstrInfo::getOperandIdx(const MachineInstr &MI, unsigned Op) const {
1213   return getOperandIdx(MI.getOpcode(), Op);
1214 }
1215
1216 int R600InstrInfo::getOperandIdx(unsigned Opcode, unsigned Op) const {
1217   return AMDGPU::getNamedOperandIdx(Opcode, Op);
1218 }
1219
1220 void R600InstrInfo::setImmOperand(MachineInstr *MI, unsigned Op,
1221                                   int64_t Imm) const {
1222   int Idx = getOperandIdx(*MI, Op);
1223   assert(Idx != -1 && "Operand not supported for this instruction.");
1224   assert(MI->getOperand(Idx).isImm());
1225   MI->getOperand(Idx).setImm(Imm);
1226 }
1227
1228 //===----------------------------------------------------------------------===//
1229 // Instruction flag getters/setters
1230 //===----------------------------------------------------------------------===//
1231
1232 bool R600InstrInfo::hasFlagOperand(const MachineInstr &MI) const {
1233   return GET_FLAG_OPERAND_IDX(get(MI.getOpcode()).TSFlags) != 0;
1234 }
1235
1236 MachineOperand &R600InstrInfo::getFlagOp(MachineInstr *MI, unsigned SrcIdx,
1237                                          unsigned Flag) const {
1238   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1239   int FlagIndex = 0;
1240   if (Flag != 0) {
1241     // If we pass something other than the default value of Flag to this
1242     // function, it means we are want to set a flag on an instruction
1243     // that uses native encoding.
1244     assert(HAS_NATIVE_OPERANDS(TargetFlags));
1245     bool IsOP3 = (TargetFlags & R600_InstFlag::OP3) == R600_InstFlag::OP3;
1246     switch (Flag) {
1247     case MO_FLAG_CLAMP:
1248       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::clamp);
1249       break;
1250     case MO_FLAG_MASK:
1251       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::write);
1252       break;
1253     case MO_FLAG_NOT_LAST:
1254     case MO_FLAG_LAST:
1255       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::last);
1256       break;
1257     case MO_FLAG_NEG:
1258       switch (SrcIdx) {
1259       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_neg); break;
1260       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_neg); break;
1261       case 2: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src2_neg); break;
1262       }
1263       break;
1264
1265     case MO_FLAG_ABS:
1266       assert(!IsOP3 && "Cannot set absolute value modifier for OP3 "
1267                        "instructions.");
1268       (void)IsOP3;
1269       switch (SrcIdx) {
1270       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_abs); break;
1271       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_abs); break;
1272       }
1273       break;
1274
1275     default:
1276       FlagIndex = -1;
1277       break;
1278     }
1279     assert(FlagIndex != -1 && "Flag not supported for this instruction");
1280   } else {
1281       FlagIndex = GET_FLAG_OPERAND_IDX(TargetFlags);
1282       assert(FlagIndex != 0 &&
1283          "Instruction flags not supported for this instruction");
1284   }
1285
1286   MachineOperand &FlagOp = MI->getOperand(FlagIndex);
1287   assert(FlagOp.isImm());
1288   return FlagOp;
1289 }
1290
1291 void R600InstrInfo::addFlag(MachineInstr *MI, unsigned Operand,
1292                             unsigned Flag) const {
1293   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1294   if (Flag == 0) {
1295     return;
1296   }
1297   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1298     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1299     if (Flag == MO_FLAG_NOT_LAST) {
1300       clearFlag(MI, Operand, MO_FLAG_LAST);
1301     } else if (Flag == MO_FLAG_MASK) {
1302       clearFlag(MI, Operand, Flag);
1303     } else {
1304       FlagOp.setImm(1);
1305     }
1306   } else {
1307       MachineOperand &FlagOp = getFlagOp(MI, Operand);
1308       FlagOp.setImm(FlagOp.getImm() | (Flag << (NUM_MO_FLAGS * Operand)));
1309   }
1310 }
1311
1312 void R600InstrInfo::clearFlag(MachineInstr *MI, unsigned Operand,
1313                               unsigned Flag) const {
1314   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1315   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1316     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1317     FlagOp.setImm(0);
1318   } else {
1319     MachineOperand &FlagOp = getFlagOp(MI);
1320     unsigned InstFlags = FlagOp.getImm();
1321     InstFlags &= ~(Flag << (NUM_MO_FLAGS * Operand));
1322     FlagOp.setImm(InstFlags);
1323   }
1324 }