lib/Target/R600/R600InstrInfo.cpp

   1 //===-- R600InstrInfo.cpp - R600 Instruction Information ------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief R600 Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "R600InstrInfo.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDGPUTargetMachine.h"
  19 #include "R600Defines.h"
  20 #include "R600MachineFunctionInfo.h"
  21 #include "R600RegisterInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25
  26 #define GET_INSTRINFO_CTOR
  27 #include "AMDGPUGenDFAPacketizer.inc"
  28
  29 using namespace llvm;
  30
  31 R600InstrInfo::R600InstrInfo(AMDGPUTargetMachine &tm)
  32   : AMDGPUInstrInfo(tm),
  33     RI(tm),
  34     ST(tm.getSubtarget<AMDGPUSubtarget>())
  35   { }
  36
  37 const R600RegisterInfo &R600InstrInfo::getRegisterInfo() const {
  38   return RI;
  39 }
  40
  41 bool R600InstrInfo::isTrig(const MachineInstr &MI) const {
  42   return get(MI.getOpcode()).TSFlags & R600_InstFlag::TRIG;
  43 }
  44
  45 bool R600InstrInfo::isVector(const MachineInstr &MI) const {
  46   return get(MI.getOpcode()).TSFlags & R600_InstFlag::VECTOR;
  47 }
  48
  49 void
  50 R600InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  51                            MachineBasicBlock::iterator MI, DebugLoc DL,
  52                            unsigned DestReg, unsigned SrcReg,
  53                            bool KillSrc) const {
  54   if (AMDGPU::R600_Reg128RegClass.contains(DestReg)
  55       && AMDGPU::R600_Reg128RegClass.contains(SrcReg)) {
  56     for (unsigned I = 0; I < 4; I++) {
  57       unsigned SubRegIndex = RI.getSubRegFromChannel(I);
  58       buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  59                               RI.getSubReg(DestReg, SubRegIndex),
  60                               RI.getSubReg(SrcReg, SubRegIndex))
  61                               .addReg(DestReg,
  62                                       RegState::Define | RegState::Implicit);
  63     }
  64   } else {
  65
  66     // We can't copy vec4 registers
  67     assert(!AMDGPU::R600_Reg128RegClass.contains(DestReg)
  68            && !AMDGPU::R600_Reg128RegClass.contains(SrcReg));
  69
  70     MachineInstr *NewMI = buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  71                                                   DestReg, SrcReg);
  72     NewMI->getOperand(getOperandIdx(*NewMI, AMDGPU::OpName::src0))
  73                                     .setIsKill(KillSrc);
  74   }
  75 }
  76
  77 MachineInstr * R600InstrInfo::getMovImmInstr(MachineFunction *MF,
  78                                              unsigned DstReg, int64_t Imm) const {
  79   MachineInstr * MI = MF->CreateMachineInstr(get(AMDGPU::MOV), DebugLoc());
  80   MachineInstrBuilder MIB(*MF, MI);
  81   MIB.addReg(DstReg, RegState::Define);
  82   MIB.addReg(AMDGPU::ALU_LITERAL_X);
  83   MIB.addImm(Imm);
  84   MIB.addReg(0); // PREDICATE_BIT
  85
  86   return MI;
  87 }
  88
  89 unsigned R600InstrInfo::getIEQOpcode() const {
  90   return AMDGPU::SETE_INT;
  91 }
  92
  93 bool R600InstrInfo::isMov(unsigned Opcode) const {
  94
  95
  96   switch(Opcode) {
  97   default: return false;
  98   case AMDGPU::MOV:
  99   case AMDGPU::MOV_IMM_F32:
 100   case AMDGPU::MOV_IMM_I32:
 101     return true;
 102   }
 103 }
 104
 105 // Some instructions act as place holders to emulate operations that the GPU
 106 // hardware does automatically. This function can be used to check if
 107 // an opcode falls into this category.
 108 bool R600InstrInfo::isPlaceHolderOpcode(unsigned Opcode) const {
 109   switch (Opcode) {
 110   default: return false;
 111   case AMDGPU::RETURN:
 112     return true;
 113   }
 114 }
 115
 116 bool R600InstrInfo::isReductionOp(unsigned Opcode) const {
 117   switch(Opcode) {
 118     default: return false;
 119   }
 120 }
 121
 122 bool R600InstrInfo::isCubeOp(unsigned Opcode) const {
 123   switch(Opcode) {
 124     default: return false;
 125     case AMDGPU::CUBE_r600_pseudo:
 126     case AMDGPU::CUBE_r600_real:
 127     case AMDGPU::CUBE_eg_pseudo:
 128     case AMDGPU::CUBE_eg_real:
 129       return true;
 130   }
 131 }
 132
 133 bool R600InstrInfo::isALUInstr(unsigned Opcode) const {
 134   unsigned TargetFlags = get(Opcode).TSFlags;
 135
 136   return (TargetFlags & R600_InstFlag::ALU_INST);
 137 }
 138
 139 bool R600InstrInfo::hasInstrModifiers(unsigned Opcode) const {
 140   unsigned TargetFlags = get(Opcode).TSFlags;
 141
 142   return ((TargetFlags & R600_InstFlag::OP1) |
 143           (TargetFlags & R600_InstFlag::OP2) |
 144           (TargetFlags & R600_InstFlag::OP3));
 145 }
 146
 147 bool R600InstrInfo::isLDSInstr(unsigned Opcode) const {
 148   unsigned TargetFlags = get(Opcode).TSFlags;
 149
 150   return ((TargetFlags & R600_InstFlag::LDS_1A) |
 151           (TargetFlags & R600_InstFlag::LDS_1A1D));
 152 }
 153
 154 bool R600InstrInfo::isTransOnly(unsigned Opcode) const {
 155   return (get(Opcode).TSFlags & R600_InstFlag::TRANS_ONLY);
 156 }
 157
 158 bool R600InstrInfo::isTransOnly(const MachineInstr *MI) const {
 159   return isTransOnly(MI->getOpcode());
 160 }
 161
 162 bool R600InstrInfo::usesVertexCache(unsigned Opcode) const {
 163   return ST.hasVertexCache() && IS_VTX(get(Opcode));
 164 }
 165
 166 bool R600InstrInfo::usesVertexCache(const MachineInstr *MI) const {
 167   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 168   return MFI->ShaderType != ShaderType::COMPUTE && usesVertexCache(MI->getOpcode());
 169 }
 170
 171 bool R600InstrInfo::usesTextureCache(unsigned Opcode) const {
 172   return (!ST.hasVertexCache() && IS_VTX(get(Opcode))) || IS_TEX(get(Opcode));
 173 }
 174
 175 bool R600InstrInfo::usesTextureCache(const MachineInstr *MI) const {
 176   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 177   return (MFI->ShaderType == ShaderType::COMPUTE && usesVertexCache(MI->getOpcode())) ||
 178          usesTextureCache(MI->getOpcode());
 179 }
 180
 181 bool R600InstrInfo::mustBeLastInClause(unsigned Opcode) const {
 182   switch (Opcode) {
 183   case AMDGPU::KILLGT:
 184   case AMDGPU::GROUP_BARRIER:
 185     return true;
 186   default:
 187     return false;
 188   }
 189 }
 190
 191 SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 192 R600InstrInfo::getSrcs(MachineInstr *MI) const {
 193   SmallVector<std::pair<MachineOperand *, int64_t>, 3> Result;
 194
 195   if (MI->getOpcode() == AMDGPU::DOT_4) {
 196     static const unsigned OpTable[8][2] = {
 197       {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 198       {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 199       {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 200       {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 201       {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 202       {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 203       {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 204       {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W},
 205     };
 206
 207     for (unsigned j = 0; j < 8; j++) {
 208       MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
 209                                                         OpTable[j][0]));
 210       unsigned Reg = MO.getReg();
 211       if (Reg == AMDGPU::ALU_CONST) {
 212         unsigned Sel = MI->getOperand(getOperandIdx(MI->getOpcode(),
 213                                                     OpTable[j][1])).getImm();
 214         Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 215         continue;
 216       }
 217
 218     }
 219     return Result;
 220   }
 221
 222   static const unsigned OpTable[3][2] = {
 223     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 224     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 225     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 226   };
 227
 228   for (unsigned j = 0; j < 3; j++) {
 229     int SrcIdx = getOperandIdx(MI->getOpcode(), OpTable[j][0]);
 230     if (SrcIdx < 0)
 231       break;
 232     MachineOperand &MO = MI->getOperand(SrcIdx);
 233     unsigned Reg = MI->getOperand(SrcIdx).getReg();
 234     if (Reg == AMDGPU::ALU_CONST) {
 235       unsigned Sel = MI->getOperand(
 236           getOperandIdx(MI->getOpcode(), OpTable[j][1])).getImm();
 237       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 238       continue;
 239     }
 240     if (Reg == AMDGPU::ALU_LITERAL_X) {
 241       unsigned Imm = MI->getOperand(
 242           getOperandIdx(MI->getOpcode(), AMDGPU::OpName::literal)).getImm();
 243       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Imm));
 244       continue;
 245     }
 246     Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, 0));
 247   }
 248   return Result;
 249 }
 250
 251 std::vector<std::pair<int, unsigned> >
 252 R600InstrInfo::ExtractSrcs(MachineInstr *MI,
 253                            const DenseMap<unsigned, unsigned> &PV,
 254                            unsigned &ConstCount) const {
 255   ConstCount = 0;
 256   const SmallVector<std::pair<MachineOperand *, int64_t>, 3> Srcs = getSrcs(MI);
 257   const std::pair<int, unsigned> DummyPair(-1, 0);
 258   std::vector<std::pair<int, unsigned> > Result;
 259   unsigned i = 0;
 260   for (unsigned n = Srcs.size(); i < n; ++i) {
 261     unsigned Reg = Srcs[i].first->getReg();
 262     unsigned Index = RI.getEncodingValue(Reg) & 0xff;
 263     if (Reg == AMDGPU::OQAP) {
 264       Result.push_back(std::pair<int, unsigned>(Index, 0));
 265     }
 266     if (PV.find(Reg) != PV.end()) {
 267       // 255 is used to tells its a PS/PV reg
 268       Result.push_back(std::pair<int, unsigned>(255, 0));
 269       continue;
 270     }
 271     if (Index > 127) {
 272       ConstCount++;
 273       Result.push_back(DummyPair);
 274       continue;
 275     }
 276     unsigned Chan = RI.getHWRegChan(Reg);
 277     Result.push_back(std::pair<int, unsigned>(Index, Chan));
 278   }
 279   for (; i < 3; ++i)
 280     Result.push_back(DummyPair);
 281   return Result;
 282 }
 283
 284 static std::vector<std::pair<int, unsigned> >
 285 Swizzle(std::vector<std::pair<int, unsigned> > Src,
 286         R600InstrInfo::BankSwizzle Swz) {
 287   switch (Swz) {
 288   case R600InstrInfo::ALU_VEC_012_SCL_210:
 289     break;
 290   case R600InstrInfo::ALU_VEC_021_SCL_122:
 291     std::swap(Src[1], Src[2]);
 292     break;
 293   case R600InstrInfo::ALU_VEC_102_SCL_221:
 294     std::swap(Src[0], Src[1]);
 295     break;
 296   case R600InstrInfo::ALU_VEC_120_SCL_212:
 297     std::swap(Src[0], Src[1]);
 298     std::swap(Src[0], Src[2]);
 299     break;
 300   case R600InstrInfo::ALU_VEC_201:
 301     std::swap(Src[0], Src[2]);
 302     std::swap(Src[0], Src[1]);
 303     break;
 304   case R600InstrInfo::ALU_VEC_210:
 305     std::swap(Src[0], Src[2]);
 306     break;
 307   }
 308   return Src;
 309 }
 310
 311 static unsigned
 312 getTransSwizzle(R600InstrInfo::BankSwizzle Swz, unsigned Op) {
 313   switch (Swz) {
 314   case R600InstrInfo::ALU_VEC_012_SCL_210: {
 315     unsigned Cycles[3] = { 2, 1, 0};
 316     return Cycles[Op];
 317   }
 318   case R600InstrInfo::ALU_VEC_021_SCL_122: {
 319     unsigned Cycles[3] = { 1, 2, 2};
 320     return Cycles[Op];
 321   }
 322   case R600InstrInfo::ALU_VEC_120_SCL_212: {
 323     unsigned Cycles[3] = { 2, 1, 2};
 324     return Cycles[Op];
 325   }
 326   case R600InstrInfo::ALU_VEC_102_SCL_221: {
 327     unsigned Cycles[3] = { 2, 2, 1};
 328     return Cycles[Op];
 329   }
 330   default:
 331     llvm_unreachable("Wrong Swizzle for Trans Slot");
 332     return 0;
 333   }
 334 }
 335
 336 /// returns how many MIs (whose inputs are represented by IGSrcs) can be packed
 337 /// in the same Instruction Group while meeting read port limitations given a
 338 /// Swz swizzle sequence.
 339 unsigned  R600InstrInfo::isLegalUpTo(
 340     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 341     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 342     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 343     R600InstrInfo::BankSwizzle TransSwz) const {
 344   int Vector[4][3];
 345   memset(Vector, -1, sizeof(Vector));
 346   for (unsigned i = 0, e = IGSrcs.size(); i < e; i++) {
 347     const std::vector<std::pair<int, unsigned> > &Srcs =
 348         Swizzle(IGSrcs[i], Swz[i]);
 349     for (unsigned j = 0; j < 3; j++) {
 350       const std::pair<int, unsigned> &Src = Srcs[j];
 351       if (Src.first < 0 || Src.first == 255)
 352         continue;
 353       if (Src.first == GET_REG_INDEX(RI.getEncodingValue(AMDGPU::OQAP))) {
 354         if (Swz[i] != R600InstrInfo::ALU_VEC_012_SCL_210 &&
 355             Swz[i] != R600InstrInfo::ALU_VEC_021_SCL_122) {
 356             // The value from output queue A (denoted by register OQAP) can
 357             // only be fetched during the first cycle.
 358             return false;
 359         }
 360         // OQAP does not count towards the normal read port restrictions
 361         continue;
 362       }
 363       if (Vector[Src.second][j] < 0)
 364         Vector[Src.second][j] = Src.first;
 365       if (Vector[Src.second][j] != Src.first)
 366         return i;
 367     }
 368   }
 369   // Now check Trans Alu
 370   for (unsigned i = 0, e = TransSrcs.size(); i < e; ++i) {
 371     const std::pair<int, unsigned> &Src = TransSrcs[i];
 372     unsigned Cycle = getTransSwizzle(TransSwz, i);
 373     if (Src.first < 0)
 374       continue;
 375     if (Src.first == 255)
 376       continue;
 377     if (Vector[Src.second][Cycle] < 0)
 378       Vector[Src.second][Cycle] = Src.first;
 379     if (Vector[Src.second][Cycle] != Src.first)
 380       return IGSrcs.size() - 1;
 381   }
 382   return IGSrcs.size();
 383 }
 384
 385 /// Given a swizzle sequence SwzCandidate and an index Idx, returns the next
 386 /// (in lexicographic term) swizzle sequence assuming that all swizzles after
 387 /// Idx can be skipped
 388 static bool
 389 NextPossibleSolution(
 390     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 391     unsigned Idx) {
 392   assert(Idx < SwzCandidate.size());
 393   int ResetIdx = Idx;
 394   while (ResetIdx > -1 && SwzCandidate[ResetIdx] == R600InstrInfo::ALU_VEC_210)
 395     ResetIdx --;
 396   for (unsigned i = ResetIdx + 1, e = SwzCandidate.size(); i < e; i++) {
 397     SwzCandidate[i] = R600InstrInfo::ALU_VEC_012_SCL_210;
 398   }
 399   if (ResetIdx == -1)
 400     return false;
 401   SwzCandidate[ResetIdx]++;
 402   return true;
 403 }
 404
 405 /// Enumerate all possible Swizzle sequence to find one that can meet all
 406 /// read port requirements.
 407 bool R600InstrInfo::FindSwizzleForVectorSlot(
 408     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 409     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 410     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 411     R600InstrInfo::BankSwizzle TransSwz) const {
 412   unsigned ValidUpTo = 0;
 413   do {
 414     ValidUpTo = isLegalUpTo(IGSrcs, SwzCandidate, TransSrcs, TransSwz);
 415     if (ValidUpTo == IGSrcs.size())
 416       return true;
 417   } while (NextPossibleSolution(SwzCandidate, ValidUpTo));
 418   return false;
 419 }
 420
 421 /// Instructions in Trans slot can't read gpr at cycle 0 if they also read
 422 /// a const, and can't read a gpr at cycle 1 if they read 2 const.
 423 static bool
 424 isConstCompatible(R600InstrInfo::BankSwizzle TransSwz,
 425                   const std::vector<std::pair<int, unsigned> > &TransOps,
 426                   unsigned ConstCount) {
 427   for (unsigned i = 0, e = TransOps.size(); i < e; ++i) {
 428     const std::pair<int, unsigned> &Src = TransOps[i];
 429     unsigned Cycle = getTransSwizzle(TransSwz, i);
 430     if (Src.first < 0)
 431       continue;
 432     if (ConstCount > 0 && Cycle == 0)
 433       return false;
 434     if (ConstCount > 1 && Cycle == 1)
 435       return false;
 436   }
 437   return true;
 438 }
 439
 440 bool
 441 R600InstrInfo::fitsReadPortLimitations(const std::vector<MachineInstr *> &IG,
 442                                        const DenseMap<unsigned, unsigned> &PV,
 443                                        std::vector<BankSwizzle> &ValidSwizzle,
 444                                        bool isLastAluTrans)
 445     const {
 446   //Todo : support shared src0 - src1 operand
 447
 448   std::vector<std::vector<std::pair<int, unsigned> > > IGSrcs;
 449   ValidSwizzle.clear();
 450   unsigned ConstCount;
 451   BankSwizzle TransBS;
 452   for (unsigned i = 0, e = IG.size(); i < e; ++i) {
 453     IGSrcs.push_back(ExtractSrcs(IG[i], PV, ConstCount));
 454     unsigned Op = getOperandIdx(IG[i]->getOpcode(),
 455         AMDGPU::OpName::bank_swizzle);
 456     ValidSwizzle.push_back( (R600InstrInfo::BankSwizzle)
 457         IG[i]->getOperand(Op).getImm());
 458   }
 459   std::vector<std::pair<int, unsigned> > TransOps;
 460   if (!isLastAluTrans)
 461     return FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps, TransBS);
 462
 463   TransOps = IGSrcs.back();
 464   IGSrcs.pop_back();
 465   ValidSwizzle.pop_back();
 466
 467   static const R600InstrInfo::BankSwizzle TransSwz[] = {
 468     ALU_VEC_012_SCL_210,
 469     ALU_VEC_021_SCL_122,
 470     ALU_VEC_120_SCL_212,
 471     ALU_VEC_102_SCL_221
 472   };
 473   for (unsigned i = 0; i < 4; i++) {
 474     TransBS = TransSwz[i];
 475     if (!isConstCompatible(TransBS, TransOps, ConstCount))
 476       continue;
 477     bool Result = FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps,
 478         TransBS);
 479     if (Result) {
 480       ValidSwizzle.push_back(TransBS);
 481       return true;
 482     }
 483   }
 484
 485   return false;
 486 }
 487
 488
 489 bool
 490 R600InstrInfo::fitsConstReadLimitations(const std::vector<unsigned> &Consts)
 491     const {
 492   assert (Consts.size() <= 12 && "Too many operands in instructions group");
 493   unsigned Pair1 = 0, Pair2 = 0;
 494   for (unsigned i = 0, n = Consts.size(); i < n; ++i) {
 495     unsigned ReadConstHalf = Consts[i] & 2;
 496     unsigned ReadConstIndex = Consts[i] & (~3);
 497     unsigned ReadHalfConst = ReadConstIndex | ReadConstHalf;
 498     if (!Pair1) {
 499       Pair1 = ReadHalfConst;
 500       continue;
 501     }
 502     if (Pair1 == ReadHalfConst)
 503       continue;
 504     if (!Pair2) {
 505       Pair2 = ReadHalfConst;
 506       continue;
 507     }
 508     if (Pair2 != ReadHalfConst)
 509       return false;
 510   }
 511   return true;
 512 }
 513
 514 bool
 515 R600InstrInfo::fitsConstReadLimitations(const std::vector<MachineInstr *> &MIs)
 516     const {
 517   std::vector<unsigned> Consts;
 518   for (unsigned i = 0, n = MIs.size(); i < n; i++) {
 519     MachineInstr *MI = MIs[i];
 520     if (!isALUInstr(MI->getOpcode()))
 521       continue;
 522
 523     const SmallVector<std::pair<MachineOperand *, int64_t>, 3> &Srcs =
 524         getSrcs(MI);
 525
 526     for (unsigned j = 0, e = Srcs.size(); j < e; j++) {
 527       std::pair<MachineOperand *, unsigned> Src = Srcs[j];
 528       if (Src.first->getReg() == AMDGPU::ALU_CONST)
 529         Consts.push_back(Src.second);
 530       if (AMDGPU::R600_KC0RegClass.contains(Src.first->getReg()) ||
 531           AMDGPU::R600_KC1RegClass.contains(Src.first->getReg())) {
 532         unsigned Index = RI.getEncodingValue(Src.first->getReg()) & 0xff;
 533         unsigned Chan = RI.getHWRegChan(Src.first->getReg());
 534         Consts.push_back((Index << 2) | Chan);
 535       }
 536     }
 537   }
 538   return fitsConstReadLimitations(Consts);
 539 }
 540
 541 DFAPacketizer *R600InstrInfo::CreateTargetScheduleState(const TargetMachine *TM,
 542     const ScheduleDAG *DAG) const {
 543   const InstrItineraryData *II = TM->getInstrItineraryData();
 544   return TM->getSubtarget<AMDGPUSubtarget>().createDFAPacketizer(II);
 545 }
 546
 547 static bool
 548 isPredicateSetter(unsigned Opcode) {
 549   switch (Opcode) {
 550   case AMDGPU::PRED_X:
 551     return true;
 552   default:
 553     return false;
 554   }
 555 }
 556
 557 static MachineInstr *
 558 findFirstPredicateSetterFrom(MachineBasicBlock &MBB,
 559                              MachineBasicBlock::iterator I) {
 560   while (I != MBB.begin()) {
 561     --I;
 562     MachineInstr *MI = I;
 563     if (isPredicateSetter(MI->getOpcode()))
 564       return MI;
 565   }
 566
 567   return NULL;
 568 }
 569
 570 static
 571 bool isJump(unsigned Opcode) {
 572   return Opcode == AMDGPU::JUMP || Opcode == AMDGPU::JUMP_COND;
 573 }
 574
 575 bool
 576 R600InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 577                              MachineBasicBlock *&TBB,
 578                              MachineBasicBlock *&FBB,
 579                              SmallVectorImpl<MachineOperand> &Cond,
 580                              bool AllowModify) const {
 581   // Most of the following comes from the ARM implementation of AnalyzeBranch
 582
 583   // If the block has no terminators, it just falls into the block after it.
 584   MachineBasicBlock::iterator I = MBB.end();
 585   if (I == MBB.begin())
 586     return false;
 587   --I;
 588   while (I->isDebugValue()) {
 589     if (I == MBB.begin())
 590       return false;
 591     --I;
 592   }
 593   if (!isJump(static_cast<MachineInstr *>(I)->getOpcode())) {
 594     return false;
 595   }
 596
 597   // Get the last instruction in the block.
 598   MachineInstr *LastInst = I;
 599
 600   // If there is only one terminator instruction, process it.
 601   unsigned LastOpc = LastInst->getOpcode();
 602   if (I == MBB.begin() ||
 603           !isJump(static_cast<MachineInstr *>(--I)->getOpcode())) {
 604     if (LastOpc == AMDGPU::JUMP) {
 605       TBB = LastInst->getOperand(0).getMBB();
 606       return false;
 607     } else if (LastOpc == AMDGPU::JUMP_COND) {
 608       MachineInstr *predSet = I;
 609       while (!isPredicateSetter(predSet->getOpcode())) {
 610         predSet = --I;
 611       }
 612       TBB = LastInst->getOperand(0).getMBB();
 613       Cond.push_back(predSet->getOperand(1));
 614       Cond.push_back(predSet->getOperand(2));
 615       Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 616       return false;
 617     }
 618     return true;  // Can't handle indirect branch.
 619   }
 620
 621   // Get the instruction before it if it is a terminator.
 622   MachineInstr *SecondLastInst = I;
 623   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 624
 625   // If the block ends with a B and a Bcc, handle it.
 626   if (SecondLastOpc == AMDGPU::JUMP_COND && LastOpc == AMDGPU::JUMP) {
 627     MachineInstr *predSet = --I;
 628     while (!isPredicateSetter(predSet->getOpcode())) {
 629       predSet = --I;
 630     }
 631     TBB = SecondLastInst->getOperand(0).getMBB();
 632     FBB = LastInst->getOperand(0).getMBB();
 633     Cond.push_back(predSet->getOperand(1));
 634     Cond.push_back(predSet->getOperand(2));
 635     Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 636     return false;
 637   }
 638
 639   // Otherwise, can't handle this.
 640   return true;
 641 }
 642
 643 int R600InstrInfo::getBranchInstr(const MachineOperand &op) const {
 644   const MachineInstr *MI = op.getParent();
 645
 646   switch (MI->getDesc().OpInfo->RegClass) {
 647   default: // FIXME: fallthrough??
 648   case AMDGPU::GPRI32RegClassID: return AMDGPU::BRANCH_COND_i32;
 649   case AMDGPU::GPRF32RegClassID: return AMDGPU::BRANCH_COND_f32;
 650   };
 651 }
 652
 653 unsigned
 654 R600InstrInfo::InsertBranch(MachineBasicBlock &MBB,
 655                             MachineBasicBlock *TBB,
 656                             MachineBasicBlock *FBB,
 657                             const SmallVectorImpl<MachineOperand> &Cond,
 658                             DebugLoc DL) const {
 659   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 660
 661   if (FBB == 0) {
 662     if (Cond.empty()) {
 663       BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(TBB);
 664       return 1;
 665     } else {
 666       MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 667       assert(PredSet && "No previous predicate !");
 668       addFlag(PredSet, 0, MO_FLAG_PUSH);
 669       PredSet->getOperand(2).setImm(Cond[1].getImm());
 670
 671       BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 672              .addMBB(TBB)
 673              .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 674       return 1;
 675     }
 676   } else {
 677     MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 678     assert(PredSet && "No previous predicate !");
 679     addFlag(PredSet, 0, MO_FLAG_PUSH);
 680     PredSet->getOperand(2).setImm(Cond[1].getImm());
 681     BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 682             .addMBB(TBB)
 683             .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 684     BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(FBB);
 685     return 2;
 686   }
 687 }
 688
 689 unsigned
 690 R600InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 691
 692   // Note : we leave PRED* instructions there.
 693   // They may be needed when predicating instructions.
 694
 695   MachineBasicBlock::iterator I = MBB.end();
 696
 697   if (I == MBB.begin()) {
 698     return 0;
 699   }
 700   --I;
 701   switch (I->getOpcode()) {
 702   default:
 703     return 0;
 704   case AMDGPU::JUMP_COND: {
 705     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 706     clearFlag(predSet, 0, MO_FLAG_PUSH);
 707     I->eraseFromParent();
 708     break;
 709   }
 710   case AMDGPU::JUMP:
 711     I->eraseFromParent();
 712     break;
 713   }
 714   I = MBB.end();
 715
 716   if (I == MBB.begin()) {
 717     return 1;
 718   }
 719   --I;
 720   switch (I->getOpcode()) {
 721     // FIXME: only one case??
 722   default:
 723     return 1;
 724   case AMDGPU::JUMP_COND: {
 725     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 726     clearFlag(predSet, 0, MO_FLAG_PUSH);
 727     I->eraseFromParent();
 728     break;
 729   }
 730   case AMDGPU::JUMP:
 731     I->eraseFromParent();
 732     break;
 733   }
 734   return 2;
 735 }
 736
 737 bool
 738 R600InstrInfo::isPredicated(const MachineInstr *MI) const {
 739   int idx = MI->findFirstPredOperandIdx();
 740   if (idx < 0)
 741     return false;
 742
 743   unsigned Reg = MI->getOperand(idx).getReg();
 744   switch (Reg) {
 745   default: return false;
 746   case AMDGPU::PRED_SEL_ONE:
 747   case AMDGPU::PRED_SEL_ZERO:
 748   case AMDGPU::PREDICATE_BIT:
 749     return true;
 750   }
 751 }
 752
 753 bool
 754 R600InstrInfo::isPredicable(MachineInstr *MI) const {
 755   // XXX: KILL* instructions can be predicated, but they must be the last
 756   // instruction in a clause, so this means any instructions after them cannot
 757   // be predicated.  Until we have proper support for instruction clauses in the
 758   // backend, we will mark KILL* instructions as unpredicable.
 759
 760   if (MI->getOpcode() == AMDGPU::KILLGT) {
 761     return false;
 762   } else if (isVector(*MI)) {
 763     return false;
 764   } else {
 765     return AMDGPUInstrInfo::isPredicable(MI);
 766   }
 767 }
 768
 769
 770 bool
 771 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
 772                                    unsigned NumCyles,
 773                                    unsigned ExtraPredCycles,
 774                                    const BranchProbability &Probability) const{
 775   return true;
 776 }
 777
 778 bool
 779 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
 780                                    unsigned NumTCycles,
 781                                    unsigned ExtraTCycles,
 782                                    MachineBasicBlock &FMBB,
 783                                    unsigned NumFCycles,
 784                                    unsigned ExtraFCycles,
 785                                    const BranchProbability &Probability) const {
 786   return true;
 787 }
 788
 789 bool
 790 R600InstrInfo::isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 791                                          unsigned NumCyles,
 792                                          const BranchProbability &Probability)
 793                                          const {
 794   return true;
 795 }
 796
 797 bool
 798 R600InstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 799                                          MachineBasicBlock &FMBB) const {
 800   return false;
 801 }
 802
 803
 804 bool
 805 R600InstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 806   MachineOperand &MO = Cond[1];
 807   switch (MO.getImm()) {
 808   case OPCODE_IS_ZERO_INT:
 809     MO.setImm(OPCODE_IS_NOT_ZERO_INT);
 810     break;
 811   case OPCODE_IS_NOT_ZERO_INT:
 812     MO.setImm(OPCODE_IS_ZERO_INT);
 813     break;
 814   case OPCODE_IS_ZERO:
 815     MO.setImm(OPCODE_IS_NOT_ZERO);
 816     break;
 817   case OPCODE_IS_NOT_ZERO:
 818     MO.setImm(OPCODE_IS_ZERO);
 819     break;
 820   default:
 821     return true;
 822   }
 823
 824   MachineOperand &MO2 = Cond[2];
 825   switch (MO2.getReg()) {
 826   case AMDGPU::PRED_SEL_ZERO:
 827     MO2.setReg(AMDGPU::PRED_SEL_ONE);
 828     break;
 829   case AMDGPU::PRED_SEL_ONE:
 830     MO2.setReg(AMDGPU::PRED_SEL_ZERO);
 831     break;
 832   default:
 833     return true;
 834   }
 835   return false;
 836 }
 837
 838 bool
 839 R600InstrInfo::DefinesPredicate(MachineInstr *MI,
 840                                 std::vector<MachineOperand> &Pred) const {
 841   return isPredicateSetter(MI->getOpcode());
 842 }
 843
 844
 845 bool
 846 R600InstrInfo::SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 847                        const SmallVectorImpl<MachineOperand> &Pred2) const {
 848   return false;
 849 }
 850
 851
 852 bool
 853 R600InstrInfo::PredicateInstruction(MachineInstr *MI,
 854                       const SmallVectorImpl<MachineOperand> &Pred) const {
 855   int PIdx = MI->findFirstPredOperandIdx();
 856
 857   if (PIdx != -1) {
 858     MachineOperand &PMO = MI->getOperand(PIdx);
 859     PMO.setReg(Pred[2].getReg());
 860     MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
 861     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
 862     return true;
 863   }
 864
 865   return false;
 866 }
 867
 868 unsigned int R600InstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
 869                                             const MachineInstr *MI,
 870                                             unsigned *PredCost) const {
 871   if (PredCost)
 872     *PredCost = 2;
 873   return 2;
 874 }
 875
 876 int R600InstrInfo::getIndirectIndexBegin(const MachineFunction &MF) const {
 877   const MachineRegisterInfo &MRI = MF.getRegInfo();
 878   const MachineFrameInfo *MFI = MF.getFrameInfo();
 879   int Offset = 0;
 880
 881   if (MFI->getNumObjects() == 0) {
 882     return -1;
 883   }
 884
 885   if (MRI.livein_empty()) {
 886     return 0;
 887   }
 888
 889   for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 890                                             LE = MRI.livein_end();
 891                                             LI != LE; ++LI) {
 892     Offset = std::max(Offset,
 893                       GET_REG_INDEX(RI.getEncodingValue(LI->first)));
 894   }
 895
 896   return Offset + 1;
 897 }
 898
 899 int R600InstrInfo::getIndirectIndexEnd(const MachineFunction &MF) const {
 900   int Offset = 0;
 901   const MachineFrameInfo *MFI = MF.getFrameInfo();
 902
 903   // Variable sized objects are not supported
 904   assert(!MFI->hasVarSizedObjects());
 905
 906   if (MFI->getNumObjects() == 0) {
 907     return -1;
 908   }
 909
 910   Offset = TM.getFrameLowering()->getFrameIndexOffset(MF, -1);
 911
 912   return getIndirectIndexBegin(MF) + Offset;
 913 }
 914
 915 std::vector<unsigned> R600InstrInfo::getIndirectReservedRegs(
 916                                              const MachineFunction &MF) const {
 917   const AMDGPUFrameLowering *TFL =
 918                  static_cast<const AMDGPUFrameLowering*>(TM.getFrameLowering());
 919   std::vector<unsigned> Regs;
 920
 921   unsigned StackWidth = TFL->getStackWidth(MF);
 922   int End = getIndirectIndexEnd(MF);
 923
 924   if (End == -1) {
 925     return Regs;
 926   }
 927
 928   for (int Index = getIndirectIndexBegin(MF); Index <= End; ++Index) {
 929     unsigned SuperReg = AMDGPU::R600_Reg128RegClass.getRegister(Index);
 930     Regs.push_back(SuperReg);
 931     for (unsigned Chan = 0; Chan < StackWidth; ++Chan) {
 932       unsigned Reg = AMDGPU::R600_TReg32RegClass.getRegister((4 * Index) + Chan);
 933       Regs.push_back(Reg);
 934     }
 935   }
 936   return Regs;
 937 }
 938
 939 unsigned R600InstrInfo::calculateIndirectAddress(unsigned RegIndex,
 940                                                  unsigned Channel) const {
 941   // XXX: Remove when we support a stack width > 2
 942   assert(Channel == 0);
 943   return RegIndex;
 944 }
 945
 946 const TargetRegisterClass * R600InstrInfo::getIndirectAddrStoreRegClass(
 947                                                      unsigned SourceReg) const {
 948   return &AMDGPU::R600_TReg32RegClass;
 949 }
 950
 951 const TargetRegisterClass *R600InstrInfo::getIndirectAddrLoadRegClass() const {
 952   return &AMDGPU::TRegMemRegClass;
 953 }
 954
 955 MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
 956                                        MachineBasicBlock::iterator I,
 957                                        unsigned ValueReg, unsigned Address,
 958                                        unsigned OffsetReg) const {
 959   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
 960   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
 961                                                AMDGPU::AR_X, OffsetReg);
 962   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
 963
 964   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
 965                                       AddrReg, ValueReg)
 966                                       .addReg(AMDGPU::AR_X,
 967                                            RegState::Implicit | RegState::Kill);
 968   setImmOperand(Mov, AMDGPU::OpName::dst_rel, 1);
 969   return Mov;
 970 }
 971
 972 MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
 973                                        MachineBasicBlock::iterator I,
 974                                        unsigned ValueReg, unsigned Address,
 975                                        unsigned OffsetReg) const {
 976   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
 977   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
 978                                                        AMDGPU::AR_X,
 979                                                        OffsetReg);
 980   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
 981   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
 982                                       ValueReg,
 983                                       AddrReg)
 984                                       .addReg(AMDGPU::AR_X,
 985                                            RegState::Implicit | RegState::Kill);
 986   setImmOperand(Mov, AMDGPU::OpName::src0_rel, 1);
 987
 988   return Mov;
 989 }
 990
 991 const TargetRegisterClass *R600InstrInfo::getSuperIndirectRegClass() const {
 992   return &AMDGPU::IndirectRegRegClass;
 993 }
 994
 995 unsigned R600InstrInfo::getMaxAlusPerClause() const {
 996   return 115;
 997 }
 998
 999 MachineInstrBuilder R600InstrInfo::buildDefaultInstruction(MachineBasicBlock &MBB,
1000                                                   MachineBasicBlock::iterator I,
1001                                                   unsigned Opcode,
1002                                                   unsigned DstReg,
1003                                                   unsigned Src0Reg,
1004                                                   unsigned Src1Reg) const {
1005   MachineInstrBuilder MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opcode),
1006     DstReg);           // $dst
1007
1008   if (Src1Reg) {
1009     MIB.addImm(0)     // $update_exec_mask
1010        .addImm(0);    // $update_predicate
1011   }
1012   MIB.addImm(1)        // $write
1013      .addImm(0)        // $omod
1014      .addImm(0)        // $dst_rel
1015      .addImm(0)        // $dst_clamp
1016      .addReg(Src0Reg)  // $src0
1017      .addImm(0)        // $src0_neg
1018      .addImm(0)        // $src0_rel
1019      .addImm(0)        // $src0_abs
1020      .addImm(-1);       // $src0_sel
1021
1022   if (Src1Reg) {
1023     MIB.addReg(Src1Reg) // $src1
1024        .addImm(0)       // $src1_neg
1025        .addImm(0)       // $src1_rel
1026        .addImm(0)       // $src1_abs
1027        .addImm(-1);      // $src1_sel
1028   }
1029
1030   //XXX: The r600g finalizer expects this to be 1, once we've moved the
1031   //scheduling to the backend, we can change the default to 0.
1032   MIB.addImm(1)        // $last
1033       .addReg(AMDGPU::PRED_SEL_OFF) // $pred_sel
1034       .addImm(0)         // $literal
1035       .addImm(0);        // $bank_swizzle
1036
1037   return MIB;
1038 }
1039
1040 #define OPERAND_CASE(Label) \
1041   case Label: { \
1042     static const unsigned Ops[] = \
1043     { \
1044       Label##_X, \
1045       Label##_Y, \
1046       Label##_Z, \
1047       Label##_W \
1048     }; \
1049     return Ops[Slot]; \
1050   }
1051
1052 static unsigned getSlotedOps(unsigned  Op, unsigned Slot) {
1053   switch (Op) {
1054   OPERAND_CASE(AMDGPU::OpName::update_exec_mask)
1055   OPERAND_CASE(AMDGPU::OpName::update_pred)
1056   OPERAND_CASE(AMDGPU::OpName::write)
1057   OPERAND_CASE(AMDGPU::OpName::omod)
1058   OPERAND_CASE(AMDGPU::OpName::dst_rel)
1059   OPERAND_CASE(AMDGPU::OpName::clamp)
1060   OPERAND_CASE(AMDGPU::OpName::src0)
1061   OPERAND_CASE(AMDGPU::OpName::src0_neg)
1062   OPERAND_CASE(AMDGPU::OpName::src0_rel)
1063   OPERAND_CASE(AMDGPU::OpName::src0_abs)
1064   OPERAND_CASE(AMDGPU::OpName::src0_sel)
1065   OPERAND_CASE(AMDGPU::OpName::src1)
1066   OPERAND_CASE(AMDGPU::OpName::src1_neg)
1067   OPERAND_CASE(AMDGPU::OpName::src1_rel)
1068   OPERAND_CASE(AMDGPU::OpName::src1_abs)
1069   OPERAND_CASE(AMDGPU::OpName::src1_sel)
1070   OPERAND_CASE(AMDGPU::OpName::pred_sel)
1071   default:
1072     llvm_unreachable("Wrong Operand");
1073   }
1074 }
1075
1076 #undef OPERAND_CASE
1077
1078 MachineInstr *R600InstrInfo::buildSlotOfVectorInstruction(
1079     MachineBasicBlock &MBB, MachineInstr *MI, unsigned Slot, unsigned DstReg)
1080     const {
1081   assert (MI->getOpcode() == AMDGPU::DOT_4 && "Not Implemented");
1082   unsigned Opcode;
1083   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
1084   if (ST.getGeneration() <= AMDGPUSubtarget::R700)
1085     Opcode = AMDGPU::DOT4_r600;
1086   else
1087     Opcode = AMDGPU::DOT4_eg;
1088   MachineBasicBlock::iterator I = MI;
1089   MachineOperand &Src0 = MI->getOperand(
1090       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src0, Slot)));
1091   MachineOperand &Src1 = MI->getOperand(
1092       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src1, Slot)));
1093   MachineInstr *MIB = buildDefaultInstruction(
1094       MBB, I, Opcode, DstReg, Src0.getReg(), Src1.getReg());
1095   static const unsigned  Operands[14] = {
1096     AMDGPU::OpName::update_exec_mask,
1097     AMDGPU::OpName::update_pred,
1098     AMDGPU::OpName::write,
1099     AMDGPU::OpName::omod,
1100     AMDGPU::OpName::dst_rel,
1101     AMDGPU::OpName::clamp,
1102     AMDGPU::OpName::src0_neg,
1103     AMDGPU::OpName::src0_rel,
1104     AMDGPU::OpName::src0_abs,
1105     AMDGPU::OpName::src0_sel,
1106     AMDGPU::OpName::src1_neg,
1107     AMDGPU::OpName::src1_rel,
1108     AMDGPU::OpName::src1_abs,
1109     AMDGPU::OpName::src1_sel,
1110   };
1111
1112   for (unsigned i = 0; i < 14; i++) {
1113     MachineOperand &MO = MI->getOperand(
1114         getOperandIdx(MI->getOpcode(), getSlotedOps(Operands[i], Slot)));
1115     assert (MO.isImm());
1116     setImmOperand(MIB, Operands[i], MO.getImm());
1117   }
1118   MIB->getOperand(20).setImm(0);
1119   return MIB;
1120 }
1121
1122 MachineInstr *R600InstrInfo::buildMovImm(MachineBasicBlock &BB,
1123                                          MachineBasicBlock::iterator I,
1124                                          unsigned DstReg,
1125                                          uint64_t Imm) const {
1126   MachineInstr *MovImm = buildDefaultInstruction(BB, I, AMDGPU::MOV, DstReg,
1127                                                   AMDGPU::ALU_LITERAL_X);
1128   setImmOperand(MovImm, AMDGPU::OpName::literal, Imm);
1129   return MovImm;
1130 }
1131
1132 int R600InstrInfo::getOperandIdx(const MachineInstr &MI, unsigned Op) const {
1133   return getOperandIdx(MI.getOpcode(), Op);
1134 }
1135
1136 int R600InstrInfo::getOperandIdx(unsigned Opcode, unsigned Op) const {
1137   return AMDGPU::getNamedOperandIdx(Opcode, Op);
1138 }
1139
1140 void R600InstrInfo::setImmOperand(MachineInstr *MI, unsigned Op,
1141                                   int64_t Imm) const {
1142   int Idx = getOperandIdx(*MI, Op);
1143   assert(Idx != -1 && "Operand not supported for this instruction.");
1144   assert(MI->getOperand(Idx).isImm());
1145   MI->getOperand(Idx).setImm(Imm);
1146 }
1147
1148 //===----------------------------------------------------------------------===//
1149 // Instruction flag getters/setters
1150 //===----------------------------------------------------------------------===//
1151
1152 bool R600InstrInfo::hasFlagOperand(const MachineInstr &MI) const {
1153   return GET_FLAG_OPERAND_IDX(get(MI.getOpcode()).TSFlags) != 0;
1154 }
1155
1156 MachineOperand &R600InstrInfo::getFlagOp(MachineInstr *MI, unsigned SrcIdx,
1157                                          unsigned Flag) const {
1158   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1159   int FlagIndex = 0;
1160   if (Flag != 0) {
1161     // If we pass something other than the default value of Flag to this
1162     // function, it means we are want to set a flag on an instruction
1163     // that uses native encoding.
1164     assert(HAS_NATIVE_OPERANDS(TargetFlags));
1165     bool IsOP3 = (TargetFlags & R600_InstFlag::OP3) == R600_InstFlag::OP3;
1166     switch (Flag) {
1167     case MO_FLAG_CLAMP:
1168       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::clamp);
1169       break;
1170     case MO_FLAG_MASK:
1171       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::write);
1172       break;
1173     case MO_FLAG_NOT_LAST:
1174     case MO_FLAG_LAST:
1175       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::last);
1176       break;
1177     case MO_FLAG_NEG:
1178       switch (SrcIdx) {
1179       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_neg); break;
1180       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_neg); break;
1181       case 2: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src2_neg); break;
1182       }
1183       break;
1184
1185     case MO_FLAG_ABS:
1186       assert(!IsOP3 && "Cannot set absolute value modifier for OP3 "
1187                        "instructions.");
1188       (void)IsOP3;
1189       switch (SrcIdx) {
1190       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_abs); break;
1191       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_abs); break;
1192       }
1193       break;
1194
1195     default:
1196       FlagIndex = -1;
1197       break;
1198     }
1199     assert(FlagIndex != -1 && "Flag not supported for this instruction");
1200   } else {
1201       FlagIndex = GET_FLAG_OPERAND_IDX(TargetFlags);
1202       assert(FlagIndex != 0 &&
1203          "Instruction flags not supported for this instruction");
1204   }
1205
1206   MachineOperand &FlagOp = MI->getOperand(FlagIndex);
1207   assert(FlagOp.isImm());
1208   return FlagOp;
1209 }
1210
1211 void R600InstrInfo::addFlag(MachineInstr *MI, unsigned Operand,
1212                             unsigned Flag) const {
1213   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1214   if (Flag == 0) {
1215     return;
1216   }
1217   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1218     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1219     if (Flag == MO_FLAG_NOT_LAST) {
1220       clearFlag(MI, Operand, MO_FLAG_LAST);
1221     } else if (Flag == MO_FLAG_MASK) {
1222       clearFlag(MI, Operand, Flag);
1223     } else {
1224       FlagOp.setImm(1);
1225     }
1226   } else {
1227       MachineOperand &FlagOp = getFlagOp(MI, Operand);
1228       FlagOp.setImm(FlagOp.getImm() | (Flag << (NUM_MO_FLAGS * Operand)));
1229   }
1230 }
1231
1232 void R600InstrInfo::clearFlag(MachineInstr *MI, unsigned Operand,
1233                               unsigned Flag) const {
1234   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1235   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1236     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1237     FlagOp.setImm(0);
1238   } else {
1239     MachineOperand &FlagOp = getFlagOp(MI);
1240     unsigned InstFlags = FlagOp.getImm();
1241     InstFlags &= ~(Flag << (NUM_MO_FLAGS * Operand));
1242     FlagOp.setImm(InstFlags);
1243   }
1244 }