lib/Target/R600/R600InstrInfo.cpp

   1 //===-- R600InstrInfo.cpp - R600 Instruction Information ------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief R600 Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "R600InstrInfo.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDGPUTargetMachine.h"
  19 #include "R600Defines.h"
  20 #include "R600MachineFunctionInfo.h"
  21 #include "R600RegisterInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25
  26 #define GET_INSTRINFO_CTOR
  27 #include "AMDGPUGenDFAPacketizer.inc"
  28
  29 using namespace llvm;
  30
  31 R600InstrInfo::R600InstrInfo(AMDGPUTargetMachine &tm)
  32   : AMDGPUInstrInfo(tm),
  33     RI(tm),
  34     ST(tm.getSubtarget<AMDGPUSubtarget>())
  35   { }
  36
  37 const R600RegisterInfo &R600InstrInfo::getRegisterInfo() const {
  38   return RI;
  39 }
  40
  41 bool R600InstrInfo::isTrig(const MachineInstr &MI) const {
  42   return get(MI.getOpcode()).TSFlags & R600_InstFlag::TRIG;
  43 }
  44
  45 bool R600InstrInfo::isVector(const MachineInstr &MI) const {
  46   return get(MI.getOpcode()).TSFlags & R600_InstFlag::VECTOR;
  47 }
  48
  49 void
  50 R600InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  51                            MachineBasicBlock::iterator MI, DebugLoc DL,
  52                            unsigned DestReg, unsigned SrcReg,
  53                            bool KillSrc) const {
  54   if (AMDGPU::R600_Reg128RegClass.contains(DestReg)
  55       && AMDGPU::R600_Reg128RegClass.contains(SrcReg)) {
  56     for (unsigned I = 0; I < 4; I++) {
  57       unsigned SubRegIndex = RI.getSubRegFromChannel(I);
  58       buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  59                               RI.getSubReg(DestReg, SubRegIndex),
  60                               RI.getSubReg(SrcReg, SubRegIndex))
  61                               .addReg(DestReg,
  62                                       RegState::Define | RegState::Implicit);
  63     }
  64   } else {
  65
  66     // We can't copy vec4 registers
  67     assert(!AMDGPU::R600_Reg128RegClass.contains(DestReg)
  68            && !AMDGPU::R600_Reg128RegClass.contains(SrcReg));
  69
  70     MachineInstr *NewMI = buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  71                                                   DestReg, SrcReg);
  72     NewMI->getOperand(getOperandIdx(*NewMI, AMDGPU::OpName::src0))
  73                                     .setIsKill(KillSrc);
  74   }
  75 }
  76
  77 MachineInstr * R600InstrInfo::getMovImmInstr(MachineFunction *MF,
  78                                              unsigned DstReg, int64_t Imm) const {
  79   MachineInstr * MI = MF->CreateMachineInstr(get(AMDGPU::MOV), DebugLoc());
  80   MachineInstrBuilder MIB(*MF, MI);
  81   MIB.addReg(DstReg, RegState::Define);
  82   MIB.addReg(AMDGPU::ALU_LITERAL_X);
  83   MIB.addImm(Imm);
  84   MIB.addReg(0); // PREDICATE_BIT
  85
  86   return MI;
  87 }
  88
  89 unsigned R600InstrInfo::getIEQOpcode() const {
  90   return AMDGPU::SETE_INT;
  91 }
  92
  93 bool R600InstrInfo::isMov(unsigned Opcode) const {
  94
  95
  96   switch(Opcode) {
  97   default: return false;
  98   case AMDGPU::MOV:
  99   case AMDGPU::MOV_IMM_F32:
 100   case AMDGPU::MOV_IMM_I32:
 101     return true;
 102   }
 103 }
 104
 105 // Some instructions act as place holders to emulate operations that the GPU
 106 // hardware does automatically. This function can be used to check if
 107 // an opcode falls into this category.
 108 bool R600InstrInfo::isPlaceHolderOpcode(unsigned Opcode) const {
 109   switch (Opcode) {
 110   default: return false;
 111   case AMDGPU::RETURN:
 112     return true;
 113   }
 114 }
 115
 116 bool R600InstrInfo::isReductionOp(unsigned Opcode) const {
 117   return false;
 118 }
 119
 120 bool R600InstrInfo::isCubeOp(unsigned Opcode) const {
 121   switch(Opcode) {
 122     default: return false;
 123     case AMDGPU::CUBE_r600_pseudo:
 124     case AMDGPU::CUBE_r600_real:
 125     case AMDGPU::CUBE_eg_pseudo:
 126     case AMDGPU::CUBE_eg_real:
 127       return true;
 128   }
 129 }
 130
 131 bool R600InstrInfo::isALUInstr(unsigned Opcode) const {
 132   unsigned TargetFlags = get(Opcode).TSFlags;
 133
 134   return (TargetFlags & R600_InstFlag::ALU_INST);
 135 }
 136
 137 bool R600InstrInfo::hasInstrModifiers(unsigned Opcode) const {
 138   unsigned TargetFlags = get(Opcode).TSFlags;
 139
 140   return ((TargetFlags & R600_InstFlag::OP1) |
 141           (TargetFlags & R600_InstFlag::OP2) |
 142           (TargetFlags & R600_InstFlag::OP3));
 143 }
 144
 145 bool R600InstrInfo::isLDSInstr(unsigned Opcode) const {
 146   unsigned TargetFlags = get(Opcode).TSFlags;
 147
 148   return ((TargetFlags & R600_InstFlag::LDS_1A) |
 149           (TargetFlags & R600_InstFlag::LDS_1A1D));
 150 }
 151
 152 bool R600InstrInfo::isTransOnly(unsigned Opcode) const {
 153   if (ST.hasCaymanISA())
 154     return false;
 155   return (get(Opcode).getSchedClass() == AMDGPU::TransALU);
 156 }
 157
 158 bool R600InstrInfo::isTransOnly(const MachineInstr *MI) const {
 159   return isTransOnly(MI->getOpcode());
 160 }
 161
 162 bool R600InstrInfo::isVectorOnly(unsigned Opcode) const {
 163   return (get(Opcode).getSchedClass() == AMDGPU::VecALU);
 164 }
 165
 166 bool R600InstrInfo::isVectorOnly(const MachineInstr *MI) const {
 167   return isVectorOnly(MI->getOpcode());
 168 }
 169
 170 bool R600InstrInfo::usesVertexCache(unsigned Opcode) const {
 171   return ST.hasVertexCache() && IS_VTX(get(Opcode));
 172 }
 173
 174 bool R600InstrInfo::usesVertexCache(const MachineInstr *MI) const {
 175   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 176   return MFI->ShaderType != ShaderType::COMPUTE && usesVertexCache(MI->getOpcode());
 177 }
 178
 179 bool R600InstrInfo::usesTextureCache(unsigned Opcode) const {
 180   return (!ST.hasVertexCache() && IS_VTX(get(Opcode))) || IS_TEX(get(Opcode));
 181 }
 182
 183 bool R600InstrInfo::usesTextureCache(const MachineInstr *MI) const {
 184   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 185   return (MFI->ShaderType == ShaderType::COMPUTE && usesVertexCache(MI->getOpcode())) ||
 186          usesTextureCache(MI->getOpcode());
 187 }
 188
 189 bool R600InstrInfo::mustBeLastInClause(unsigned Opcode) const {
 190   switch (Opcode) {
 191   case AMDGPU::KILLGT:
 192   case AMDGPU::GROUP_BARRIER:
 193     return true;
 194   default:
 195     return false;
 196   }
 197 }
 198
 199 int R600InstrInfo::getSrcIdx(unsigned Opcode, unsigned SrcNum) const {
 200   static const unsigned OpTable[] = {
 201     AMDGPU::OpName::src0,
 202     AMDGPU::OpName::src1,
 203     AMDGPU::OpName::src2
 204   };
 205
 206   assert (SrcNum < 3);
 207   return getOperandIdx(Opcode, OpTable[SrcNum]);
 208 }
 209
 210 #define SRC_SEL_ROWS 11
 211 int R600InstrInfo::getSelIdx(unsigned Opcode, unsigned SrcIdx) const {
 212   static const unsigned SrcSelTable[SRC_SEL_ROWS][2] = {
 213     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 214     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 215     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 216     {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 217     {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 218     {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 219     {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 220     {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 221     {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 222     {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 223     {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W}
 224   };
 225
 226   for (unsigned i = 0; i < SRC_SEL_ROWS; ++i) {
 227     if (getOperandIdx(Opcode, SrcSelTable[i][0]) == (int)SrcIdx) {
 228       return getOperandIdx(Opcode, SrcSelTable[i][1]);
 229     }
 230   }
 231   return -1;
 232 }
 233 #undef SRC_SEL_ROWS
 234
 235 SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 236 R600InstrInfo::getSrcs(MachineInstr *MI) const {
 237   SmallVector<std::pair<MachineOperand *, int64_t>, 3> Result;
 238
 239   if (MI->getOpcode() == AMDGPU::DOT_4) {
 240     static const unsigned OpTable[8][2] = {
 241       {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 242       {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 243       {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 244       {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 245       {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 246       {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 247       {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 248       {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W},
 249     };
 250
 251     for (unsigned j = 0; j < 8; j++) {
 252       MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
 253                                                         OpTable[j][0]));
 254       unsigned Reg = MO.getReg();
 255       if (Reg == AMDGPU::ALU_CONST) {
 256         unsigned Sel = MI->getOperand(getOperandIdx(MI->getOpcode(),
 257                                                     OpTable[j][1])).getImm();
 258         Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 259         continue;
 260       }
 261
 262     }
 263     return Result;
 264   }
 265
 266   static const unsigned OpTable[3][2] = {
 267     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 268     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 269     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 270   };
 271
 272   for (unsigned j = 0; j < 3; j++) {
 273     int SrcIdx = getOperandIdx(MI->getOpcode(), OpTable[j][0]);
 274     if (SrcIdx < 0)
 275       break;
 276     MachineOperand &MO = MI->getOperand(SrcIdx);
 277     unsigned Reg = MI->getOperand(SrcIdx).getReg();
 278     if (Reg == AMDGPU::ALU_CONST) {
 279       unsigned Sel = MI->getOperand(
 280           getOperandIdx(MI->getOpcode(), OpTable[j][1])).getImm();
 281       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 282       continue;
 283     }
 284     if (Reg == AMDGPU::ALU_LITERAL_X) {
 285       unsigned Imm = MI->getOperand(
 286           getOperandIdx(MI->getOpcode(), AMDGPU::OpName::literal)).getImm();
 287       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Imm));
 288       continue;
 289     }
 290     Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, 0));
 291   }
 292   return Result;
 293 }
 294
 295 std::vector<std::pair<int, unsigned> >
 296 R600InstrInfo::ExtractSrcs(MachineInstr *MI,
 297                            const DenseMap<unsigned, unsigned> &PV,
 298                            unsigned &ConstCount) const {
 299   ConstCount = 0;
 300   const SmallVector<std::pair<MachineOperand *, int64_t>, 3> Srcs = getSrcs(MI);
 301   const std::pair<int, unsigned> DummyPair(-1, 0);
 302   std::vector<std::pair<int, unsigned> > Result;
 303   unsigned i = 0;
 304   for (unsigned n = Srcs.size(); i < n; ++i) {
 305     unsigned Reg = Srcs[i].first->getReg();
 306     unsigned Index = RI.getEncodingValue(Reg) & 0xff;
 307     if (Reg == AMDGPU::OQAP) {
 308       Result.push_back(std::pair<int, unsigned>(Index, 0));
 309     }
 310     if (PV.find(Reg) != PV.end()) {
 311       // 255 is used to tells its a PS/PV reg
 312       Result.push_back(std::pair<int, unsigned>(255, 0));
 313       continue;
 314     }
 315     if (Index > 127) {
 316       ConstCount++;
 317       Result.push_back(DummyPair);
 318       continue;
 319     }
 320     unsigned Chan = RI.getHWRegChan(Reg);
 321     Result.push_back(std::pair<int, unsigned>(Index, Chan));
 322   }
 323   for (; i < 3; ++i)
 324     Result.push_back(DummyPair);
 325   return Result;
 326 }
 327
 328 static std::vector<std::pair<int, unsigned> >
 329 Swizzle(std::vector<std::pair<int, unsigned> > Src,
 330         R600InstrInfo::BankSwizzle Swz) {
 331   switch (Swz) {
 332   case R600InstrInfo::ALU_VEC_012_SCL_210:
 333     break;
 334   case R600InstrInfo::ALU_VEC_021_SCL_122:
 335     std::swap(Src[1], Src[2]);
 336     break;
 337   case R600InstrInfo::ALU_VEC_102_SCL_221:
 338     std::swap(Src[0], Src[1]);
 339     break;
 340   case R600InstrInfo::ALU_VEC_120_SCL_212:
 341     std::swap(Src[0], Src[1]);
 342     std::swap(Src[0], Src[2]);
 343     break;
 344   case R600InstrInfo::ALU_VEC_201:
 345     std::swap(Src[0], Src[2]);
 346     std::swap(Src[0], Src[1]);
 347     break;
 348   case R600InstrInfo::ALU_VEC_210:
 349     std::swap(Src[0], Src[2]);
 350     break;
 351   }
 352   return Src;
 353 }
 354
 355 static unsigned
 356 getTransSwizzle(R600InstrInfo::BankSwizzle Swz, unsigned Op) {
 357   switch (Swz) {
 358   case R600InstrInfo::ALU_VEC_012_SCL_210: {
 359     unsigned Cycles[3] = { 2, 1, 0};
 360     return Cycles[Op];
 361   }
 362   case R600InstrInfo::ALU_VEC_021_SCL_122: {
 363     unsigned Cycles[3] = { 1, 2, 2};
 364     return Cycles[Op];
 365   }
 366   case R600InstrInfo::ALU_VEC_120_SCL_212: {
 367     unsigned Cycles[3] = { 2, 1, 2};
 368     return Cycles[Op];
 369   }
 370   case R600InstrInfo::ALU_VEC_102_SCL_221: {
 371     unsigned Cycles[3] = { 2, 2, 1};
 372     return Cycles[Op];
 373   }
 374   default:
 375     llvm_unreachable("Wrong Swizzle for Trans Slot");
 376     return 0;
 377   }
 378 }
 379
 380 /// returns how many MIs (whose inputs are represented by IGSrcs) can be packed
 381 /// in the same Instruction Group while meeting read port limitations given a
 382 /// Swz swizzle sequence.
 383 unsigned  R600InstrInfo::isLegalUpTo(
 384     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 385     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 386     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 387     R600InstrInfo::BankSwizzle TransSwz) const {
 388   int Vector[4][3];
 389   memset(Vector, -1, sizeof(Vector));
 390   for (unsigned i = 0, e = IGSrcs.size(); i < e; i++) {
 391     const std::vector<std::pair<int, unsigned> > &Srcs =
 392         Swizzle(IGSrcs[i], Swz[i]);
 393     for (unsigned j = 0; j < 3; j++) {
 394       const std::pair<int, unsigned> &Src = Srcs[j];
 395       if (Src.first < 0 || Src.first == 255)
 396         continue;
 397       if (Src.first == GET_REG_INDEX(RI.getEncodingValue(AMDGPU::OQAP))) {
 398         if (Swz[i] != R600InstrInfo::ALU_VEC_012_SCL_210 &&
 399             Swz[i] != R600InstrInfo::ALU_VEC_021_SCL_122) {
 400             // The value from output queue A (denoted by register OQAP) can
 401             // only be fetched during the first cycle.
 402             return false;
 403         }
 404         // OQAP does not count towards the normal read port restrictions
 405         continue;
 406       }
 407       if (Vector[Src.second][j] < 0)
 408         Vector[Src.second][j] = Src.first;
 409       if (Vector[Src.second][j] != Src.first)
 410         return i;
 411     }
 412   }
 413   // Now check Trans Alu
 414   for (unsigned i = 0, e = TransSrcs.size(); i < e; ++i) {
 415     const std::pair<int, unsigned> &Src = TransSrcs[i];
 416     unsigned Cycle = getTransSwizzle(TransSwz, i);
 417     if (Src.first < 0)
 418       continue;
 419     if (Src.first == 255)
 420       continue;
 421     if (Vector[Src.second][Cycle] < 0)
 422       Vector[Src.second][Cycle] = Src.first;
 423     if (Vector[Src.second][Cycle] != Src.first)
 424       return IGSrcs.size() - 1;
 425   }
 426   return IGSrcs.size();
 427 }
 428
 429 /// Given a swizzle sequence SwzCandidate and an index Idx, returns the next
 430 /// (in lexicographic term) swizzle sequence assuming that all swizzles after
 431 /// Idx can be skipped
 432 static bool
 433 NextPossibleSolution(
 434     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 435     unsigned Idx) {
 436   assert(Idx < SwzCandidate.size());
 437   int ResetIdx = Idx;
 438   while (ResetIdx > -1 && SwzCandidate[ResetIdx] == R600InstrInfo::ALU_VEC_210)
 439     ResetIdx --;
 440   for (unsigned i = ResetIdx + 1, e = SwzCandidate.size(); i < e; i++) {
 441     SwzCandidate[i] = R600InstrInfo::ALU_VEC_012_SCL_210;
 442   }
 443   if (ResetIdx == -1)
 444     return false;
 445   int NextSwizzle = SwzCandidate[ResetIdx] + 1;
 446   SwzCandidate[ResetIdx] = (R600InstrInfo::BankSwizzle)NextSwizzle;
 447   return true;
 448 }
 449
 450 /// Enumerate all possible Swizzle sequence to find one that can meet all
 451 /// read port requirements.
 452 bool R600InstrInfo::FindSwizzleForVectorSlot(
 453     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 454     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 455     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 456     R600InstrInfo::BankSwizzle TransSwz) const {
 457   unsigned ValidUpTo = 0;
 458   do {
 459     ValidUpTo = isLegalUpTo(IGSrcs, SwzCandidate, TransSrcs, TransSwz);
 460     if (ValidUpTo == IGSrcs.size())
 461       return true;
 462   } while (NextPossibleSolution(SwzCandidate, ValidUpTo));
 463   return false;
 464 }
 465
 466 /// Instructions in Trans slot can't read gpr at cycle 0 if they also read
 467 /// a const, and can't read a gpr at cycle 1 if they read 2 const.
 468 static bool
 469 isConstCompatible(R600InstrInfo::BankSwizzle TransSwz,
 470                   const std::vector<std::pair<int, unsigned> > &TransOps,
 471                   unsigned ConstCount) {
 472   for (unsigned i = 0, e = TransOps.size(); i < e; ++i) {
 473     const std::pair<int, unsigned> &Src = TransOps[i];
 474     unsigned Cycle = getTransSwizzle(TransSwz, i);
 475     if (Src.first < 0)
 476       continue;
 477     if (ConstCount > 0 && Cycle == 0)
 478       return false;
 479     if (ConstCount > 1 && Cycle == 1)
 480       return false;
 481   }
 482   return true;
 483 }
 484
 485 bool
 486 R600InstrInfo::fitsReadPortLimitations(const std::vector<MachineInstr *> &IG,
 487                                        const DenseMap<unsigned, unsigned> &PV,
 488                                        std::vector<BankSwizzle> &ValidSwizzle,
 489                                        bool isLastAluTrans)
 490     const {
 491   //Todo : support shared src0 - src1 operand
 492
 493   std::vector<std::vector<std::pair<int, unsigned> > > IGSrcs;
 494   ValidSwizzle.clear();
 495   unsigned ConstCount;
 496   BankSwizzle TransBS = ALU_VEC_012_SCL_210;
 497   for (unsigned i = 0, e = IG.size(); i < e; ++i) {
 498     IGSrcs.push_back(ExtractSrcs(IG[i], PV, ConstCount));
 499     unsigned Op = getOperandIdx(IG[i]->getOpcode(),
 500         AMDGPU::OpName::bank_swizzle);
 501     ValidSwizzle.push_back( (R600InstrInfo::BankSwizzle)
 502         IG[i]->getOperand(Op).getImm());
 503   }
 504   std::vector<std::pair<int, unsigned> > TransOps;
 505   if (!isLastAluTrans)
 506     return FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps, TransBS);
 507
 508   TransOps = IGSrcs.back();
 509   IGSrcs.pop_back();
 510   ValidSwizzle.pop_back();
 511
 512   static const R600InstrInfo::BankSwizzle TransSwz[] = {
 513     ALU_VEC_012_SCL_210,
 514     ALU_VEC_021_SCL_122,
 515     ALU_VEC_120_SCL_212,
 516     ALU_VEC_102_SCL_221
 517   };
 518   for (unsigned i = 0; i < 4; i++) {
 519     TransBS = TransSwz[i];
 520     if (!isConstCompatible(TransBS, TransOps, ConstCount))
 521       continue;
 522     bool Result = FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps,
 523         TransBS);
 524     if (Result) {
 525       ValidSwizzle.push_back(TransBS);
 526       return true;
 527     }
 528   }
 529
 530   return false;
 531 }
 532
 533
 534 bool
 535 R600InstrInfo::fitsConstReadLimitations(const std::vector<unsigned> &Consts)
 536     const {
 537   assert (Consts.size() <= 12 && "Too many operands in instructions group");
 538   unsigned Pair1 = 0, Pair2 = 0;
 539   for (unsigned i = 0, n = Consts.size(); i < n; ++i) {
 540     unsigned ReadConstHalf = Consts[i] & 2;
 541     unsigned ReadConstIndex = Consts[i] & (~3);
 542     unsigned ReadHalfConst = ReadConstIndex | ReadConstHalf;
 543     if (!Pair1) {
 544       Pair1 = ReadHalfConst;
 545       continue;
 546     }
 547     if (Pair1 == ReadHalfConst)
 548       continue;
 549     if (!Pair2) {
 550       Pair2 = ReadHalfConst;
 551       continue;
 552     }
 553     if (Pair2 != ReadHalfConst)
 554       return false;
 555   }
 556   return true;
 557 }
 558
 559 bool
 560 R600InstrInfo::fitsConstReadLimitations(const std::vector<MachineInstr *> &MIs)
 561     const {
 562   std::vector<unsigned> Consts;
 563   for (unsigned i = 0, n = MIs.size(); i < n; i++) {
 564     MachineInstr *MI = MIs[i];
 565     if (!isALUInstr(MI->getOpcode()))
 566       continue;
 567
 568     const SmallVectorImpl<std::pair<MachineOperand *, int64_t> > &Srcs =
 569         getSrcs(MI);
 570
 571     for (unsigned j = 0, e = Srcs.size(); j < e; j++) {
 572       std::pair<MachineOperand *, unsigned> Src = Srcs[j];
 573       if (Src.first->getReg() == AMDGPU::ALU_CONST)
 574         Consts.push_back(Src.second);
 575       if (AMDGPU::R600_KC0RegClass.contains(Src.first->getReg()) ||
 576           AMDGPU::R600_KC1RegClass.contains(Src.first->getReg())) {
 577         unsigned Index = RI.getEncodingValue(Src.first->getReg()) & 0xff;
 578         unsigned Chan = RI.getHWRegChan(Src.first->getReg());
 579         Consts.push_back((Index << 2) | Chan);
 580       }
 581     }
 582   }
 583   return fitsConstReadLimitations(Consts);
 584 }
 585
 586 DFAPacketizer *R600InstrInfo::CreateTargetScheduleState(const TargetMachine *TM,
 587     const ScheduleDAG *DAG) const {
 588   const InstrItineraryData *II = TM->getInstrItineraryData();
 589   return TM->getSubtarget<AMDGPUSubtarget>().createDFAPacketizer(II);
 590 }
 591
 592 static bool
 593 isPredicateSetter(unsigned Opcode) {
 594   switch (Opcode) {
 595   case AMDGPU::PRED_X:
 596     return true;
 597   default:
 598     return false;
 599   }
 600 }
 601
 602 static MachineInstr *
 603 findFirstPredicateSetterFrom(MachineBasicBlock &MBB,
 604                              MachineBasicBlock::iterator I) {
 605   while (I != MBB.begin()) {
 606     --I;
 607     MachineInstr *MI = I;
 608     if (isPredicateSetter(MI->getOpcode()))
 609       return MI;
 610   }
 611
 612   return NULL;
 613 }
 614
 615 static
 616 bool isJump(unsigned Opcode) {
 617   return Opcode == AMDGPU::JUMP || Opcode == AMDGPU::JUMP_COND;
 618 }
 619
 620 bool
 621 R600InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 622                              MachineBasicBlock *&TBB,
 623                              MachineBasicBlock *&FBB,
 624                              SmallVectorImpl<MachineOperand> &Cond,
 625                              bool AllowModify) const {
 626   // Most of the following comes from the ARM implementation of AnalyzeBranch
 627
 628   // If the block has no terminators, it just falls into the block after it.
 629   MachineBasicBlock::iterator I = MBB.end();
 630   if (I == MBB.begin())
 631     return false;
 632   --I;
 633   while (I->isDebugValue()) {
 634     if (I == MBB.begin())
 635       return false;
 636     --I;
 637   }
 638   if (!isJump(static_cast<MachineInstr *>(I)->getOpcode())) {
 639     return false;
 640   }
 641
 642   // Get the last instruction in the block.
 643   MachineInstr *LastInst = I;
 644
 645   // If there is only one terminator instruction, process it.
 646   unsigned LastOpc = LastInst->getOpcode();
 647   if (I == MBB.begin() ||
 648           !isJump(static_cast<MachineInstr *>(--I)->getOpcode())) {
 649     if (LastOpc == AMDGPU::JUMP) {
 650       TBB = LastInst->getOperand(0).getMBB();
 651       return false;
 652     } else if (LastOpc == AMDGPU::JUMP_COND) {
 653       MachineInstr *predSet = I;
 654       while (!isPredicateSetter(predSet->getOpcode())) {
 655         predSet = --I;
 656       }
 657       TBB = LastInst->getOperand(0).getMBB();
 658       Cond.push_back(predSet->getOperand(1));
 659       Cond.push_back(predSet->getOperand(2));
 660       Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 661       return false;
 662     }
 663     return true;  // Can't handle indirect branch.
 664   }
 665
 666   // Get the instruction before it if it is a terminator.
 667   MachineInstr *SecondLastInst = I;
 668   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 669
 670   // If the block ends with a B and a Bcc, handle it.
 671   if (SecondLastOpc == AMDGPU::JUMP_COND && LastOpc == AMDGPU::JUMP) {
 672     MachineInstr *predSet = --I;
 673     while (!isPredicateSetter(predSet->getOpcode())) {
 674       predSet = --I;
 675     }
 676     TBB = SecondLastInst->getOperand(0).getMBB();
 677     FBB = LastInst->getOperand(0).getMBB();
 678     Cond.push_back(predSet->getOperand(1));
 679     Cond.push_back(predSet->getOperand(2));
 680     Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 681     return false;
 682   }
 683
 684   // Otherwise, can't handle this.
 685   return true;
 686 }
 687
 688 int R600InstrInfo::getBranchInstr(const MachineOperand &op) const {
 689   const MachineInstr *MI = op.getParent();
 690
 691   switch (MI->getDesc().OpInfo->RegClass) {
 692   default: // FIXME: fallthrough??
 693   case AMDGPU::GPRI32RegClassID: return AMDGPU::BRANCH_COND_i32;
 694   case AMDGPU::GPRF32RegClassID: return AMDGPU::BRANCH_COND_f32;
 695   };
 696 }
 697
 698 static
 699 MachineBasicBlock::iterator FindLastAluClause(MachineBasicBlock &MBB) {
 700   for (MachineBasicBlock::reverse_iterator It = MBB.rbegin(), E = MBB.rend();
 701       It != E; ++It) {
 702     if (It->getOpcode() == AMDGPU::CF_ALU ||
 703         It->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE)
 704       return llvm::prior(It.base());
 705   }
 706   return MBB.end();
 707 }
 708
 709 unsigned
 710 R600InstrInfo::InsertBranch(MachineBasicBlock &MBB,
 711                             MachineBasicBlock *TBB,
 712                             MachineBasicBlock *FBB,
 713                             const SmallVectorImpl<MachineOperand> &Cond,
 714                             DebugLoc DL) const {
 715   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 716
 717   if (FBB == 0) {
 718     if (Cond.empty()) {
 719       BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(TBB);
 720       return 1;
 721     } else {
 722       MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 723       assert(PredSet && "No previous predicate !");
 724       addFlag(PredSet, 0, MO_FLAG_PUSH);
 725       PredSet->getOperand(2).setImm(Cond[1].getImm());
 726
 727       BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 728              .addMBB(TBB)
 729              .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 730       MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 731       if (CfAlu == MBB.end())
 732         return 1;
 733       assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 734       CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 735       return 1;
 736     }
 737   } else {
 738     MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 739     assert(PredSet && "No previous predicate !");
 740     addFlag(PredSet, 0, MO_FLAG_PUSH);
 741     PredSet->getOperand(2).setImm(Cond[1].getImm());
 742     BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 743             .addMBB(TBB)
 744             .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 745     BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(FBB);
 746     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 747     if (CfAlu == MBB.end())
 748       return 2;
 749     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 750     CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 751     return 2;
 752   }
 753 }
 754
 755 unsigned
 756 R600InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 757
 758   // Note : we leave PRED* instructions there.
 759   // They may be needed when predicating instructions.
 760
 761   MachineBasicBlock::iterator I = MBB.end();
 762
 763   if (I == MBB.begin()) {
 764     return 0;
 765   }
 766   --I;
 767   switch (I->getOpcode()) {
 768   default:
 769     return 0;
 770   case AMDGPU::JUMP_COND: {
 771     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 772     clearFlag(predSet, 0, MO_FLAG_PUSH);
 773     I->eraseFromParent();
 774     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 775     if (CfAlu == MBB.end())
 776       break;
 777     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 778     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 779     break;
 780   }
 781   case AMDGPU::JUMP:
 782     I->eraseFromParent();
 783     break;
 784   }
 785   I = MBB.end();
 786
 787   if (I == MBB.begin()) {
 788     return 1;
 789   }
 790   --I;
 791   switch (I->getOpcode()) {
 792     // FIXME: only one case??
 793   default:
 794     return 1;
 795   case AMDGPU::JUMP_COND: {
 796     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 797     clearFlag(predSet, 0, MO_FLAG_PUSH);
 798     I->eraseFromParent();
 799     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 800     if (CfAlu == MBB.end())
 801       break;
 802     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 803     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 804     break;
 805   }
 806   case AMDGPU::JUMP:
 807     I->eraseFromParent();
 808     break;
 809   }
 810   return 2;
 811 }
 812
 813 bool
 814 R600InstrInfo::isPredicated(const MachineInstr *MI) const {
 815   int idx = MI->findFirstPredOperandIdx();
 816   if (idx < 0)
 817     return false;
 818
 819   unsigned Reg = MI->getOperand(idx).getReg();
 820   switch (Reg) {
 821   default: return false;
 822   case AMDGPU::PRED_SEL_ONE:
 823   case AMDGPU::PRED_SEL_ZERO:
 824   case AMDGPU::PREDICATE_BIT:
 825     return true;
 826   }
 827 }
 828
 829 bool
 830 R600InstrInfo::isPredicable(MachineInstr *MI) const {
 831   // XXX: KILL* instructions can be predicated, but they must be the last
 832   // instruction in a clause, so this means any instructions after them cannot
 833   // be predicated.  Until we have proper support for instruction clauses in the
 834   // backend, we will mark KILL* instructions as unpredicable.
 835
 836   if (MI->getOpcode() == AMDGPU::KILLGT) {
 837     return false;
 838   } else if (MI->getOpcode() == AMDGPU::CF_ALU) {
 839     // If the clause start in the middle of MBB then the MBB has more
 840     // than a single clause, unable to predicate several clauses.
 841     if (MI->getParent()->begin() != MachineBasicBlock::iterator(MI))
 842       return false;
 843     // TODO: We don't support KC merging atm
 844     if (MI->getOperand(3).getImm() != 0 || MI->getOperand(4).getImm() != 0)
 845       return false;
 846     return true;
 847   } else if (isVector(*MI)) {
 848     return false;
 849   } else {
 850     return AMDGPUInstrInfo::isPredicable(MI);
 851   }
 852 }
 853
 854
 855 bool
 856 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
 857                                    unsigned NumCyles,
 858                                    unsigned ExtraPredCycles,
 859                                    const BranchProbability &Probability) const{
 860   return true;
 861 }
 862
 863 bool
 864 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
 865                                    unsigned NumTCycles,
 866                                    unsigned ExtraTCycles,
 867                                    MachineBasicBlock &FMBB,
 868                                    unsigned NumFCycles,
 869                                    unsigned ExtraFCycles,
 870                                    const BranchProbability &Probability) const {
 871   return true;
 872 }
 873
 874 bool
 875 R600InstrInfo::isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 876                                          unsigned NumCyles,
 877                                          const BranchProbability &Probability)
 878                                          const {
 879   return true;
 880 }
 881
 882 bool
 883 R600InstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 884                                          MachineBasicBlock &FMBB) const {
 885   return false;
 886 }
 887
 888
 889 bool
 890 R600InstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 891   MachineOperand &MO = Cond[1];
 892   switch (MO.getImm()) {
 893   case OPCODE_IS_ZERO_INT:
 894     MO.setImm(OPCODE_IS_NOT_ZERO_INT);
 895     break;
 896   case OPCODE_IS_NOT_ZERO_INT:
 897     MO.setImm(OPCODE_IS_ZERO_INT);
 898     break;
 899   case OPCODE_IS_ZERO:
 900     MO.setImm(OPCODE_IS_NOT_ZERO);
 901     break;
 902   case OPCODE_IS_NOT_ZERO:
 903     MO.setImm(OPCODE_IS_ZERO);
 904     break;
 905   default:
 906     return true;
 907   }
 908
 909   MachineOperand &MO2 = Cond[2];
 910   switch (MO2.getReg()) {
 911   case AMDGPU::PRED_SEL_ZERO:
 912     MO2.setReg(AMDGPU::PRED_SEL_ONE);
 913     break;
 914   case AMDGPU::PRED_SEL_ONE:
 915     MO2.setReg(AMDGPU::PRED_SEL_ZERO);
 916     break;
 917   default:
 918     return true;
 919   }
 920   return false;
 921 }
 922
 923 bool
 924 R600InstrInfo::DefinesPredicate(MachineInstr *MI,
 925                                 std::vector<MachineOperand> &Pred) const {
 926   return isPredicateSetter(MI->getOpcode());
 927 }
 928
 929
 930 bool
 931 R600InstrInfo::SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 932                        const SmallVectorImpl<MachineOperand> &Pred2) const {
 933   return false;
 934 }
 935
 936
 937 bool
 938 R600InstrInfo::PredicateInstruction(MachineInstr *MI,
 939                       const SmallVectorImpl<MachineOperand> &Pred) const {
 940   int PIdx = MI->findFirstPredOperandIdx();
 941
 942   if (MI->getOpcode() == AMDGPU::CF_ALU) {
 943     MI->getOperand(8).setImm(0);
 944     return true;
 945   }
 946
 947   if (PIdx != -1) {
 948     MachineOperand &PMO = MI->getOperand(PIdx);
 949     PMO.setReg(Pred[2].getReg());
 950     MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
 951     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
 952     return true;
 953   }
 954
 955   return false;
 956 }
 957
 958 unsigned int R600InstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
 959                                             const MachineInstr *MI,
 960                                             unsigned *PredCost) const {
 961   if (PredCost)
 962     *PredCost = 2;
 963   return 2;
 964 }
 965
 966 int R600InstrInfo::getIndirectIndexBegin(const MachineFunction &MF) const {
 967   const MachineRegisterInfo &MRI = MF.getRegInfo();
 968   const MachineFrameInfo *MFI = MF.getFrameInfo();
 969   int Offset = 0;
 970
 971   if (MFI->getNumObjects() == 0) {
 972     return -1;
 973   }
 974
 975   if (MRI.livein_empty()) {
 976     return 0;
 977   }
 978
 979   for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 980                                             LE = MRI.livein_end();
 981                                             LI != LE; ++LI) {
 982     Offset = std::max(Offset,
 983                       GET_REG_INDEX(RI.getEncodingValue(LI->first)));
 984   }
 985
 986   return Offset + 1;
 987 }
 988
 989 int R600InstrInfo::getIndirectIndexEnd(const MachineFunction &MF) const {
 990   int Offset = 0;
 991   const MachineFrameInfo *MFI = MF.getFrameInfo();
 992
 993   // Variable sized objects are not supported
 994   assert(!MFI->hasVarSizedObjects());
 995
 996   if (MFI->getNumObjects() == 0) {
 997     return -1;
 998   }
 999
1000   Offset = TM.getFrameLowering()->getFrameIndexOffset(MF, -1);
1001
1002   return getIndirectIndexBegin(MF) + Offset;
1003 }
1004
1005 std::vector<unsigned> R600InstrInfo::getIndirectReservedRegs(
1006                                              const MachineFunction &MF) const {
1007   const AMDGPUFrameLowering *TFL =
1008                  static_cast<const AMDGPUFrameLowering*>(TM.getFrameLowering());
1009   std::vector<unsigned> Regs;
1010
1011   unsigned StackWidth = TFL->getStackWidth(MF);
1012   int End = getIndirectIndexEnd(MF);
1013
1014   if (End == -1) {
1015     return Regs;
1016   }
1017
1018   for (int Index = getIndirectIndexBegin(MF); Index <= End; ++Index) {
1019     unsigned SuperReg = AMDGPU::R600_Reg128RegClass.getRegister(Index);
1020     Regs.push_back(SuperReg);
1021     for (unsigned Chan = 0; Chan < StackWidth; ++Chan) {
1022       unsigned Reg = AMDGPU::R600_TReg32RegClass.getRegister((4 * Index) + Chan);
1023       Regs.push_back(Reg);
1024     }
1025   }
1026   return Regs;
1027 }
1028
1029 unsigned R600InstrInfo::calculateIndirectAddress(unsigned RegIndex,
1030                                                  unsigned Channel) const {
1031   // XXX: Remove when we support a stack width > 2
1032   assert(Channel == 0);
1033   return RegIndex;
1034 }
1035
1036 const TargetRegisterClass * R600InstrInfo::getIndirectAddrStoreRegClass(
1037                                                      unsigned SourceReg) const {
1038   return &AMDGPU::R600_TReg32RegClass;
1039 }
1040
1041 const TargetRegisterClass *R600InstrInfo::getIndirectAddrLoadRegClass() const {
1042   return &AMDGPU::TRegMemRegClass;
1043 }
1044
1045 MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
1046                                        MachineBasicBlock::iterator I,
1047                                        unsigned ValueReg, unsigned Address,
1048                                        unsigned OffsetReg) const {
1049   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1050   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1051                                                AMDGPU::AR_X, OffsetReg);
1052   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1053
1054   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1055                                       AddrReg, ValueReg)
1056                                       .addReg(AMDGPU::AR_X,
1057                                            RegState::Implicit | RegState::Kill);
1058   setImmOperand(Mov, AMDGPU::OpName::dst_rel, 1);
1059   return Mov;
1060 }
1061
1062 MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
1063                                        MachineBasicBlock::iterator I,
1064                                        unsigned ValueReg, unsigned Address,
1065                                        unsigned OffsetReg) const {
1066   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1067   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1068                                                        AMDGPU::AR_X,
1069                                                        OffsetReg);
1070   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1071   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1072                                       ValueReg,
1073                                       AddrReg)
1074                                       .addReg(AMDGPU::AR_X,
1075                                            RegState::Implicit | RegState::Kill);
1076   setImmOperand(Mov, AMDGPU::OpName::src0_rel, 1);
1077
1078   return Mov;
1079 }
1080
1081 const TargetRegisterClass *R600InstrInfo::getSuperIndirectRegClass() const {
1082   return &AMDGPU::IndirectRegRegClass;
1083 }
1084
1085 unsigned R600InstrInfo::getMaxAlusPerClause() const {
1086   return 115;
1087 }
1088
1089 MachineInstrBuilder R600InstrInfo::buildDefaultInstruction(MachineBasicBlock &MBB,
1090                                                   MachineBasicBlock::iterator I,
1091                                                   unsigned Opcode,
1092                                                   unsigned DstReg,
1093                                                   unsigned Src0Reg,
1094                                                   unsigned Src1Reg) const {
1095   MachineInstrBuilder MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opcode),
1096     DstReg);           // $dst
1097
1098   if (Src1Reg) {
1099     MIB.addImm(0)     // $update_exec_mask
1100        .addImm(0);    // $update_predicate
1101   }
1102   MIB.addImm(1)        // $write
1103      .addImm(0)        // $omod
1104      .addImm(0)        // $dst_rel
1105      .addImm(0)        // $dst_clamp
1106      .addReg(Src0Reg)  // $src0
1107      .addImm(0)        // $src0_neg
1108      .addImm(0)        // $src0_rel
1109      .addImm(0)        // $src0_abs
1110      .addImm(-1);       // $src0_sel
1111
1112   if (Src1Reg) {
1113     MIB.addReg(Src1Reg) // $src1
1114        .addImm(0)       // $src1_neg
1115        .addImm(0)       // $src1_rel
1116        .addImm(0)       // $src1_abs
1117        .addImm(-1);      // $src1_sel
1118   }
1119
1120   //XXX: The r600g finalizer expects this to be 1, once we've moved the
1121   //scheduling to the backend, we can change the default to 0.
1122   MIB.addImm(1)        // $last
1123       .addReg(AMDGPU::PRED_SEL_OFF) // $pred_sel
1124       .addImm(0)         // $literal
1125       .addImm(0);        // $bank_swizzle
1126
1127   return MIB;
1128 }
1129
1130 #define OPERAND_CASE(Label) \
1131   case Label: { \
1132     static const unsigned Ops[] = \
1133     { \
1134       Label##_X, \
1135       Label##_Y, \
1136       Label##_Z, \
1137       Label##_W \
1138     }; \
1139     return Ops[Slot]; \
1140   }
1141
1142 static unsigned getSlotedOps(unsigned  Op, unsigned Slot) {
1143   switch (Op) {
1144   OPERAND_CASE(AMDGPU::OpName::update_exec_mask)
1145   OPERAND_CASE(AMDGPU::OpName::update_pred)
1146   OPERAND_CASE(AMDGPU::OpName::write)
1147   OPERAND_CASE(AMDGPU::OpName::omod)
1148   OPERAND_CASE(AMDGPU::OpName::dst_rel)
1149   OPERAND_CASE(AMDGPU::OpName::clamp)
1150   OPERAND_CASE(AMDGPU::OpName::src0)
1151   OPERAND_CASE(AMDGPU::OpName::src0_neg)
1152   OPERAND_CASE(AMDGPU::OpName::src0_rel)
1153   OPERAND_CASE(AMDGPU::OpName::src0_abs)
1154   OPERAND_CASE(AMDGPU::OpName::src0_sel)
1155   OPERAND_CASE(AMDGPU::OpName::src1)
1156   OPERAND_CASE(AMDGPU::OpName::src1_neg)
1157   OPERAND_CASE(AMDGPU::OpName::src1_rel)
1158   OPERAND_CASE(AMDGPU::OpName::src1_abs)
1159   OPERAND_CASE(AMDGPU::OpName::src1_sel)
1160   OPERAND_CASE(AMDGPU::OpName::pred_sel)
1161   default:
1162     llvm_unreachable("Wrong Operand");
1163   }
1164 }
1165
1166 #undef OPERAND_CASE
1167
1168 MachineInstr *R600InstrInfo::buildSlotOfVectorInstruction(
1169     MachineBasicBlock &MBB, MachineInstr *MI, unsigned Slot, unsigned DstReg)
1170     const {
1171   assert (MI->getOpcode() == AMDGPU::DOT_4 && "Not Implemented");
1172   unsigned Opcode;
1173   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
1174   if (ST.getGeneration() <= AMDGPUSubtarget::R700)
1175     Opcode = AMDGPU::DOT4_r600;
1176   else
1177     Opcode = AMDGPU::DOT4_eg;
1178   MachineBasicBlock::iterator I = MI;
1179   MachineOperand &Src0 = MI->getOperand(
1180       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src0, Slot)));
1181   MachineOperand &Src1 = MI->getOperand(
1182       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src1, Slot)));
1183   MachineInstr *MIB = buildDefaultInstruction(
1184       MBB, I, Opcode, DstReg, Src0.getReg(), Src1.getReg());
1185   static const unsigned  Operands[14] = {
1186     AMDGPU::OpName::update_exec_mask,
1187     AMDGPU::OpName::update_pred,
1188     AMDGPU::OpName::write,
1189     AMDGPU::OpName::omod,
1190     AMDGPU::OpName::dst_rel,
1191     AMDGPU::OpName::clamp,
1192     AMDGPU::OpName::src0_neg,
1193     AMDGPU::OpName::src0_rel,
1194     AMDGPU::OpName::src0_abs,
1195     AMDGPU::OpName::src0_sel,
1196     AMDGPU::OpName::src1_neg,
1197     AMDGPU::OpName::src1_rel,
1198     AMDGPU::OpName::src1_abs,
1199     AMDGPU::OpName::src1_sel,
1200   };
1201
1202   for (unsigned i = 0; i < 14; i++) {
1203     MachineOperand &MO = MI->getOperand(
1204         getOperandIdx(MI->getOpcode(), getSlotedOps(Operands[i], Slot)));
1205     assert (MO.isImm());
1206     setImmOperand(MIB, Operands[i], MO.getImm());
1207   }
1208   MIB->getOperand(20).setImm(0);
1209   return MIB;
1210 }
1211
1212 MachineInstr *R600InstrInfo::buildMovImm(MachineBasicBlock &BB,
1213                                          MachineBasicBlock::iterator I,
1214                                          unsigned DstReg,
1215                                          uint64_t Imm) const {
1216   MachineInstr *MovImm = buildDefaultInstruction(BB, I, AMDGPU::MOV, DstReg,
1217                                                   AMDGPU::ALU_LITERAL_X);
1218   setImmOperand(MovImm, AMDGPU::OpName::literal, Imm);
1219   return MovImm;
1220 }
1221
1222 int R600InstrInfo::getOperandIdx(const MachineInstr &MI, unsigned Op) const {
1223   return getOperandIdx(MI.getOpcode(), Op);
1224 }
1225
1226 int R600InstrInfo::getOperandIdx(unsigned Opcode, unsigned Op) const {
1227   return AMDGPU::getNamedOperandIdx(Opcode, Op);
1228 }
1229
1230 void R600InstrInfo::setImmOperand(MachineInstr *MI, unsigned Op,
1231                                   int64_t Imm) const {
1232   int Idx = getOperandIdx(*MI, Op);
1233   assert(Idx != -1 && "Operand not supported for this instruction.");
1234   assert(MI->getOperand(Idx).isImm());
1235   MI->getOperand(Idx).setImm(Imm);
1236 }
1237
1238 //===----------------------------------------------------------------------===//
1239 // Instruction flag getters/setters
1240 //===----------------------------------------------------------------------===//
1241
1242 bool R600InstrInfo::hasFlagOperand(const MachineInstr &MI) const {
1243   return GET_FLAG_OPERAND_IDX(get(MI.getOpcode()).TSFlags) != 0;
1244 }
1245
1246 MachineOperand &R600InstrInfo::getFlagOp(MachineInstr *MI, unsigned SrcIdx,
1247                                          unsigned Flag) const {
1248   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1249   int FlagIndex = 0;
1250   if (Flag != 0) {
1251     // If we pass something other than the default value of Flag to this
1252     // function, it means we are want to set a flag on an instruction
1253     // that uses native encoding.
1254     assert(HAS_NATIVE_OPERANDS(TargetFlags));
1255     bool IsOP3 = (TargetFlags & R600_InstFlag::OP3) == R600_InstFlag::OP3;
1256     switch (Flag) {
1257     case MO_FLAG_CLAMP:
1258       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::clamp);
1259       break;
1260     case MO_FLAG_MASK:
1261       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::write);
1262       break;
1263     case MO_FLAG_NOT_LAST:
1264     case MO_FLAG_LAST:
1265       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::last);
1266       break;
1267     case MO_FLAG_NEG:
1268       switch (SrcIdx) {
1269       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_neg); break;
1270       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_neg); break;
1271       case 2: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src2_neg); break;
1272       }
1273       break;
1274
1275     case MO_FLAG_ABS:
1276       assert(!IsOP3 && "Cannot set absolute value modifier for OP3 "
1277                        "instructions.");
1278       (void)IsOP3;
1279       switch (SrcIdx) {
1280       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_abs); break;
1281       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_abs); break;
1282       }
1283       break;
1284
1285     default:
1286       FlagIndex = -1;
1287       break;
1288     }
1289     assert(FlagIndex != -1 && "Flag not supported for this instruction");
1290   } else {
1291       FlagIndex = GET_FLAG_OPERAND_IDX(TargetFlags);
1292       assert(FlagIndex != 0 &&
1293          "Instruction flags not supported for this instruction");
1294   }
1295
1296   MachineOperand &FlagOp = MI->getOperand(FlagIndex);
1297   assert(FlagOp.isImm());
1298   return FlagOp;
1299 }
1300
1301 void R600InstrInfo::addFlag(MachineInstr *MI, unsigned Operand,
1302                             unsigned Flag) const {
1303   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1304   if (Flag == 0) {
1305     return;
1306   }
1307   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1308     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1309     if (Flag == MO_FLAG_NOT_LAST) {
1310       clearFlag(MI, Operand, MO_FLAG_LAST);
1311     } else if (Flag == MO_FLAG_MASK) {
1312       clearFlag(MI, Operand, Flag);
1313     } else {
1314       FlagOp.setImm(1);
1315     }
1316   } else {
1317       MachineOperand &FlagOp = getFlagOp(MI, Operand);
1318       FlagOp.setImm(FlagOp.getImm() | (Flag << (NUM_MO_FLAGS * Operand)));
1319   }
1320 }
1321
1322 void R600InstrInfo::clearFlag(MachineInstr *MI, unsigned Operand,
1323                               unsigned Flag) const {
1324   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1325   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1326     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1327     FlagOp.setImm(0);
1328   } else {
1329     MachineOperand &FlagOp = getFlagOp(MI);
1330     unsigned InstFlags = FlagOp.getImm();
1331     InstFlags &= ~(Flag << (NUM_MO_FLAGS * Operand));
1332     FlagOp.setImm(InstFlags);
1333   }
1334 }