lib/Target/R600/R600InstrInfo.cpp

   1 //===-- R600InstrInfo.cpp - R600 Instruction Information ------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief R600 Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "R600InstrInfo.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDGPUTargetMachine.h"
  19 #include "R600Defines.h"
  20 #include "R600MachineFunctionInfo.h"
  21 #include "R600RegisterInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25
  26 #define GET_INSTRINFO_CTOR
  27 #include "AMDGPUGenDFAPacketizer.inc"
  28
  29 using namespace llvm;
  30
  31 R600InstrInfo::R600InstrInfo(AMDGPUTargetMachine &tm)
  32   : AMDGPUInstrInfo(tm),
  33     RI(tm),
  34     ST(tm.getSubtarget<AMDGPUSubtarget>())
  35   { }
  36
  37 const R600RegisterInfo &R600InstrInfo::getRegisterInfo() const {
  38   return RI;
  39 }
  40
  41 bool R600InstrInfo::isTrig(const MachineInstr &MI) const {
  42   return get(MI.getOpcode()).TSFlags & R600_InstFlag::TRIG;
  43 }
  44
  45 bool R600InstrInfo::isVector(const MachineInstr &MI) const {
  46   return get(MI.getOpcode()).TSFlags & R600_InstFlag::VECTOR;
  47 }
  48
  49 void
  50 R600InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  51                            MachineBasicBlock::iterator MI, DebugLoc DL,
  52                            unsigned DestReg, unsigned SrcReg,
  53                            bool KillSrc) const {
  54   if (AMDGPU::R600_Reg128RegClass.contains(DestReg)
  55       && AMDGPU::R600_Reg128RegClass.contains(SrcReg)) {
  56     for (unsigned I = 0; I < 4; I++) {
  57       unsigned SubRegIndex = RI.getSubRegFromChannel(I);
  58       buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  59                               RI.getSubReg(DestReg, SubRegIndex),
  60                               RI.getSubReg(SrcReg, SubRegIndex))
  61                               .addReg(DestReg,
  62                                       RegState::Define | RegState::Implicit);
  63     }
  64   } else {
  65
  66     // We can't copy vec4 registers
  67     assert(!AMDGPU::R600_Reg128RegClass.contains(DestReg)
  68            && !AMDGPU::R600_Reg128RegClass.contains(SrcReg));
  69
  70     MachineInstr *NewMI = buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  71                                                   DestReg, SrcReg);
  72     NewMI->getOperand(getOperandIdx(*NewMI, AMDGPU::OpName::src0))
  73                                     .setIsKill(KillSrc);
  74   }
  75 }
  76
  77 MachineInstr * R600InstrInfo::getMovImmInstr(MachineFunction *MF,
  78                                              unsigned DstReg, int64_t Imm) const {
  79   MachineInstr * MI = MF->CreateMachineInstr(get(AMDGPU::MOV), DebugLoc());
  80   MachineInstrBuilder MIB(*MF, MI);
  81   MIB.addReg(DstReg, RegState::Define);
  82   MIB.addReg(AMDGPU::ALU_LITERAL_X);
  83   MIB.addImm(Imm);
  84   MIB.addReg(0); // PREDICATE_BIT
  85
  86   return MI;
  87 }
  88
  89 unsigned R600InstrInfo::getIEQOpcode() const {
  90   return AMDGPU::SETE_INT;
  91 }
  92
  93 bool R600InstrInfo::isMov(unsigned Opcode) const {
  94
  95
  96   switch(Opcode) {
  97   default: return false;
  98   case AMDGPU::MOV:
  99   case AMDGPU::MOV_IMM_F32:
 100   case AMDGPU::MOV_IMM_I32:
 101     return true;
 102   }
 103 }
 104
 105 // Some instructions act as place holders to emulate operations that the GPU
 106 // hardware does automatically. This function can be used to check if
 107 // an opcode falls into this category.
 108 bool R600InstrInfo::isPlaceHolderOpcode(unsigned Opcode) const {
 109   switch (Opcode) {
 110   default: return false;
 111   case AMDGPU::RETURN:
 112     return true;
 113   }
 114 }
 115
 116 bool R600InstrInfo::isReductionOp(unsigned Opcode) const {
 117   return false;
 118 }
 119
 120 bool R600InstrInfo::isCubeOp(unsigned Opcode) const {
 121   switch(Opcode) {
 122     default: return false;
 123     case AMDGPU::CUBE_r600_pseudo:
 124     case AMDGPU::CUBE_r600_real:
 125     case AMDGPU::CUBE_eg_pseudo:
 126     case AMDGPU::CUBE_eg_real:
 127       return true;
 128   }
 129 }
 130
 131 bool R600InstrInfo::isALUInstr(unsigned Opcode) const {
 132   unsigned TargetFlags = get(Opcode).TSFlags;
 133
 134   return (TargetFlags & R600_InstFlag::ALU_INST);
 135 }
 136
 137 bool R600InstrInfo::hasInstrModifiers(unsigned Opcode) const {
 138   unsigned TargetFlags = get(Opcode).TSFlags;
 139
 140   return ((TargetFlags & R600_InstFlag::OP1) |
 141           (TargetFlags & R600_InstFlag::OP2) |
 142           (TargetFlags & R600_InstFlag::OP3));
 143 }
 144
 145 bool R600InstrInfo::isLDSInstr(unsigned Opcode) const {
 146   unsigned TargetFlags = get(Opcode).TSFlags;
 147
 148   return ((TargetFlags & R600_InstFlag::LDS_1A) |
 149           (TargetFlags & R600_InstFlag::LDS_1A1D));
 150 }
 151
 152 bool R600InstrInfo::isTransOnly(unsigned Opcode) const {
 153   return (get(Opcode).TSFlags & R600_InstFlag::TRANS_ONLY);
 154 }
 155
 156 bool R600InstrInfo::isTransOnly(const MachineInstr *MI) const {
 157   return isTransOnly(MI->getOpcode());
 158 }
 159
 160 bool R600InstrInfo::usesVertexCache(unsigned Opcode) const {
 161   return ST.hasVertexCache() && IS_VTX(get(Opcode));
 162 }
 163
 164 bool R600InstrInfo::usesVertexCache(const MachineInstr *MI) const {
 165   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 166   return MFI->ShaderType != ShaderType::COMPUTE && usesVertexCache(MI->getOpcode());
 167 }
 168
 169 bool R600InstrInfo::usesTextureCache(unsigned Opcode) const {
 170   return (!ST.hasVertexCache() && IS_VTX(get(Opcode))) || IS_TEX(get(Opcode));
 171 }
 172
 173 bool R600InstrInfo::usesTextureCache(const MachineInstr *MI) const {
 174   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 175   return (MFI->ShaderType == ShaderType::COMPUTE && usesVertexCache(MI->getOpcode())) ||
 176          usesTextureCache(MI->getOpcode());
 177 }
 178
 179 bool R600InstrInfo::mustBeLastInClause(unsigned Opcode) const {
 180   switch (Opcode) {
 181   case AMDGPU::KILLGT:
 182   case AMDGPU::GROUP_BARRIER:
 183     return true;
 184   default:
 185     return false;
 186   }
 187 }
 188
 189 int R600InstrInfo::getSrcIdx(unsigned Opcode, unsigned SrcNum) const {
 190   static const unsigned OpTable[] = {
 191     AMDGPU::OpName::src0,
 192     AMDGPU::OpName::src1,
 193     AMDGPU::OpName::src2
 194   };
 195
 196   assert (SrcNum < 3);
 197   return getOperandIdx(Opcode, OpTable[SrcNum]);
 198 }
 199
 200 #define SRC_SEL_ROWS 11
 201 int R600InstrInfo::getSelIdx(unsigned Opcode, unsigned SrcIdx) const {
 202   static const unsigned SrcSelTable[SRC_SEL_ROWS][2] = {
 203     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 204     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 205     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 206     {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 207     {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 208     {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 209     {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 210     {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 211     {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 212     {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 213     {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W}
 214   };
 215
 216   for (unsigned i = 0; i < SRC_SEL_ROWS; ++i) {
 217     if (getOperandIdx(Opcode, SrcSelTable[i][0]) == (int)SrcIdx) {
 218       return getOperandIdx(Opcode, SrcSelTable[i][1]);
 219     }
 220   }
 221   return -1;
 222 }
 223 #undef SRC_SEL_ROWS
 224
 225 SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 226 R600InstrInfo::getSrcs(MachineInstr *MI) const {
 227   SmallVector<std::pair<MachineOperand *, int64_t>, 3> Result;
 228
 229   if (MI->getOpcode() == AMDGPU::DOT_4) {
 230     static const unsigned OpTable[8][2] = {
 231       {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 232       {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 233       {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 234       {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 235       {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 236       {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 237       {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 238       {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W},
 239     };
 240
 241     for (unsigned j = 0; j < 8; j++) {
 242       MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
 243                                                         OpTable[j][0]));
 244       unsigned Reg = MO.getReg();
 245       if (Reg == AMDGPU::ALU_CONST) {
 246         unsigned Sel = MI->getOperand(getOperandIdx(MI->getOpcode(),
 247                                                     OpTable[j][1])).getImm();
 248         Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 249         continue;
 250       }
 251
 252     }
 253     return Result;
 254   }
 255
 256   static const unsigned OpTable[3][2] = {
 257     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 258     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 259     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 260   };
 261
 262   for (unsigned j = 0; j < 3; j++) {
 263     int SrcIdx = getOperandIdx(MI->getOpcode(), OpTable[j][0]);
 264     if (SrcIdx < 0)
 265       break;
 266     MachineOperand &MO = MI->getOperand(SrcIdx);
 267     unsigned Reg = MI->getOperand(SrcIdx).getReg();
 268     if (Reg == AMDGPU::ALU_CONST) {
 269       unsigned Sel = MI->getOperand(
 270           getOperandIdx(MI->getOpcode(), OpTable[j][1])).getImm();
 271       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 272       continue;
 273     }
 274     if (Reg == AMDGPU::ALU_LITERAL_X) {
 275       unsigned Imm = MI->getOperand(
 276           getOperandIdx(MI->getOpcode(), AMDGPU::OpName::literal)).getImm();
 277       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Imm));
 278       continue;
 279     }
 280     Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, 0));
 281   }
 282   return Result;
 283 }
 284
 285 std::vector<std::pair<int, unsigned> >
 286 R600InstrInfo::ExtractSrcs(MachineInstr *MI,
 287                            const DenseMap<unsigned, unsigned> &PV,
 288                            unsigned &ConstCount) const {
 289   ConstCount = 0;
 290   const SmallVector<std::pair<MachineOperand *, int64_t>, 3> Srcs = getSrcs(MI);
 291   const std::pair<int, unsigned> DummyPair(-1, 0);
 292   std::vector<std::pair<int, unsigned> > Result;
 293   unsigned i = 0;
 294   for (unsigned n = Srcs.size(); i < n; ++i) {
 295     unsigned Reg = Srcs[i].first->getReg();
 296     unsigned Index = RI.getEncodingValue(Reg) & 0xff;
 297     if (Reg == AMDGPU::OQAP) {
 298       Result.push_back(std::pair<int, unsigned>(Index, 0));
 299     }
 300     if (PV.find(Reg) != PV.end()) {
 301       // 255 is used to tells its a PS/PV reg
 302       Result.push_back(std::pair<int, unsigned>(255, 0));
 303       continue;
 304     }
 305     if (Index > 127) {
 306       ConstCount++;
 307       Result.push_back(DummyPair);
 308       continue;
 309     }
 310     unsigned Chan = RI.getHWRegChan(Reg);
 311     Result.push_back(std::pair<int, unsigned>(Index, Chan));
 312   }
 313   for (; i < 3; ++i)
 314     Result.push_back(DummyPair);
 315   return Result;
 316 }
 317
 318 static std::vector<std::pair<int, unsigned> >
 319 Swizzle(std::vector<std::pair<int, unsigned> > Src,
 320         R600InstrInfo::BankSwizzle Swz) {
 321   switch (Swz) {
 322   case R600InstrInfo::ALU_VEC_012_SCL_210:
 323     break;
 324   case R600InstrInfo::ALU_VEC_021_SCL_122:
 325     std::swap(Src[1], Src[2]);
 326     break;
 327   case R600InstrInfo::ALU_VEC_102_SCL_221:
 328     std::swap(Src[0], Src[1]);
 329     break;
 330   case R600InstrInfo::ALU_VEC_120_SCL_212:
 331     std::swap(Src[0], Src[1]);
 332     std::swap(Src[0], Src[2]);
 333     break;
 334   case R600InstrInfo::ALU_VEC_201:
 335     std::swap(Src[0], Src[2]);
 336     std::swap(Src[0], Src[1]);
 337     break;
 338   case R600InstrInfo::ALU_VEC_210:
 339     std::swap(Src[0], Src[2]);
 340     break;
 341   }
 342   return Src;
 343 }
 344
 345 static unsigned
 346 getTransSwizzle(R600InstrInfo::BankSwizzle Swz, unsigned Op) {
 347   switch (Swz) {
 348   case R600InstrInfo::ALU_VEC_012_SCL_210: {
 349     unsigned Cycles[3] = { 2, 1, 0};
 350     return Cycles[Op];
 351   }
 352   case R600InstrInfo::ALU_VEC_021_SCL_122: {
 353     unsigned Cycles[3] = { 1, 2, 2};
 354     return Cycles[Op];
 355   }
 356   case R600InstrInfo::ALU_VEC_120_SCL_212: {
 357     unsigned Cycles[3] = { 2, 1, 2};
 358     return Cycles[Op];
 359   }
 360   case R600InstrInfo::ALU_VEC_102_SCL_221: {
 361     unsigned Cycles[3] = { 2, 2, 1};
 362     return Cycles[Op];
 363   }
 364   default:
 365     llvm_unreachable("Wrong Swizzle for Trans Slot");
 366     return 0;
 367   }
 368 }
 369
 370 /// returns how many MIs (whose inputs are represented by IGSrcs) can be packed
 371 /// in the same Instruction Group while meeting read port limitations given a
 372 /// Swz swizzle sequence.
 373 unsigned  R600InstrInfo::isLegalUpTo(
 374     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 375     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 376     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 377     R600InstrInfo::BankSwizzle TransSwz) const {
 378   int Vector[4][3];
 379   memset(Vector, -1, sizeof(Vector));
 380   for (unsigned i = 0, e = IGSrcs.size(); i < e; i++) {
 381     const std::vector<std::pair<int, unsigned> > &Srcs =
 382         Swizzle(IGSrcs[i], Swz[i]);
 383     for (unsigned j = 0; j < 3; j++) {
 384       const std::pair<int, unsigned> &Src = Srcs[j];
 385       if (Src.first < 0 || Src.first == 255)
 386         continue;
 387       if (Src.first == GET_REG_INDEX(RI.getEncodingValue(AMDGPU::OQAP))) {
 388         if (Swz[i] != R600InstrInfo::ALU_VEC_012_SCL_210 &&
 389             Swz[i] != R600InstrInfo::ALU_VEC_021_SCL_122) {
 390             // The value from output queue A (denoted by register OQAP) can
 391             // only be fetched during the first cycle.
 392             return false;
 393         }
 394         // OQAP does not count towards the normal read port restrictions
 395         continue;
 396       }
 397       if (Vector[Src.second][j] < 0)
 398         Vector[Src.second][j] = Src.first;
 399       if (Vector[Src.second][j] != Src.first)
 400         return i;
 401     }
 402   }
 403   // Now check Trans Alu
 404   for (unsigned i = 0, e = TransSrcs.size(); i < e; ++i) {
 405     const std::pair<int, unsigned> &Src = TransSrcs[i];
 406     unsigned Cycle = getTransSwizzle(TransSwz, i);
 407     if (Src.first < 0)
 408       continue;
 409     if (Src.first == 255)
 410       continue;
 411     if (Vector[Src.second][Cycle] < 0)
 412       Vector[Src.second][Cycle] = Src.first;
 413     if (Vector[Src.second][Cycle] != Src.first)
 414       return IGSrcs.size() - 1;
 415   }
 416   return IGSrcs.size();
 417 }
 418
 419 /// Given a swizzle sequence SwzCandidate and an index Idx, returns the next
 420 /// (in lexicographic term) swizzle sequence assuming that all swizzles after
 421 /// Idx can be skipped
 422 static bool
 423 NextPossibleSolution(
 424     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 425     unsigned Idx) {
 426   assert(Idx < SwzCandidate.size());
 427   int ResetIdx = Idx;
 428   while (ResetIdx > -1 && SwzCandidate[ResetIdx] == R600InstrInfo::ALU_VEC_210)
 429     ResetIdx --;
 430   for (unsigned i = ResetIdx + 1, e = SwzCandidate.size(); i < e; i++) {
 431     SwzCandidate[i] = R600InstrInfo::ALU_VEC_012_SCL_210;
 432   }
 433   if (ResetIdx == -1)
 434     return false;
 435   int NextSwizzle = SwzCandidate[ResetIdx] + 1;
 436   SwzCandidate[ResetIdx] = (R600InstrInfo::BankSwizzle)NextSwizzle;
 437   return true;
 438 }
 439
 440 /// Enumerate all possible Swizzle sequence to find one that can meet all
 441 /// read port requirements.
 442 bool R600InstrInfo::FindSwizzleForVectorSlot(
 443     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 444     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 445     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 446     R600InstrInfo::BankSwizzle TransSwz) const {
 447   unsigned ValidUpTo = 0;
 448   do {
 449     ValidUpTo = isLegalUpTo(IGSrcs, SwzCandidate, TransSrcs, TransSwz);
 450     if (ValidUpTo == IGSrcs.size())
 451       return true;
 452   } while (NextPossibleSolution(SwzCandidate, ValidUpTo));
 453   return false;
 454 }
 455
 456 /// Instructions in Trans slot can't read gpr at cycle 0 if they also read
 457 /// a const, and can't read a gpr at cycle 1 if they read 2 const.
 458 static bool
 459 isConstCompatible(R600InstrInfo::BankSwizzle TransSwz,
 460                   const std::vector<std::pair<int, unsigned> > &TransOps,
 461                   unsigned ConstCount) {
 462   for (unsigned i = 0, e = TransOps.size(); i < e; ++i) {
 463     const std::pair<int, unsigned> &Src = TransOps[i];
 464     unsigned Cycle = getTransSwizzle(TransSwz, i);
 465     if (Src.first < 0)
 466       continue;
 467     if (ConstCount > 0 && Cycle == 0)
 468       return false;
 469     if (ConstCount > 1 && Cycle == 1)
 470       return false;
 471   }
 472   return true;
 473 }
 474
 475 bool
 476 R600InstrInfo::fitsReadPortLimitations(const std::vector<MachineInstr *> &IG,
 477                                        const DenseMap<unsigned, unsigned> &PV,
 478                                        std::vector<BankSwizzle> &ValidSwizzle,
 479                                        bool isLastAluTrans)
 480     const {
 481   //Todo : support shared src0 - src1 operand
 482
 483   std::vector<std::vector<std::pair<int, unsigned> > > IGSrcs;
 484   ValidSwizzle.clear();
 485   unsigned ConstCount;
 486   BankSwizzle TransBS = ALU_VEC_012_SCL_210;
 487   for (unsigned i = 0, e = IG.size(); i < e; ++i) {
 488     IGSrcs.push_back(ExtractSrcs(IG[i], PV, ConstCount));
 489     unsigned Op = getOperandIdx(IG[i]->getOpcode(),
 490         AMDGPU::OpName::bank_swizzle);
 491     ValidSwizzle.push_back( (R600InstrInfo::BankSwizzle)
 492         IG[i]->getOperand(Op).getImm());
 493   }
 494   std::vector<std::pair<int, unsigned> > TransOps;
 495   if (!isLastAluTrans)
 496     return FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps, TransBS);
 497
 498   TransOps = IGSrcs.back();
 499   IGSrcs.pop_back();
 500   ValidSwizzle.pop_back();
 501
 502   static const R600InstrInfo::BankSwizzle TransSwz[] = {
 503     ALU_VEC_012_SCL_210,
 504     ALU_VEC_021_SCL_122,
 505     ALU_VEC_120_SCL_212,
 506     ALU_VEC_102_SCL_221
 507   };
 508   for (unsigned i = 0; i < 4; i++) {
 509     TransBS = TransSwz[i];
 510     if (!isConstCompatible(TransBS, TransOps, ConstCount))
 511       continue;
 512     bool Result = FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps,
 513         TransBS);
 514     if (Result) {
 515       ValidSwizzle.push_back(TransBS);
 516       return true;
 517     }
 518   }
 519
 520   return false;
 521 }
 522
 523
 524 bool
 525 R600InstrInfo::fitsConstReadLimitations(const std::vector<unsigned> &Consts)
 526     const {
 527   assert (Consts.size() <= 12 && "Too many operands in instructions group");
 528   unsigned Pair1 = 0, Pair2 = 0;
 529   for (unsigned i = 0, n = Consts.size(); i < n; ++i) {
 530     unsigned ReadConstHalf = Consts[i] & 2;
 531     unsigned ReadConstIndex = Consts[i] & (~3);
 532     unsigned ReadHalfConst = ReadConstIndex | ReadConstHalf;
 533     if (!Pair1) {
 534       Pair1 = ReadHalfConst;
 535       continue;
 536     }
 537     if (Pair1 == ReadHalfConst)
 538       continue;
 539     if (!Pair2) {
 540       Pair2 = ReadHalfConst;
 541       continue;
 542     }
 543     if (Pair2 != ReadHalfConst)
 544       return false;
 545   }
 546   return true;
 547 }
 548
 549 bool
 550 R600InstrInfo::fitsConstReadLimitations(const std::vector<MachineInstr *> &MIs)
 551     const {
 552   std::vector<unsigned> Consts;
 553   SmallSet<int64_t, 4> Literals;
 554   for (unsigned i = 0, n = MIs.size(); i < n; i++) {
 555     MachineInstr *MI = MIs[i];
 556     if (!isALUInstr(MI->getOpcode()))
 557       continue;
 558
 559     const SmallVectorImpl<std::pair<MachineOperand *, int64_t> > &Srcs =
 560         getSrcs(MI);
 561
 562     for (unsigned j = 0, e = Srcs.size(); j < e; j++) {
 563       std::pair<MachineOperand *, unsigned> Src = Srcs[j];
 564       if (Src.first->getReg() == AMDGPU::ALU_LITERAL_X)
 565         Literals.insert(Src.second);
 566       if (Literals.size() > 4)
 567         return false;
 568       if (Src.first->getReg() == AMDGPU::ALU_CONST)
 569         Consts.push_back(Src.second);
 570       if (AMDGPU::R600_KC0RegClass.contains(Src.first->getReg()) ||
 571           AMDGPU::R600_KC1RegClass.contains(Src.first->getReg())) {
 572         unsigned Index = RI.getEncodingValue(Src.first->getReg()) & 0xff;
 573         unsigned Chan = RI.getHWRegChan(Src.first->getReg());
 574         Consts.push_back((Index << 2) | Chan);
 575       }
 576     }
 577   }
 578   return fitsConstReadLimitations(Consts);
 579 }
 580
 581 DFAPacketizer *R600InstrInfo::CreateTargetScheduleState(const TargetMachine *TM,
 582     const ScheduleDAG *DAG) const {
 583   const InstrItineraryData *II = TM->getInstrItineraryData();
 584   return TM->getSubtarget<AMDGPUSubtarget>().createDFAPacketizer(II);
 585 }
 586
 587 static bool
 588 isPredicateSetter(unsigned Opcode) {
 589   switch (Opcode) {
 590   case AMDGPU::PRED_X:
 591     return true;
 592   default:
 593     return false;
 594   }
 595 }
 596
 597 static MachineInstr *
 598 findFirstPredicateSetterFrom(MachineBasicBlock &MBB,
 599                              MachineBasicBlock::iterator I) {
 600   while (I != MBB.begin()) {
 601     --I;
 602     MachineInstr *MI = I;
 603     if (isPredicateSetter(MI->getOpcode()))
 604       return MI;
 605   }
 606
 607   return NULL;
 608 }
 609
 610 static
 611 bool isJump(unsigned Opcode) {
 612   return Opcode == AMDGPU::JUMP || Opcode == AMDGPU::JUMP_COND;
 613 }
 614
 615 bool
 616 R600InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 617                              MachineBasicBlock *&TBB,
 618                              MachineBasicBlock *&FBB,
 619                              SmallVectorImpl<MachineOperand> &Cond,
 620                              bool AllowModify) const {
 621   // Most of the following comes from the ARM implementation of AnalyzeBranch
 622
 623   // If the block has no terminators, it just falls into the block after it.
 624   MachineBasicBlock::iterator I = MBB.end();
 625   if (I == MBB.begin())
 626     return false;
 627   --I;
 628   while (I->isDebugValue()) {
 629     if (I == MBB.begin())
 630       return false;
 631     --I;
 632   }
 633   if (!isJump(static_cast<MachineInstr *>(I)->getOpcode())) {
 634     return false;
 635   }
 636
 637   // Get the last instruction in the block.
 638   MachineInstr *LastInst = I;
 639
 640   // If there is only one terminator instruction, process it.
 641   unsigned LastOpc = LastInst->getOpcode();
 642   if (I == MBB.begin() ||
 643           !isJump(static_cast<MachineInstr *>(--I)->getOpcode())) {
 644     if (LastOpc == AMDGPU::JUMP) {
 645       TBB = LastInst->getOperand(0).getMBB();
 646       return false;
 647     } else if (LastOpc == AMDGPU::JUMP_COND) {
 648       MachineInstr *predSet = I;
 649       while (!isPredicateSetter(predSet->getOpcode())) {
 650         predSet = --I;
 651       }
 652       TBB = LastInst->getOperand(0).getMBB();
 653       Cond.push_back(predSet->getOperand(1));
 654       Cond.push_back(predSet->getOperand(2));
 655       Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 656       return false;
 657     }
 658     return true;  // Can't handle indirect branch.
 659   }
 660
 661   // Get the instruction before it if it is a terminator.
 662   MachineInstr *SecondLastInst = I;
 663   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 664
 665   // If the block ends with a B and a Bcc, handle it.
 666   if (SecondLastOpc == AMDGPU::JUMP_COND && LastOpc == AMDGPU::JUMP) {
 667     MachineInstr *predSet = --I;
 668     while (!isPredicateSetter(predSet->getOpcode())) {
 669       predSet = --I;
 670     }
 671     TBB = SecondLastInst->getOperand(0).getMBB();
 672     FBB = LastInst->getOperand(0).getMBB();
 673     Cond.push_back(predSet->getOperand(1));
 674     Cond.push_back(predSet->getOperand(2));
 675     Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 676     return false;
 677   }
 678
 679   // Otherwise, can't handle this.
 680   return true;
 681 }
 682
 683 int R600InstrInfo::getBranchInstr(const MachineOperand &op) const {
 684   const MachineInstr *MI = op.getParent();
 685
 686   switch (MI->getDesc().OpInfo->RegClass) {
 687   default: // FIXME: fallthrough??
 688   case AMDGPU::GPRI32RegClassID: return AMDGPU::BRANCH_COND_i32;
 689   case AMDGPU::GPRF32RegClassID: return AMDGPU::BRANCH_COND_f32;
 690   };
 691 }
 692
 693 static
 694 MachineBasicBlock::iterator FindLastAluClause(MachineBasicBlock &MBB) {
 695   for (MachineBasicBlock::reverse_iterator It = MBB.rbegin(), E = MBB.rend();
 696       It != E; ++It) {
 697     if (It->getOpcode() == AMDGPU::CF_ALU ||
 698         It->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE)
 699       return llvm::prior(It.base());
 700   }
 701   return MBB.end();
 702 }
 703
 704 unsigned
 705 R600InstrInfo::InsertBranch(MachineBasicBlock &MBB,
 706                             MachineBasicBlock *TBB,
 707                             MachineBasicBlock *FBB,
 708                             const SmallVectorImpl<MachineOperand> &Cond,
 709                             DebugLoc DL) const {
 710   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 711
 712   if (FBB == 0) {
 713     if (Cond.empty()) {
 714       BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(TBB);
 715       return 1;
 716     } else {
 717       MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 718       assert(PredSet && "No previous predicate !");
 719       addFlag(PredSet, 0, MO_FLAG_PUSH);
 720       PredSet->getOperand(2).setImm(Cond[1].getImm());
 721
 722       BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 723              .addMBB(TBB)
 724              .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 725       MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 726       if (CfAlu == MBB.end())
 727         return 1;
 728       assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 729       CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 730       return 1;
 731     }
 732   } else {
 733     MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 734     assert(PredSet && "No previous predicate !");
 735     addFlag(PredSet, 0, MO_FLAG_PUSH);
 736     PredSet->getOperand(2).setImm(Cond[1].getImm());
 737     BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 738             .addMBB(TBB)
 739             .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 740     BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(FBB);
 741     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 742     if (CfAlu == MBB.end())
 743       return 2;
 744     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 745     CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 746     return 2;
 747   }
 748 }
 749
 750 unsigned
 751 R600InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 752
 753   // Note : we leave PRED* instructions there.
 754   // They may be needed when predicating instructions.
 755
 756   MachineBasicBlock::iterator I = MBB.end();
 757
 758   if (I == MBB.begin()) {
 759     return 0;
 760   }
 761   --I;
 762   switch (I->getOpcode()) {
 763   default:
 764     return 0;
 765   case AMDGPU::JUMP_COND: {
 766     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 767     clearFlag(predSet, 0, MO_FLAG_PUSH);
 768     I->eraseFromParent();
 769     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 770     if (CfAlu == MBB.end())
 771       break;
 772     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 773     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 774     break;
 775   }
 776   case AMDGPU::JUMP:
 777     I->eraseFromParent();
 778     break;
 779   }
 780   I = MBB.end();
 781
 782   if (I == MBB.begin()) {
 783     return 1;
 784   }
 785   --I;
 786   switch (I->getOpcode()) {
 787     // FIXME: only one case??
 788   default:
 789     return 1;
 790   case AMDGPU::JUMP_COND: {
 791     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 792     clearFlag(predSet, 0, MO_FLAG_PUSH);
 793     I->eraseFromParent();
 794     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 795     if (CfAlu == MBB.end())
 796       break;
 797     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 798     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 799     break;
 800   }
 801   case AMDGPU::JUMP:
 802     I->eraseFromParent();
 803     break;
 804   }
 805   return 2;
 806 }
 807
 808 bool
 809 R600InstrInfo::isPredicated(const MachineInstr *MI) const {
 810   int idx = MI->findFirstPredOperandIdx();
 811   if (idx < 0)
 812     return false;
 813
 814   unsigned Reg = MI->getOperand(idx).getReg();
 815   switch (Reg) {
 816   default: return false;
 817   case AMDGPU::PRED_SEL_ONE:
 818   case AMDGPU::PRED_SEL_ZERO:
 819   case AMDGPU::PREDICATE_BIT:
 820     return true;
 821   }
 822 }
 823
 824 bool
 825 R600InstrInfo::isPredicable(MachineInstr *MI) const {
 826   // XXX: KILL* instructions can be predicated, but they must be the last
 827   // instruction in a clause, so this means any instructions after them cannot
 828   // be predicated.  Until we have proper support for instruction clauses in the
 829   // backend, we will mark KILL* instructions as unpredicable.
 830
 831   if (MI->getOpcode() == AMDGPU::KILLGT) {
 832     return false;
 833   } else if (MI->getOpcode() == AMDGPU::CF_ALU) {
 834     // If the clause start in the middle of MBB then the MBB has more
 835     // than a single clause, unable to predicate several clauses.
 836     if (MI->getParent()->begin() != MachineBasicBlock::iterator(MI))
 837       return false;
 838     // TODO: We don't support KC merging atm
 839     if (MI->getOperand(3).getImm() != 0 || MI->getOperand(4).getImm() != 0)
 840       return false;
 841     return true;
 842   } else if (isVector(*MI)) {
 843     return false;
 844   } else {
 845     return AMDGPUInstrInfo::isPredicable(MI);
 846   }
 847 }
 848
 849
 850 bool
 851 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
 852                                    unsigned NumCyles,
 853                                    unsigned ExtraPredCycles,
 854                                    const BranchProbability &Probability) const{
 855   return true;
 856 }
 857
 858 bool
 859 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
 860                                    unsigned NumTCycles,
 861                                    unsigned ExtraTCycles,
 862                                    MachineBasicBlock &FMBB,
 863                                    unsigned NumFCycles,
 864                                    unsigned ExtraFCycles,
 865                                    const BranchProbability &Probability) const {
 866   return true;
 867 }
 868
 869 bool
 870 R600InstrInfo::isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 871                                          unsigned NumCyles,
 872                                          const BranchProbability &Probability)
 873                                          const {
 874   return true;
 875 }
 876
 877 bool
 878 R600InstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 879                                          MachineBasicBlock &FMBB) const {
 880   return false;
 881 }
 882
 883
 884 bool
 885 R600InstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 886   MachineOperand &MO = Cond[1];
 887   switch (MO.getImm()) {
 888   case OPCODE_IS_ZERO_INT:
 889     MO.setImm(OPCODE_IS_NOT_ZERO_INT);
 890     break;
 891   case OPCODE_IS_NOT_ZERO_INT:
 892     MO.setImm(OPCODE_IS_ZERO_INT);
 893     break;
 894   case OPCODE_IS_ZERO:
 895     MO.setImm(OPCODE_IS_NOT_ZERO);
 896     break;
 897   case OPCODE_IS_NOT_ZERO:
 898     MO.setImm(OPCODE_IS_ZERO);
 899     break;
 900   default:
 901     return true;
 902   }
 903
 904   MachineOperand &MO2 = Cond[2];
 905   switch (MO2.getReg()) {
 906   case AMDGPU::PRED_SEL_ZERO:
 907     MO2.setReg(AMDGPU::PRED_SEL_ONE);
 908     break;
 909   case AMDGPU::PRED_SEL_ONE:
 910     MO2.setReg(AMDGPU::PRED_SEL_ZERO);
 911     break;
 912   default:
 913     return true;
 914   }
 915   return false;
 916 }
 917
 918 bool
 919 R600InstrInfo::DefinesPredicate(MachineInstr *MI,
 920                                 std::vector<MachineOperand> &Pred) const {
 921   return isPredicateSetter(MI->getOpcode());
 922 }
 923
 924
 925 bool
 926 R600InstrInfo::SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 927                        const SmallVectorImpl<MachineOperand> &Pred2) const {
 928   return false;
 929 }
 930
 931
 932 bool
 933 R600InstrInfo::PredicateInstruction(MachineInstr *MI,
 934                       const SmallVectorImpl<MachineOperand> &Pred) const {
 935   int PIdx = MI->findFirstPredOperandIdx();
 936
 937   if (MI->getOpcode() == AMDGPU::CF_ALU) {
 938     MI->getOperand(8).setImm(0);
 939     return true;
 940   }
 941
 942   if (PIdx != -1) {
 943     MachineOperand &PMO = MI->getOperand(PIdx);
 944     PMO.setReg(Pred[2].getReg());
 945     MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
 946     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
 947     return true;
 948   }
 949
 950   return false;
 951 }
 952
 953 unsigned int R600InstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
 954                                             const MachineInstr *MI,
 955                                             unsigned *PredCost) const {
 956   if (PredCost)
 957     *PredCost = 2;
 958   return 2;
 959 }
 960
 961 int R600InstrInfo::getIndirectIndexBegin(const MachineFunction &MF) const {
 962   const MachineRegisterInfo &MRI = MF.getRegInfo();
 963   const MachineFrameInfo *MFI = MF.getFrameInfo();
 964   int Offset = 0;
 965
 966   if (MFI->getNumObjects() == 0) {
 967     return -1;
 968   }
 969
 970   if (MRI.livein_empty()) {
 971     return 0;
 972   }
 973
 974   for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 975                                             LE = MRI.livein_end();
 976                                             LI != LE; ++LI) {
 977     Offset = std::max(Offset,
 978                       GET_REG_INDEX(RI.getEncodingValue(LI->first)));
 979   }
 980
 981   return Offset + 1;
 982 }
 983
 984 int R600InstrInfo::getIndirectIndexEnd(const MachineFunction &MF) const {
 985   int Offset = 0;
 986   const MachineFrameInfo *MFI = MF.getFrameInfo();
 987
 988   // Variable sized objects are not supported
 989   assert(!MFI->hasVarSizedObjects());
 990
 991   if (MFI->getNumObjects() == 0) {
 992     return -1;
 993   }
 994
 995   Offset = TM.getFrameLowering()->getFrameIndexOffset(MF, -1);
 996
 997   return getIndirectIndexBegin(MF) + Offset;
 998 }
 999
1000 std::vector<unsigned> R600InstrInfo::getIndirectReservedRegs(
1001                                              const MachineFunction &MF) const {
1002   const AMDGPUFrameLowering *TFL =
1003                  static_cast<const AMDGPUFrameLowering*>(TM.getFrameLowering());
1004   std::vector<unsigned> Regs;
1005
1006   unsigned StackWidth = TFL->getStackWidth(MF);
1007   int End = getIndirectIndexEnd(MF);
1008
1009   if (End == -1) {
1010     return Regs;
1011   }
1012
1013   for (int Index = getIndirectIndexBegin(MF); Index <= End; ++Index) {
1014     unsigned SuperReg = AMDGPU::R600_Reg128RegClass.getRegister(Index);
1015     Regs.push_back(SuperReg);
1016     for (unsigned Chan = 0; Chan < StackWidth; ++Chan) {
1017       unsigned Reg = AMDGPU::R600_TReg32RegClass.getRegister((4 * Index) + Chan);
1018       Regs.push_back(Reg);
1019     }
1020   }
1021   return Regs;
1022 }
1023
1024 unsigned R600InstrInfo::calculateIndirectAddress(unsigned RegIndex,
1025                                                  unsigned Channel) const {
1026   // XXX: Remove when we support a stack width > 2
1027   assert(Channel == 0);
1028   return RegIndex;
1029 }
1030
1031 const TargetRegisterClass * R600InstrInfo::getIndirectAddrStoreRegClass(
1032                                                      unsigned SourceReg) const {
1033   return &AMDGPU::R600_TReg32RegClass;
1034 }
1035
1036 const TargetRegisterClass *R600InstrInfo::getIndirectAddrLoadRegClass() const {
1037   return &AMDGPU::TRegMemRegClass;
1038 }
1039
1040 MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
1041                                        MachineBasicBlock::iterator I,
1042                                        unsigned ValueReg, unsigned Address,
1043                                        unsigned OffsetReg) const {
1044   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1045   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1046                                                AMDGPU::AR_X, OffsetReg);
1047   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1048
1049   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1050                                       AddrReg, ValueReg)
1051                                       .addReg(AMDGPU::AR_X,
1052                                            RegState::Implicit | RegState::Kill);
1053   setImmOperand(Mov, AMDGPU::OpName::dst_rel, 1);
1054   return Mov;
1055 }
1056
1057 MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
1058                                        MachineBasicBlock::iterator I,
1059                                        unsigned ValueReg, unsigned Address,
1060                                        unsigned OffsetReg) const {
1061   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1062   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1063                                                        AMDGPU::AR_X,
1064                                                        OffsetReg);
1065   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1066   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1067                                       ValueReg,
1068                                       AddrReg)
1069                                       .addReg(AMDGPU::AR_X,
1070                                            RegState::Implicit | RegState::Kill);
1071   setImmOperand(Mov, AMDGPU::OpName::src0_rel, 1);
1072
1073   return Mov;
1074 }
1075
1076 const TargetRegisterClass *R600InstrInfo::getSuperIndirectRegClass() const {
1077   return &AMDGPU::IndirectRegRegClass;
1078 }
1079
1080 unsigned R600InstrInfo::getMaxAlusPerClause() const {
1081   return 115;
1082 }
1083
1084 MachineInstrBuilder R600InstrInfo::buildDefaultInstruction(MachineBasicBlock &MBB,
1085                                                   MachineBasicBlock::iterator I,
1086                                                   unsigned Opcode,
1087                                                   unsigned DstReg,
1088                                                   unsigned Src0Reg,
1089                                                   unsigned Src1Reg) const {
1090   MachineInstrBuilder MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opcode),
1091     DstReg);           // $dst
1092
1093   if (Src1Reg) {
1094     MIB.addImm(0)     // $update_exec_mask
1095        .addImm(0);    // $update_predicate
1096   }
1097   MIB.addImm(1)        // $write
1098      .addImm(0)        // $omod
1099      .addImm(0)        // $dst_rel
1100      .addImm(0)        // $dst_clamp
1101      .addReg(Src0Reg)  // $src0
1102      .addImm(0)        // $src0_neg
1103      .addImm(0)        // $src0_rel
1104      .addImm(0)        // $src0_abs
1105      .addImm(-1);       // $src0_sel
1106
1107   if (Src1Reg) {
1108     MIB.addReg(Src1Reg) // $src1
1109        .addImm(0)       // $src1_neg
1110        .addImm(0)       // $src1_rel
1111        .addImm(0)       // $src1_abs
1112        .addImm(-1);      // $src1_sel
1113   }
1114
1115   //XXX: The r600g finalizer expects this to be 1, once we've moved the
1116   //scheduling to the backend, we can change the default to 0.
1117   MIB.addImm(1)        // $last
1118       .addReg(AMDGPU::PRED_SEL_OFF) // $pred_sel
1119       .addImm(0)         // $literal
1120       .addImm(0);        // $bank_swizzle
1121
1122   return MIB;
1123 }
1124
1125 #define OPERAND_CASE(Label) \
1126   case Label: { \
1127     static const unsigned Ops[] = \
1128     { \
1129       Label##_X, \
1130       Label##_Y, \
1131       Label##_Z, \
1132       Label##_W \
1133     }; \
1134     return Ops[Slot]; \
1135   }
1136
1137 static unsigned getSlotedOps(unsigned  Op, unsigned Slot) {
1138   switch (Op) {
1139   OPERAND_CASE(AMDGPU::OpName::update_exec_mask)
1140   OPERAND_CASE(AMDGPU::OpName::update_pred)
1141   OPERAND_CASE(AMDGPU::OpName::write)
1142   OPERAND_CASE(AMDGPU::OpName::omod)
1143   OPERAND_CASE(AMDGPU::OpName::dst_rel)
1144   OPERAND_CASE(AMDGPU::OpName::clamp)
1145   OPERAND_CASE(AMDGPU::OpName::src0)
1146   OPERAND_CASE(AMDGPU::OpName::src0_neg)
1147   OPERAND_CASE(AMDGPU::OpName::src0_rel)
1148   OPERAND_CASE(AMDGPU::OpName::src0_abs)
1149   OPERAND_CASE(AMDGPU::OpName::src0_sel)
1150   OPERAND_CASE(AMDGPU::OpName::src1)
1151   OPERAND_CASE(AMDGPU::OpName::src1_neg)
1152   OPERAND_CASE(AMDGPU::OpName::src1_rel)
1153   OPERAND_CASE(AMDGPU::OpName::src1_abs)
1154   OPERAND_CASE(AMDGPU::OpName::src1_sel)
1155   OPERAND_CASE(AMDGPU::OpName::pred_sel)
1156   default:
1157     llvm_unreachable("Wrong Operand");
1158   }
1159 }
1160
1161 #undef OPERAND_CASE
1162
1163 MachineInstr *R600InstrInfo::buildSlotOfVectorInstruction(
1164     MachineBasicBlock &MBB, MachineInstr *MI, unsigned Slot, unsigned DstReg)
1165     const {
1166   assert (MI->getOpcode() == AMDGPU::DOT_4 && "Not Implemented");
1167   unsigned Opcode;
1168   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
1169   if (ST.getGeneration() <= AMDGPUSubtarget::R700)
1170     Opcode = AMDGPU::DOT4_r600;
1171   else
1172     Opcode = AMDGPU::DOT4_eg;
1173   MachineBasicBlock::iterator I = MI;
1174   MachineOperand &Src0 = MI->getOperand(
1175       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src0, Slot)));
1176   MachineOperand &Src1 = MI->getOperand(
1177       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src1, Slot)));
1178   MachineInstr *MIB = buildDefaultInstruction(
1179       MBB, I, Opcode, DstReg, Src0.getReg(), Src1.getReg());
1180   static const unsigned  Operands[14] = {
1181     AMDGPU::OpName::update_exec_mask,
1182     AMDGPU::OpName::update_pred,
1183     AMDGPU::OpName::write,
1184     AMDGPU::OpName::omod,
1185     AMDGPU::OpName::dst_rel,
1186     AMDGPU::OpName::clamp,
1187     AMDGPU::OpName::src0_neg,
1188     AMDGPU::OpName::src0_rel,
1189     AMDGPU::OpName::src0_abs,
1190     AMDGPU::OpName::src0_sel,
1191     AMDGPU::OpName::src1_neg,
1192     AMDGPU::OpName::src1_rel,
1193     AMDGPU::OpName::src1_abs,
1194     AMDGPU::OpName::src1_sel,
1195   };
1196
1197   for (unsigned i = 0; i < 14; i++) {
1198     MachineOperand &MO = MI->getOperand(
1199         getOperandIdx(MI->getOpcode(), getSlotedOps(Operands[i], Slot)));
1200     assert (MO.isImm());
1201     setImmOperand(MIB, Operands[i], MO.getImm());
1202   }
1203   MIB->getOperand(20).setImm(0);
1204   return MIB;
1205 }
1206
1207 MachineInstr *R600InstrInfo::buildMovImm(MachineBasicBlock &BB,
1208                                          MachineBasicBlock::iterator I,
1209                                          unsigned DstReg,
1210                                          uint64_t Imm) const {
1211   MachineInstr *MovImm = buildDefaultInstruction(BB, I, AMDGPU::MOV, DstReg,
1212                                                   AMDGPU::ALU_LITERAL_X);
1213   setImmOperand(MovImm, AMDGPU::OpName::literal, Imm);
1214   return MovImm;
1215 }
1216
1217 int R600InstrInfo::getOperandIdx(const MachineInstr &MI, unsigned Op) const {
1218   return getOperandIdx(MI.getOpcode(), Op);
1219 }
1220
1221 int R600InstrInfo::getOperandIdx(unsigned Opcode, unsigned Op) const {
1222   return AMDGPU::getNamedOperandIdx(Opcode, Op);
1223 }
1224
1225 void R600InstrInfo::setImmOperand(MachineInstr *MI, unsigned Op,
1226                                   int64_t Imm) const {
1227   int Idx = getOperandIdx(*MI, Op);
1228   assert(Idx != -1 && "Operand not supported for this instruction.");
1229   assert(MI->getOperand(Idx).isImm());
1230   MI->getOperand(Idx).setImm(Imm);
1231 }
1232
1233 //===----------------------------------------------------------------------===//
1234 // Instruction flag getters/setters
1235 //===----------------------------------------------------------------------===//
1236
1237 bool R600InstrInfo::hasFlagOperand(const MachineInstr &MI) const {
1238   return GET_FLAG_OPERAND_IDX(get(MI.getOpcode()).TSFlags) != 0;
1239 }
1240
1241 MachineOperand &R600InstrInfo::getFlagOp(MachineInstr *MI, unsigned SrcIdx,
1242                                          unsigned Flag) const {
1243   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1244   int FlagIndex = 0;
1245   if (Flag != 0) {
1246     // If we pass something other than the default value of Flag to this
1247     // function, it means we are want to set a flag on an instruction
1248     // that uses native encoding.
1249     assert(HAS_NATIVE_OPERANDS(TargetFlags));
1250     bool IsOP3 = (TargetFlags & R600_InstFlag::OP3) == R600_InstFlag::OP3;
1251     switch (Flag) {
1252     case MO_FLAG_CLAMP:
1253       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::clamp);
1254       break;
1255     case MO_FLAG_MASK:
1256       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::write);
1257       break;
1258     case MO_FLAG_NOT_LAST:
1259     case MO_FLAG_LAST:
1260       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::last);
1261       break;
1262     case MO_FLAG_NEG:
1263       switch (SrcIdx) {
1264       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_neg); break;
1265       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_neg); break;
1266       case 2: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src2_neg); break;
1267       }
1268       break;
1269
1270     case MO_FLAG_ABS:
1271       assert(!IsOP3 && "Cannot set absolute value modifier for OP3 "
1272                        "instructions.");
1273       (void)IsOP3;
1274       switch (SrcIdx) {
1275       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_abs); break;
1276       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_abs); break;
1277       }
1278       break;
1279
1280     default:
1281       FlagIndex = -1;
1282       break;
1283     }
1284     assert(FlagIndex != -1 && "Flag not supported for this instruction");
1285   } else {
1286       FlagIndex = GET_FLAG_OPERAND_IDX(TargetFlags);
1287       assert(FlagIndex != 0 &&
1288          "Instruction flags not supported for this instruction");
1289   }
1290
1291   MachineOperand &FlagOp = MI->getOperand(FlagIndex);
1292   assert(FlagOp.isImm());
1293   return FlagOp;
1294 }
1295
1296 void R600InstrInfo::addFlag(MachineInstr *MI, unsigned Operand,
1297                             unsigned Flag) const {
1298   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1299   if (Flag == 0) {
1300     return;
1301   }
1302   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1303     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1304     if (Flag == MO_FLAG_NOT_LAST) {
1305       clearFlag(MI, Operand, MO_FLAG_LAST);
1306     } else if (Flag == MO_FLAG_MASK) {
1307       clearFlag(MI, Operand, Flag);
1308     } else {
1309       FlagOp.setImm(1);
1310     }
1311   } else {
1312       MachineOperand &FlagOp = getFlagOp(MI, Operand);
1313       FlagOp.setImm(FlagOp.getImm() | (Flag << (NUM_MO_FLAGS * Operand)));
1314   }
1315 }
1316
1317 void R600InstrInfo::clearFlag(MachineInstr *MI, unsigned Operand,
1318                               unsigned Flag) const {
1319   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1320   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1321     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1322     FlagOp.setImm(0);
1323   } else {
1324     MachineOperand &FlagOp = getFlagOp(MI);
1325     unsigned InstFlags = FlagOp.getImm();
1326     InstFlags &= ~(Flag << (NUM_MO_FLAGS * Operand));
1327     FlagOp.setImm(InstFlags);
1328   }
1329 }