lib/Target/R600/R600InstrInfo.cpp

   1 //===-- R600InstrInfo.cpp - R600 Instruction Information ------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief R600 Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "R600InstrInfo.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDGPUTargetMachine.h"
  19 #include "R600Defines.h"
  20 #include "R600MachineFunctionInfo.h"
  21 #include "R600RegisterInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25
  26 #define GET_INSTRINFO_CTOR
  27 #include "AMDGPUGenDFAPacketizer.inc"
  28
  29 using namespace llvm;
  30
  31 R600InstrInfo::R600InstrInfo(AMDGPUTargetMachine &tm)
  32   : AMDGPUInstrInfo(tm),
  33     RI(tm),
  34     ST(tm.getSubtarget<AMDGPUSubtarget>())
  35   { }
  36
  37 const R600RegisterInfo &R600InstrInfo::getRegisterInfo() const {
  38   return RI;
  39 }
  40
  41 bool R600InstrInfo::isTrig(const MachineInstr &MI) const {
  42   return get(MI.getOpcode()).TSFlags & R600_InstFlag::TRIG;
  43 }
  44
  45 bool R600InstrInfo::isVector(const MachineInstr &MI) const {
  46   return get(MI.getOpcode()).TSFlags & R600_InstFlag::VECTOR;
  47 }
  48
  49 void
  50 R600InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  51                            MachineBasicBlock::iterator MI, DebugLoc DL,
  52                            unsigned DestReg, unsigned SrcReg,
  53                            bool KillSrc) const {
  54   if (AMDGPU::R600_Reg128RegClass.contains(DestReg)
  55       && AMDGPU::R600_Reg128RegClass.contains(SrcReg)) {
  56     for (unsigned I = 0; I < 4; I++) {
  57       unsigned SubRegIndex = RI.getSubRegFromChannel(I);
  58       buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  59                               RI.getSubReg(DestReg, SubRegIndex),
  60                               RI.getSubReg(SrcReg, SubRegIndex))
  61                               .addReg(DestReg,
  62                                       RegState::Define | RegState::Implicit);
  63     }
  64   } else {
  65
  66     // We can't copy vec4 registers
  67     assert(!AMDGPU::R600_Reg128RegClass.contains(DestReg)
  68            && !AMDGPU::R600_Reg128RegClass.contains(SrcReg));
  69
  70     MachineInstr *NewMI = buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  71                                                   DestReg, SrcReg);
  72     NewMI->getOperand(getOperandIdx(*NewMI, AMDGPU::OpName::src0))
  73                                     .setIsKill(KillSrc);
  74   }
  75 }
  76
  77 MachineInstr * R600InstrInfo::getMovImmInstr(MachineFunction *MF,
  78                                              unsigned DstReg, int64_t Imm) const {
  79   MachineInstr * MI = MF->CreateMachineInstr(get(AMDGPU::MOV), DebugLoc());
  80   MachineInstrBuilder MIB(*MF, MI);
  81   MIB.addReg(DstReg, RegState::Define);
  82   MIB.addReg(AMDGPU::ALU_LITERAL_X);
  83   MIB.addImm(Imm);
  84   MIB.addReg(0); // PREDICATE_BIT
  85
  86   return MI;
  87 }
  88
  89 unsigned R600InstrInfo::getIEQOpcode() const {
  90   return AMDGPU::SETE_INT;
  91 }
  92
  93 bool R600InstrInfo::isMov(unsigned Opcode) const {
  94
  95
  96   switch(Opcode) {
  97   default: return false;
  98   case AMDGPU::MOV:
  99   case AMDGPU::MOV_IMM_F32:
 100   case AMDGPU::MOV_IMM_I32:
 101     return true;
 102   }
 103 }
 104
 105 // Some instructions act as place holders to emulate operations that the GPU
 106 // hardware does automatically. This function can be used to check if
 107 // an opcode falls into this category.
 108 bool R600InstrInfo::isPlaceHolderOpcode(unsigned Opcode) const {
 109   switch (Opcode) {
 110   default: return false;
 111   case AMDGPU::RETURN:
 112     return true;
 113   }
 114 }
 115
 116 bool R600InstrInfo::isReductionOp(unsigned Opcode) const {
 117   return false;
 118 }
 119
 120 bool R600InstrInfo::isCubeOp(unsigned Opcode) const {
 121   switch(Opcode) {
 122     default: return false;
 123     case AMDGPU::CUBE_r600_pseudo:
 124     case AMDGPU::CUBE_r600_real:
 125     case AMDGPU::CUBE_eg_pseudo:
 126     case AMDGPU::CUBE_eg_real:
 127       return true;
 128   }
 129 }
 130
 131 bool R600InstrInfo::isALUInstr(unsigned Opcode) const {
 132   unsigned TargetFlags = get(Opcode).TSFlags;
 133
 134   return (TargetFlags & R600_InstFlag::ALU_INST);
 135 }
 136
 137 bool R600InstrInfo::hasInstrModifiers(unsigned Opcode) const {
 138   unsigned TargetFlags = get(Opcode).TSFlags;
 139
 140   return ((TargetFlags & R600_InstFlag::OP1) |
 141           (TargetFlags & R600_InstFlag::OP2) |
 142           (TargetFlags & R600_InstFlag::OP3));
 143 }
 144
 145 bool R600InstrInfo::isLDSInstr(unsigned Opcode) const {
 146   unsigned TargetFlags = get(Opcode).TSFlags;
 147
 148   return ((TargetFlags & R600_InstFlag::LDS_1A) |
 149           (TargetFlags & R600_InstFlag::LDS_1A1D));
 150 }
 151
 152 bool R600InstrInfo::isTransOnly(unsigned Opcode) const {
 153   if (ST.hasCaymanISA())
 154     return false;
 155   return (get(Opcode).getSchedClass() == AMDGPU::TransALU);
 156 }
 157
 158 bool R600InstrInfo::isTransOnly(const MachineInstr *MI) const {
 159   return isTransOnly(MI->getOpcode());
 160 }
 161
 162 bool R600InstrInfo::isVectorOnly(unsigned Opcode) const {
 163   return (get(Opcode).getSchedClass() == AMDGPU::VecALU);
 164 }
 165
 166 bool R600InstrInfo::isVectorOnly(const MachineInstr *MI) const {
 167   return isVectorOnly(MI->getOpcode());
 168 }
 169
 170 bool R600InstrInfo::usesVertexCache(unsigned Opcode) const {
 171   return ST.hasVertexCache() && IS_VTX(get(Opcode));
 172 }
 173
 174 bool R600InstrInfo::usesVertexCache(const MachineInstr *MI) const {
 175   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 176   return MFI->ShaderType != ShaderType::COMPUTE && usesVertexCache(MI->getOpcode());
 177 }
 178
 179 bool R600InstrInfo::usesTextureCache(unsigned Opcode) const {
 180   return (!ST.hasVertexCache() && IS_VTX(get(Opcode))) || IS_TEX(get(Opcode));
 181 }
 182
 183 bool R600InstrInfo::usesTextureCache(const MachineInstr *MI) const {
 184   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 185   return (MFI->ShaderType == ShaderType::COMPUTE && usesVertexCache(MI->getOpcode())) ||
 186          usesTextureCache(MI->getOpcode());
 187 }
 188
 189 bool R600InstrInfo::mustBeLastInClause(unsigned Opcode) const {
 190   switch (Opcode) {
 191   case AMDGPU::KILLGT:
 192   case AMDGPU::GROUP_BARRIER:
 193     return true;
 194   default:
 195     return false;
 196   }
 197 }
 198
 199 int R600InstrInfo::getSrcIdx(unsigned Opcode, unsigned SrcNum) const {
 200   static const unsigned OpTable[] = {
 201     AMDGPU::OpName::src0,
 202     AMDGPU::OpName::src1,
 203     AMDGPU::OpName::src2
 204   };
 205
 206   assert (SrcNum < 3);
 207   return getOperandIdx(Opcode, OpTable[SrcNum]);
 208 }
 209
 210 #define SRC_SEL_ROWS 11
 211 int R600InstrInfo::getSelIdx(unsigned Opcode, unsigned SrcIdx) const {
 212   static const unsigned SrcSelTable[SRC_SEL_ROWS][2] = {
 213     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 214     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 215     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 216     {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 217     {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 218     {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 219     {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 220     {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 221     {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 222     {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 223     {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W}
 224   };
 225
 226   for (unsigned i = 0; i < SRC_SEL_ROWS; ++i) {
 227     if (getOperandIdx(Opcode, SrcSelTable[i][0]) == (int)SrcIdx) {
 228       return getOperandIdx(Opcode, SrcSelTable[i][1]);
 229     }
 230   }
 231   return -1;
 232 }
 233 #undef SRC_SEL_ROWS
 234
 235 SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 236 R600InstrInfo::getSrcs(MachineInstr *MI) const {
 237   SmallVector<std::pair<MachineOperand *, int64_t>, 3> Result;
 238
 239   if (MI->getOpcode() == AMDGPU::DOT_4) {
 240     static const unsigned OpTable[8][2] = {
 241       {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 242       {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 243       {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 244       {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 245       {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 246       {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 247       {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 248       {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W},
 249     };
 250
 251     for (unsigned j = 0; j < 8; j++) {
 252       MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
 253                                                         OpTable[j][0]));
 254       unsigned Reg = MO.getReg();
 255       if (Reg == AMDGPU::ALU_CONST) {
 256         unsigned Sel = MI->getOperand(getOperandIdx(MI->getOpcode(),
 257                                                     OpTable[j][1])).getImm();
 258         Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 259         continue;
 260       }
 261
 262     }
 263     return Result;
 264   }
 265
 266   static const unsigned OpTable[3][2] = {
 267     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 268     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 269     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 270   };
 271
 272   for (unsigned j = 0; j < 3; j++) {
 273     int SrcIdx = getOperandIdx(MI->getOpcode(), OpTable[j][0]);
 274     if (SrcIdx < 0)
 275       break;
 276     MachineOperand &MO = MI->getOperand(SrcIdx);
 277     unsigned Reg = MI->getOperand(SrcIdx).getReg();
 278     if (Reg == AMDGPU::ALU_CONST) {
 279       unsigned Sel = MI->getOperand(
 280           getOperandIdx(MI->getOpcode(), OpTable[j][1])).getImm();
 281       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 282       continue;
 283     }
 284     if (Reg == AMDGPU::ALU_LITERAL_X) {
 285       unsigned Imm = MI->getOperand(
 286           getOperandIdx(MI->getOpcode(), AMDGPU::OpName::literal)).getImm();
 287       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Imm));
 288       continue;
 289     }
 290     Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, 0));
 291   }
 292   return Result;
 293 }
 294
 295 std::vector<std::pair<int, unsigned> >
 296 R600InstrInfo::ExtractSrcs(MachineInstr *MI,
 297                            const DenseMap<unsigned, unsigned> &PV,
 298                            unsigned &ConstCount) const {
 299   ConstCount = 0;
 300   const SmallVector<std::pair<MachineOperand *, int64_t>, 3> Srcs = getSrcs(MI);
 301   const std::pair<int, unsigned> DummyPair(-1, 0);
 302   std::vector<std::pair<int, unsigned> > Result;
 303   unsigned i = 0;
 304   for (unsigned n = Srcs.size(); i < n; ++i) {
 305     unsigned Reg = Srcs[i].first->getReg();
 306     unsigned Index = RI.getEncodingValue(Reg) & 0xff;
 307     if (Reg == AMDGPU::OQAP) {
 308       Result.push_back(std::pair<int, unsigned>(Index, 0));
 309     }
 310     if (PV.find(Reg) != PV.end()) {
 311       // 255 is used to tells its a PS/PV reg
 312       Result.push_back(std::pair<int, unsigned>(255, 0));
 313       continue;
 314     }
 315     if (Index > 127) {
 316       ConstCount++;
 317       Result.push_back(DummyPair);
 318       continue;
 319     }
 320     unsigned Chan = RI.getHWRegChan(Reg);
 321     Result.push_back(std::pair<int, unsigned>(Index, Chan));
 322   }
 323   for (; i < 3; ++i)
 324     Result.push_back(DummyPair);
 325   return Result;
 326 }
 327
 328 static std::vector<std::pair<int, unsigned> >
 329 Swizzle(std::vector<std::pair<int, unsigned> > Src,
 330         R600InstrInfo::BankSwizzle Swz) {
 331   switch (Swz) {
 332   case R600InstrInfo::ALU_VEC_012_SCL_210:
 333     break;
 334   case R600InstrInfo::ALU_VEC_021_SCL_122:
 335     std::swap(Src[1], Src[2]);
 336     break;
 337   case R600InstrInfo::ALU_VEC_102_SCL_221:
 338     std::swap(Src[0], Src[1]);
 339     break;
 340   case R600InstrInfo::ALU_VEC_120_SCL_212:
 341     std::swap(Src[0], Src[1]);
 342     std::swap(Src[0], Src[2]);
 343     break;
 344   case R600InstrInfo::ALU_VEC_201:
 345     std::swap(Src[0], Src[2]);
 346     std::swap(Src[0], Src[1]);
 347     break;
 348   case R600InstrInfo::ALU_VEC_210:
 349     std::swap(Src[0], Src[2]);
 350     break;
 351   }
 352   return Src;
 353 }
 354
 355 static unsigned
 356 getTransSwizzle(R600InstrInfo::BankSwizzle Swz, unsigned Op) {
 357   switch (Swz) {
 358   case R600InstrInfo::ALU_VEC_012_SCL_210: {
 359     unsigned Cycles[3] = { 2, 1, 0};
 360     return Cycles[Op];
 361   }
 362   case R600InstrInfo::ALU_VEC_021_SCL_122: {
 363     unsigned Cycles[3] = { 1, 2, 2};
 364     return Cycles[Op];
 365   }
 366   case R600InstrInfo::ALU_VEC_120_SCL_212: {
 367     unsigned Cycles[3] = { 2, 1, 2};
 368     return Cycles[Op];
 369   }
 370   case R600InstrInfo::ALU_VEC_102_SCL_221: {
 371     unsigned Cycles[3] = { 2, 2, 1};
 372     return Cycles[Op];
 373   }
 374   default:
 375     llvm_unreachable("Wrong Swizzle for Trans Slot");
 376     return 0;
 377   }
 378 }
 379
 380 /// returns how many MIs (whose inputs are represented by IGSrcs) can be packed
 381 /// in the same Instruction Group while meeting read port limitations given a
 382 /// Swz swizzle sequence.
 383 unsigned  R600InstrInfo::isLegalUpTo(
 384     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 385     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 386     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 387     R600InstrInfo::BankSwizzle TransSwz) const {
 388   int Vector[4][3];
 389   memset(Vector, -1, sizeof(Vector));
 390   for (unsigned i = 0, e = IGSrcs.size(); i < e; i++) {
 391     const std::vector<std::pair<int, unsigned> > &Srcs =
 392         Swizzle(IGSrcs[i], Swz[i]);
 393     for (unsigned j = 0; j < 3; j++) {
 394       const std::pair<int, unsigned> &Src = Srcs[j];
 395       if (Src.first < 0 || Src.first == 255)
 396         continue;
 397       if (Src.first == GET_REG_INDEX(RI.getEncodingValue(AMDGPU::OQAP))) {
 398         if (Swz[i] != R600InstrInfo::ALU_VEC_012_SCL_210 &&
 399             Swz[i] != R600InstrInfo::ALU_VEC_021_SCL_122) {
 400             // The value from output queue A (denoted by register OQAP) can
 401             // only be fetched during the first cycle.
 402             return false;
 403         }
 404         // OQAP does not count towards the normal read port restrictions
 405         continue;
 406       }
 407       if (Vector[Src.second][j] < 0)
 408         Vector[Src.second][j] = Src.first;
 409       if (Vector[Src.second][j] != Src.first)
 410         return i;
 411     }
 412   }
 413   // Now check Trans Alu
 414   for (unsigned i = 0, e = TransSrcs.size(); i < e; ++i) {
 415     const std::pair<int, unsigned> &Src = TransSrcs[i];
 416     unsigned Cycle = getTransSwizzle(TransSwz, i);
 417     if (Src.first < 0)
 418       continue;
 419     if (Src.first == 255)
 420       continue;
 421     if (Vector[Src.second][Cycle] < 0)
 422       Vector[Src.second][Cycle] = Src.first;
 423     if (Vector[Src.second][Cycle] != Src.first)
 424       return IGSrcs.size() - 1;
 425   }
 426   return IGSrcs.size();
 427 }
 428
 429 /// Given a swizzle sequence SwzCandidate and an index Idx, returns the next
 430 /// (in lexicographic term) swizzle sequence assuming that all swizzles after
 431 /// Idx can be skipped
 432 static bool
 433 NextPossibleSolution(
 434     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 435     unsigned Idx) {
 436   assert(Idx < SwzCandidate.size());
 437   int ResetIdx = Idx;
 438   while (ResetIdx > -1 && SwzCandidate[ResetIdx] == R600InstrInfo::ALU_VEC_210)
 439     ResetIdx --;
 440   for (unsigned i = ResetIdx + 1, e = SwzCandidate.size(); i < e; i++) {
 441     SwzCandidate[i] = R600InstrInfo::ALU_VEC_012_SCL_210;
 442   }
 443   if (ResetIdx == -1)
 444     return false;
 445   int NextSwizzle = SwzCandidate[ResetIdx] + 1;
 446   SwzCandidate[ResetIdx] = (R600InstrInfo::BankSwizzle)NextSwizzle;
 447   return true;
 448 }
 449
 450 /// Enumerate all possible Swizzle sequence to find one that can meet all
 451 /// read port requirements.
 452 bool R600InstrInfo::FindSwizzleForVectorSlot(
 453     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 454     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 455     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 456     R600InstrInfo::BankSwizzle TransSwz) const {
 457   unsigned ValidUpTo = 0;
 458   do {
 459     ValidUpTo = isLegalUpTo(IGSrcs, SwzCandidate, TransSrcs, TransSwz);
 460     if (ValidUpTo == IGSrcs.size())
 461       return true;
 462   } while (NextPossibleSolution(SwzCandidate, ValidUpTo));
 463   return false;
 464 }
 465
 466 /// Instructions in Trans slot can't read gpr at cycle 0 if they also read
 467 /// a const, and can't read a gpr at cycle 1 if they read 2 const.
 468 static bool
 469 isConstCompatible(R600InstrInfo::BankSwizzle TransSwz,
 470                   const std::vector<std::pair<int, unsigned> > &TransOps,
 471                   unsigned ConstCount) {
 472   // TransALU can't read 3 constants
 473   if (ConstCount > 2)
 474     return false;
 475   for (unsigned i = 0, e = TransOps.size(); i < e; ++i) {
 476     const std::pair<int, unsigned> &Src = TransOps[i];
 477     unsigned Cycle = getTransSwizzle(TransSwz, i);
 478     if (Src.first < 0)
 479       continue;
 480     if (ConstCount > 0 && Cycle == 0)
 481       return false;
 482     if (ConstCount > 1 && Cycle == 1)
 483       return false;
 484   }
 485   return true;
 486 }
 487
 488 bool
 489 R600InstrInfo::fitsReadPortLimitations(const std::vector<MachineInstr *> &IG,
 490                                        const DenseMap<unsigned, unsigned> &PV,
 491                                        std::vector<BankSwizzle> &ValidSwizzle,
 492                                        bool isLastAluTrans)
 493     const {
 494   //Todo : support shared src0 - src1 operand
 495
 496   std::vector<std::vector<std::pair<int, unsigned> > > IGSrcs;
 497   ValidSwizzle.clear();
 498   unsigned ConstCount;
 499   BankSwizzle TransBS = ALU_VEC_012_SCL_210;
 500   for (unsigned i = 0, e = IG.size(); i < e; ++i) {
 501     IGSrcs.push_back(ExtractSrcs(IG[i], PV, ConstCount));
 502     unsigned Op = getOperandIdx(IG[i]->getOpcode(),
 503         AMDGPU::OpName::bank_swizzle);
 504     ValidSwizzle.push_back( (R600InstrInfo::BankSwizzle)
 505         IG[i]->getOperand(Op).getImm());
 506   }
 507   std::vector<std::pair<int, unsigned> > TransOps;
 508   if (!isLastAluTrans)
 509     return FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps, TransBS);
 510
 511   TransOps = IGSrcs.back();
 512   IGSrcs.pop_back();
 513   ValidSwizzle.pop_back();
 514
 515   static const R600InstrInfo::BankSwizzle TransSwz[] = {
 516     ALU_VEC_012_SCL_210,
 517     ALU_VEC_021_SCL_122,
 518     ALU_VEC_120_SCL_212,
 519     ALU_VEC_102_SCL_221
 520   };
 521   for (unsigned i = 0; i < 4; i++) {
 522     TransBS = TransSwz[i];
 523     if (!isConstCompatible(TransBS, TransOps, ConstCount))
 524       continue;
 525     bool Result = FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps,
 526         TransBS);
 527     if (Result) {
 528       ValidSwizzle.push_back(TransBS);
 529       return true;
 530     }
 531   }
 532
 533   return false;
 534 }
 535
 536
 537 bool
 538 R600InstrInfo::fitsConstReadLimitations(const std::vector<unsigned> &Consts)
 539     const {
 540   assert (Consts.size() <= 12 && "Too many operands in instructions group");
 541   unsigned Pair1 = 0, Pair2 = 0;
 542   for (unsigned i = 0, n = Consts.size(); i < n; ++i) {
 543     unsigned ReadConstHalf = Consts[i] & 2;
 544     unsigned ReadConstIndex = Consts[i] & (~3);
 545     unsigned ReadHalfConst = ReadConstIndex | ReadConstHalf;
 546     if (!Pair1) {
 547       Pair1 = ReadHalfConst;
 548       continue;
 549     }
 550     if (Pair1 == ReadHalfConst)
 551       continue;
 552     if (!Pair2) {
 553       Pair2 = ReadHalfConst;
 554       continue;
 555     }
 556     if (Pair2 != ReadHalfConst)
 557       return false;
 558   }
 559   return true;
 560 }
 561
 562 bool
 563 R600InstrInfo::fitsConstReadLimitations(const std::vector<MachineInstr *> &MIs)
 564     const {
 565   std::vector<unsigned> Consts;
 566   for (unsigned i = 0, n = MIs.size(); i < n; i++) {
 567     MachineInstr *MI = MIs[i];
 568     if (!isALUInstr(MI->getOpcode()))
 569       continue;
 570
 571     const SmallVectorImpl<std::pair<MachineOperand *, int64_t> > &Srcs =
 572         getSrcs(MI);
 573
 574     for (unsigned j = 0, e = Srcs.size(); j < e; j++) {
 575       std::pair<MachineOperand *, unsigned> Src = Srcs[j];
 576       if (Src.first->getReg() == AMDGPU::ALU_CONST)
 577         Consts.push_back(Src.second);
 578       if (AMDGPU::R600_KC0RegClass.contains(Src.first->getReg()) ||
 579           AMDGPU::R600_KC1RegClass.contains(Src.first->getReg())) {
 580         unsigned Index = RI.getEncodingValue(Src.first->getReg()) & 0xff;
 581         unsigned Chan = RI.getHWRegChan(Src.first->getReg());
 582         Consts.push_back((Index << 2) | Chan);
 583       }
 584     }
 585   }
 586   return fitsConstReadLimitations(Consts);
 587 }
 588
 589 DFAPacketizer *R600InstrInfo::CreateTargetScheduleState(const TargetMachine *TM,
 590     const ScheduleDAG *DAG) const {
 591   const InstrItineraryData *II = TM->getInstrItineraryData();
 592   return TM->getSubtarget<AMDGPUSubtarget>().createDFAPacketizer(II);
 593 }
 594
 595 static bool
 596 isPredicateSetter(unsigned Opcode) {
 597   switch (Opcode) {
 598   case AMDGPU::PRED_X:
 599     return true;
 600   default:
 601     return false;
 602   }
 603 }
 604
 605 static MachineInstr *
 606 findFirstPredicateSetterFrom(MachineBasicBlock &MBB,
 607                              MachineBasicBlock::iterator I) {
 608   while (I != MBB.begin()) {
 609     --I;
 610     MachineInstr *MI = I;
 611     if (isPredicateSetter(MI->getOpcode()))
 612       return MI;
 613   }
 614
 615   return NULL;
 616 }
 617
 618 static
 619 bool isJump(unsigned Opcode) {
 620   return Opcode == AMDGPU::JUMP || Opcode == AMDGPU::JUMP_COND;
 621 }
 622
 623 bool
 624 R600InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 625                              MachineBasicBlock *&TBB,
 626                              MachineBasicBlock *&FBB,
 627                              SmallVectorImpl<MachineOperand> &Cond,
 628                              bool AllowModify) const {
 629   // Most of the following comes from the ARM implementation of AnalyzeBranch
 630
 631   // If the block has no terminators, it just falls into the block after it.
 632   MachineBasicBlock::iterator I = MBB.end();
 633   if (I == MBB.begin())
 634     return false;
 635   --I;
 636   while (I->isDebugValue()) {
 637     if (I == MBB.begin())
 638       return false;
 639     --I;
 640   }
 641   if (!isJump(static_cast<MachineInstr *>(I)->getOpcode())) {
 642     return false;
 643   }
 644
 645   // Get the last instruction in the block.
 646   MachineInstr *LastInst = I;
 647
 648   // If there is only one terminator instruction, process it.
 649   unsigned LastOpc = LastInst->getOpcode();
 650   if (I == MBB.begin() ||
 651           !isJump(static_cast<MachineInstr *>(--I)->getOpcode())) {
 652     if (LastOpc == AMDGPU::JUMP) {
 653       TBB = LastInst->getOperand(0).getMBB();
 654       return false;
 655     } else if (LastOpc == AMDGPU::JUMP_COND) {
 656       MachineInstr *predSet = I;
 657       while (!isPredicateSetter(predSet->getOpcode())) {
 658         predSet = --I;
 659       }
 660       TBB = LastInst->getOperand(0).getMBB();
 661       Cond.push_back(predSet->getOperand(1));
 662       Cond.push_back(predSet->getOperand(2));
 663       Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 664       return false;
 665     }
 666     return true;  // Can't handle indirect branch.
 667   }
 668
 669   // Get the instruction before it if it is a terminator.
 670   MachineInstr *SecondLastInst = I;
 671   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 672
 673   // If the block ends with a B and a Bcc, handle it.
 674   if (SecondLastOpc == AMDGPU::JUMP_COND && LastOpc == AMDGPU::JUMP) {
 675     MachineInstr *predSet = --I;
 676     while (!isPredicateSetter(predSet->getOpcode())) {
 677       predSet = --I;
 678     }
 679     TBB = SecondLastInst->getOperand(0).getMBB();
 680     FBB = LastInst->getOperand(0).getMBB();
 681     Cond.push_back(predSet->getOperand(1));
 682     Cond.push_back(predSet->getOperand(2));
 683     Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 684     return false;
 685   }
 686
 687   // Otherwise, can't handle this.
 688   return true;
 689 }
 690
 691 int R600InstrInfo::getBranchInstr(const MachineOperand &op) const {
 692   const MachineInstr *MI = op.getParent();
 693
 694   switch (MI->getDesc().OpInfo->RegClass) {
 695   default: // FIXME: fallthrough??
 696   case AMDGPU::GPRI32RegClassID: return AMDGPU::BRANCH_COND_i32;
 697   case AMDGPU::GPRF32RegClassID: return AMDGPU::BRANCH_COND_f32;
 698   };
 699 }
 700
 701 static
 702 MachineBasicBlock::iterator FindLastAluClause(MachineBasicBlock &MBB) {
 703   for (MachineBasicBlock::reverse_iterator It = MBB.rbegin(), E = MBB.rend();
 704       It != E; ++It) {
 705     if (It->getOpcode() == AMDGPU::CF_ALU ||
 706         It->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE)
 707       return llvm::prior(It.base());
 708   }
 709   return MBB.end();
 710 }
 711
 712 unsigned
 713 R600InstrInfo::InsertBranch(MachineBasicBlock &MBB,
 714                             MachineBasicBlock *TBB,
 715                             MachineBasicBlock *FBB,
 716                             const SmallVectorImpl<MachineOperand> &Cond,
 717                             DebugLoc DL) const {
 718   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 719
 720   if (FBB == 0) {
 721     if (Cond.empty()) {
 722       BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(TBB);
 723       return 1;
 724     } else {
 725       MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 726       assert(PredSet && "No previous predicate !");
 727       addFlag(PredSet, 0, MO_FLAG_PUSH);
 728       PredSet->getOperand(2).setImm(Cond[1].getImm());
 729
 730       BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 731              .addMBB(TBB)
 732              .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 733       MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 734       if (CfAlu == MBB.end())
 735         return 1;
 736       assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 737       CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 738       return 1;
 739     }
 740   } else {
 741     MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 742     assert(PredSet && "No previous predicate !");
 743     addFlag(PredSet, 0, MO_FLAG_PUSH);
 744     PredSet->getOperand(2).setImm(Cond[1].getImm());
 745     BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 746             .addMBB(TBB)
 747             .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 748     BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(FBB);
 749     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 750     if (CfAlu == MBB.end())
 751       return 2;
 752     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 753     CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 754     return 2;
 755   }
 756 }
 757
 758 unsigned
 759 R600InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 760
 761   // Note : we leave PRED* instructions there.
 762   // They may be needed when predicating instructions.
 763
 764   MachineBasicBlock::iterator I = MBB.end();
 765
 766   if (I == MBB.begin()) {
 767     return 0;
 768   }
 769   --I;
 770   switch (I->getOpcode()) {
 771   default:
 772     return 0;
 773   case AMDGPU::JUMP_COND: {
 774     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 775     clearFlag(predSet, 0, MO_FLAG_PUSH);
 776     I->eraseFromParent();
 777     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 778     if (CfAlu == MBB.end())
 779       break;
 780     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 781     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 782     break;
 783   }
 784   case AMDGPU::JUMP:
 785     I->eraseFromParent();
 786     break;
 787   }
 788   I = MBB.end();
 789
 790   if (I == MBB.begin()) {
 791     return 1;
 792   }
 793   --I;
 794   switch (I->getOpcode()) {
 795     // FIXME: only one case??
 796   default:
 797     return 1;
 798   case AMDGPU::JUMP_COND: {
 799     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 800     clearFlag(predSet, 0, MO_FLAG_PUSH);
 801     I->eraseFromParent();
 802     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 803     if (CfAlu == MBB.end())
 804       break;
 805     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 806     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 807     break;
 808   }
 809   case AMDGPU::JUMP:
 810     I->eraseFromParent();
 811     break;
 812   }
 813   return 2;
 814 }
 815
 816 bool
 817 R600InstrInfo::isPredicated(const MachineInstr *MI) const {
 818   int idx = MI->findFirstPredOperandIdx();
 819   if (idx < 0)
 820     return false;
 821
 822   unsigned Reg = MI->getOperand(idx).getReg();
 823   switch (Reg) {
 824   default: return false;
 825   case AMDGPU::PRED_SEL_ONE:
 826   case AMDGPU::PRED_SEL_ZERO:
 827   case AMDGPU::PREDICATE_BIT:
 828     return true;
 829   }
 830 }
 831
 832 bool
 833 R600InstrInfo::isPredicable(MachineInstr *MI) const {
 834   // XXX: KILL* instructions can be predicated, but they must be the last
 835   // instruction in a clause, so this means any instructions after them cannot
 836   // be predicated.  Until we have proper support for instruction clauses in the
 837   // backend, we will mark KILL* instructions as unpredicable.
 838
 839   if (MI->getOpcode() == AMDGPU::KILLGT) {
 840     return false;
 841   } else if (MI->getOpcode() == AMDGPU::CF_ALU) {
 842     // If the clause start in the middle of MBB then the MBB has more
 843     // than a single clause, unable to predicate several clauses.
 844     if (MI->getParent()->begin() != MachineBasicBlock::iterator(MI))
 845       return false;
 846     // TODO: We don't support KC merging atm
 847     if (MI->getOperand(3).getImm() != 0 || MI->getOperand(4).getImm() != 0)
 848       return false;
 849     return true;
 850   } else if (isVector(*MI)) {
 851     return false;
 852   } else {
 853     return AMDGPUInstrInfo::isPredicable(MI);
 854   }
 855 }
 856
 857
 858 bool
 859 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
 860                                    unsigned NumCyles,
 861                                    unsigned ExtraPredCycles,
 862                                    const BranchProbability &Probability) const{
 863   return true;
 864 }
 865
 866 bool
 867 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
 868                                    unsigned NumTCycles,
 869                                    unsigned ExtraTCycles,
 870                                    MachineBasicBlock &FMBB,
 871                                    unsigned NumFCycles,
 872                                    unsigned ExtraFCycles,
 873                                    const BranchProbability &Probability) const {
 874   return true;
 875 }
 876
 877 bool
 878 R600InstrInfo::isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 879                                          unsigned NumCyles,
 880                                          const BranchProbability &Probability)
 881                                          const {
 882   return true;
 883 }
 884
 885 bool
 886 R600InstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 887                                          MachineBasicBlock &FMBB) const {
 888   return false;
 889 }
 890
 891
 892 bool
 893 R600InstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 894   MachineOperand &MO = Cond[1];
 895   switch (MO.getImm()) {
 896   case OPCODE_IS_ZERO_INT:
 897     MO.setImm(OPCODE_IS_NOT_ZERO_INT);
 898     break;
 899   case OPCODE_IS_NOT_ZERO_INT:
 900     MO.setImm(OPCODE_IS_ZERO_INT);
 901     break;
 902   case OPCODE_IS_ZERO:
 903     MO.setImm(OPCODE_IS_NOT_ZERO);
 904     break;
 905   case OPCODE_IS_NOT_ZERO:
 906     MO.setImm(OPCODE_IS_ZERO);
 907     break;
 908   default:
 909     return true;
 910   }
 911
 912   MachineOperand &MO2 = Cond[2];
 913   switch (MO2.getReg()) {
 914   case AMDGPU::PRED_SEL_ZERO:
 915     MO2.setReg(AMDGPU::PRED_SEL_ONE);
 916     break;
 917   case AMDGPU::PRED_SEL_ONE:
 918     MO2.setReg(AMDGPU::PRED_SEL_ZERO);
 919     break;
 920   default:
 921     return true;
 922   }
 923   return false;
 924 }
 925
 926 bool
 927 R600InstrInfo::DefinesPredicate(MachineInstr *MI,
 928                                 std::vector<MachineOperand> &Pred) const {
 929   return isPredicateSetter(MI->getOpcode());
 930 }
 931
 932
 933 bool
 934 R600InstrInfo::SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 935                        const SmallVectorImpl<MachineOperand> &Pred2) const {
 936   return false;
 937 }
 938
 939
 940 bool
 941 R600InstrInfo::PredicateInstruction(MachineInstr *MI,
 942                       const SmallVectorImpl<MachineOperand> &Pred) const {
 943   int PIdx = MI->findFirstPredOperandIdx();
 944
 945   if (MI->getOpcode() == AMDGPU::CF_ALU) {
 946     MI->getOperand(8).setImm(0);
 947     return true;
 948   }
 949
 950   if (PIdx != -1) {
 951     MachineOperand &PMO = MI->getOperand(PIdx);
 952     PMO.setReg(Pred[2].getReg());
 953     MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
 954     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
 955     return true;
 956   }
 957
 958   return false;
 959 }
 960
 961 unsigned int R600InstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
 962                                             const MachineInstr *MI,
 963                                             unsigned *PredCost) const {
 964   if (PredCost)
 965     *PredCost = 2;
 966   return 2;
 967 }
 968
 969 int R600InstrInfo::getIndirectIndexBegin(const MachineFunction &MF) const {
 970   const MachineRegisterInfo &MRI = MF.getRegInfo();
 971   const MachineFrameInfo *MFI = MF.getFrameInfo();
 972   int Offset = 0;
 973
 974   if (MFI->getNumObjects() == 0) {
 975     return -1;
 976   }
 977
 978   if (MRI.livein_empty()) {
 979     return 0;
 980   }
 981
 982   for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 983                                             LE = MRI.livein_end();
 984                                             LI != LE; ++LI) {
 985     Offset = std::max(Offset,
 986                       GET_REG_INDEX(RI.getEncodingValue(LI->first)));
 987   }
 988
 989   return Offset + 1;
 990 }
 991
 992 int R600InstrInfo::getIndirectIndexEnd(const MachineFunction &MF) const {
 993   int Offset = 0;
 994   const MachineFrameInfo *MFI = MF.getFrameInfo();
 995
 996   // Variable sized objects are not supported
 997   assert(!MFI->hasVarSizedObjects());
 998
 999   if (MFI->getNumObjects() == 0) {
1000     return -1;
1001   }
1002
1003   Offset = TM.getFrameLowering()->getFrameIndexOffset(MF, -1);
1004
1005   return getIndirectIndexBegin(MF) + Offset;
1006 }
1007
1008 std::vector<unsigned> R600InstrInfo::getIndirectReservedRegs(
1009                                              const MachineFunction &MF) const {
1010   const AMDGPUFrameLowering *TFL =
1011                  static_cast<const AMDGPUFrameLowering*>(TM.getFrameLowering());
1012   std::vector<unsigned> Regs;
1013
1014   unsigned StackWidth = TFL->getStackWidth(MF);
1015   int End = getIndirectIndexEnd(MF);
1016
1017   if (End == -1) {
1018     return Regs;
1019   }
1020
1021   for (int Index = getIndirectIndexBegin(MF); Index <= End; ++Index) {
1022     unsigned SuperReg = AMDGPU::R600_Reg128RegClass.getRegister(Index);
1023     Regs.push_back(SuperReg);
1024     for (unsigned Chan = 0; Chan < StackWidth; ++Chan) {
1025       unsigned Reg = AMDGPU::R600_TReg32RegClass.getRegister((4 * Index) + Chan);
1026       Regs.push_back(Reg);
1027     }
1028   }
1029   return Regs;
1030 }
1031
1032 unsigned R600InstrInfo::calculateIndirectAddress(unsigned RegIndex,
1033                                                  unsigned Channel) const {
1034   // XXX: Remove when we support a stack width > 2
1035   assert(Channel == 0);
1036   return RegIndex;
1037 }
1038
1039 const TargetRegisterClass * R600InstrInfo::getIndirectAddrStoreRegClass(
1040                                                      unsigned SourceReg) const {
1041   return &AMDGPU::R600_TReg32RegClass;
1042 }
1043
1044 const TargetRegisterClass *R600InstrInfo::getIndirectAddrLoadRegClass() const {
1045   return &AMDGPU::TRegMemRegClass;
1046 }
1047
1048 MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
1049                                        MachineBasicBlock::iterator I,
1050                                        unsigned ValueReg, unsigned Address,
1051                                        unsigned OffsetReg) const {
1052   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1053   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1054                                                AMDGPU::AR_X, OffsetReg);
1055   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1056
1057   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1058                                       AddrReg, ValueReg)
1059                                       .addReg(AMDGPU::AR_X,
1060                                            RegState::Implicit | RegState::Kill);
1061   setImmOperand(Mov, AMDGPU::OpName::dst_rel, 1);
1062   return Mov;
1063 }
1064
1065 MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
1066                                        MachineBasicBlock::iterator I,
1067                                        unsigned ValueReg, unsigned Address,
1068                                        unsigned OffsetReg) const {
1069   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1070   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1071                                                        AMDGPU::AR_X,
1072                                                        OffsetReg);
1073   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1074   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1075                                       ValueReg,
1076                                       AddrReg)
1077                                       .addReg(AMDGPU::AR_X,
1078                                            RegState::Implicit | RegState::Kill);
1079   setImmOperand(Mov, AMDGPU::OpName::src0_rel, 1);
1080
1081   return Mov;
1082 }
1083
1084 const TargetRegisterClass *R600InstrInfo::getSuperIndirectRegClass() const {
1085   return &AMDGPU::IndirectRegRegClass;
1086 }
1087
1088 unsigned R600InstrInfo::getMaxAlusPerClause() const {
1089   return 115;
1090 }
1091
1092 MachineInstrBuilder R600InstrInfo::buildDefaultInstruction(MachineBasicBlock &MBB,
1093                                                   MachineBasicBlock::iterator I,
1094                                                   unsigned Opcode,
1095                                                   unsigned DstReg,
1096                                                   unsigned Src0Reg,
1097                                                   unsigned Src1Reg) const {
1098   MachineInstrBuilder MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opcode),
1099     DstReg);           // $dst
1100
1101   if (Src1Reg) {
1102     MIB.addImm(0)     // $update_exec_mask
1103        .addImm(0);    // $update_predicate
1104   }
1105   MIB.addImm(1)        // $write
1106      .addImm(0)        // $omod
1107      .addImm(0)        // $dst_rel
1108      .addImm(0)        // $dst_clamp
1109      .addReg(Src0Reg)  // $src0
1110      .addImm(0)        // $src0_neg
1111      .addImm(0)        // $src0_rel
1112      .addImm(0)        // $src0_abs
1113      .addImm(-1);       // $src0_sel
1114
1115   if (Src1Reg) {
1116     MIB.addReg(Src1Reg) // $src1
1117        .addImm(0)       // $src1_neg
1118        .addImm(0)       // $src1_rel
1119        .addImm(0)       // $src1_abs
1120        .addImm(-1);      // $src1_sel
1121   }
1122
1123   //XXX: The r600g finalizer expects this to be 1, once we've moved the
1124   //scheduling to the backend, we can change the default to 0.
1125   MIB.addImm(1)        // $last
1126       .addReg(AMDGPU::PRED_SEL_OFF) // $pred_sel
1127       .addImm(0)         // $literal
1128       .addImm(0);        // $bank_swizzle
1129
1130   return MIB;
1131 }
1132
1133 #define OPERAND_CASE(Label) \
1134   case Label: { \
1135     static const unsigned Ops[] = \
1136     { \
1137       Label##_X, \
1138       Label##_Y, \
1139       Label##_Z, \
1140       Label##_W \
1141     }; \
1142     return Ops[Slot]; \
1143   }
1144
1145 static unsigned getSlotedOps(unsigned  Op, unsigned Slot) {
1146   switch (Op) {
1147   OPERAND_CASE(AMDGPU::OpName::update_exec_mask)
1148   OPERAND_CASE(AMDGPU::OpName::update_pred)
1149   OPERAND_CASE(AMDGPU::OpName::write)
1150   OPERAND_CASE(AMDGPU::OpName::omod)
1151   OPERAND_CASE(AMDGPU::OpName::dst_rel)
1152   OPERAND_CASE(AMDGPU::OpName::clamp)
1153   OPERAND_CASE(AMDGPU::OpName::src0)
1154   OPERAND_CASE(AMDGPU::OpName::src0_neg)
1155   OPERAND_CASE(AMDGPU::OpName::src0_rel)
1156   OPERAND_CASE(AMDGPU::OpName::src0_abs)
1157   OPERAND_CASE(AMDGPU::OpName::src0_sel)
1158   OPERAND_CASE(AMDGPU::OpName::src1)
1159   OPERAND_CASE(AMDGPU::OpName::src1_neg)
1160   OPERAND_CASE(AMDGPU::OpName::src1_rel)
1161   OPERAND_CASE(AMDGPU::OpName::src1_abs)
1162   OPERAND_CASE(AMDGPU::OpName::src1_sel)
1163   OPERAND_CASE(AMDGPU::OpName::pred_sel)
1164   default:
1165     llvm_unreachable("Wrong Operand");
1166   }
1167 }
1168
1169 #undef OPERAND_CASE
1170
1171 MachineInstr *R600InstrInfo::buildSlotOfVectorInstruction(
1172     MachineBasicBlock &MBB, MachineInstr *MI, unsigned Slot, unsigned DstReg)
1173     const {
1174   assert (MI->getOpcode() == AMDGPU::DOT_4 && "Not Implemented");
1175   unsigned Opcode;
1176   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
1177   if (ST.getGeneration() <= AMDGPUSubtarget::R700)
1178     Opcode = AMDGPU::DOT4_r600;
1179   else
1180     Opcode = AMDGPU::DOT4_eg;
1181   MachineBasicBlock::iterator I = MI;
1182   MachineOperand &Src0 = MI->getOperand(
1183       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src0, Slot)));
1184   MachineOperand &Src1 = MI->getOperand(
1185       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src1, Slot)));
1186   MachineInstr *MIB = buildDefaultInstruction(
1187       MBB, I, Opcode, DstReg, Src0.getReg(), Src1.getReg());
1188   static const unsigned  Operands[14] = {
1189     AMDGPU::OpName::update_exec_mask,
1190     AMDGPU::OpName::update_pred,
1191     AMDGPU::OpName::write,
1192     AMDGPU::OpName::omod,
1193     AMDGPU::OpName::dst_rel,
1194     AMDGPU::OpName::clamp,
1195     AMDGPU::OpName::src0_neg,
1196     AMDGPU::OpName::src0_rel,
1197     AMDGPU::OpName::src0_abs,
1198     AMDGPU::OpName::src0_sel,
1199     AMDGPU::OpName::src1_neg,
1200     AMDGPU::OpName::src1_rel,
1201     AMDGPU::OpName::src1_abs,
1202     AMDGPU::OpName::src1_sel,
1203   };
1204
1205   for (unsigned i = 0; i < 14; i++) {
1206     MachineOperand &MO = MI->getOperand(
1207         getOperandIdx(MI->getOpcode(), getSlotedOps(Operands[i], Slot)));
1208     assert (MO.isImm());
1209     setImmOperand(MIB, Operands[i], MO.getImm());
1210   }
1211   MIB->getOperand(20).setImm(0);
1212   return MIB;
1213 }
1214
1215 MachineInstr *R600InstrInfo::buildMovImm(MachineBasicBlock &BB,
1216                                          MachineBasicBlock::iterator I,
1217                                          unsigned DstReg,
1218                                          uint64_t Imm) const {
1219   MachineInstr *MovImm = buildDefaultInstruction(BB, I, AMDGPU::MOV, DstReg,
1220                                                   AMDGPU::ALU_LITERAL_X);
1221   setImmOperand(MovImm, AMDGPU::OpName::literal, Imm);
1222   return MovImm;
1223 }
1224
1225 int R600InstrInfo::getOperandIdx(const MachineInstr &MI, unsigned Op) const {
1226   return getOperandIdx(MI.getOpcode(), Op);
1227 }
1228
1229 int R600InstrInfo::getOperandIdx(unsigned Opcode, unsigned Op) const {
1230   return AMDGPU::getNamedOperandIdx(Opcode, Op);
1231 }
1232
1233 void R600InstrInfo::setImmOperand(MachineInstr *MI, unsigned Op,
1234                                   int64_t Imm) const {
1235   int Idx = getOperandIdx(*MI, Op);
1236   assert(Idx != -1 && "Operand not supported for this instruction.");
1237   assert(MI->getOperand(Idx).isImm());
1238   MI->getOperand(Idx).setImm(Imm);
1239 }
1240
1241 //===----------------------------------------------------------------------===//
1242 // Instruction flag getters/setters
1243 //===----------------------------------------------------------------------===//
1244
1245 bool R600InstrInfo::hasFlagOperand(const MachineInstr &MI) const {
1246   return GET_FLAG_OPERAND_IDX(get(MI.getOpcode()).TSFlags) != 0;
1247 }
1248
1249 MachineOperand &R600InstrInfo::getFlagOp(MachineInstr *MI, unsigned SrcIdx,
1250                                          unsigned Flag) const {
1251   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1252   int FlagIndex = 0;
1253   if (Flag != 0) {
1254     // If we pass something other than the default value of Flag to this
1255     // function, it means we are want to set a flag on an instruction
1256     // that uses native encoding.
1257     assert(HAS_NATIVE_OPERANDS(TargetFlags));
1258     bool IsOP3 = (TargetFlags & R600_InstFlag::OP3) == R600_InstFlag::OP3;
1259     switch (Flag) {
1260     case MO_FLAG_CLAMP:
1261       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::clamp);
1262       break;
1263     case MO_FLAG_MASK:
1264       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::write);
1265       break;
1266     case MO_FLAG_NOT_LAST:
1267     case MO_FLAG_LAST:
1268       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::last);
1269       break;
1270     case MO_FLAG_NEG:
1271       switch (SrcIdx) {
1272       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_neg); break;
1273       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_neg); break;
1274       case 2: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src2_neg); break;
1275       }
1276       break;
1277
1278     case MO_FLAG_ABS:
1279       assert(!IsOP3 && "Cannot set absolute value modifier for OP3 "
1280                        "instructions.");
1281       (void)IsOP3;
1282       switch (SrcIdx) {
1283       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_abs); break;
1284       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_abs); break;
1285       }
1286       break;
1287
1288     default:
1289       FlagIndex = -1;
1290       break;
1291     }
1292     assert(FlagIndex != -1 && "Flag not supported for this instruction");
1293   } else {
1294       FlagIndex = GET_FLAG_OPERAND_IDX(TargetFlags);
1295       assert(FlagIndex != 0 &&
1296          "Instruction flags not supported for this instruction");
1297   }
1298
1299   MachineOperand &FlagOp = MI->getOperand(FlagIndex);
1300   assert(FlagOp.isImm());
1301   return FlagOp;
1302 }
1303
1304 void R600InstrInfo::addFlag(MachineInstr *MI, unsigned Operand,
1305                             unsigned Flag) const {
1306   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1307   if (Flag == 0) {
1308     return;
1309   }
1310   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1311     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1312     if (Flag == MO_FLAG_NOT_LAST) {
1313       clearFlag(MI, Operand, MO_FLAG_LAST);
1314     } else if (Flag == MO_FLAG_MASK) {
1315       clearFlag(MI, Operand, Flag);
1316     } else {
1317       FlagOp.setImm(1);
1318     }
1319   } else {
1320       MachineOperand &FlagOp = getFlagOp(MI, Operand);
1321       FlagOp.setImm(FlagOp.getImm() | (Flag << (NUM_MO_FLAGS * Operand)));
1322   }
1323 }
1324
1325 void R600InstrInfo::clearFlag(MachineInstr *MI, unsigned Operand,
1326                               unsigned Flag) const {
1327   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1328   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1329     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1330     FlagOp.setImm(0);
1331   } else {
1332     MachineOperand &FlagOp = getFlagOp(MI);
1333     unsigned InstFlags = FlagOp.getImm();
1334     InstFlags &= ~(Flag << (NUM_MO_FLAGS * Operand));
1335     FlagOp.setImm(InstFlags);
1336   }
1337 }