lib/Target/R600/R600InstrInfo.cpp

   1 //===-- R600InstrInfo.cpp - R600 Instruction Information ------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief R600 Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "R600InstrInfo.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDGPUTargetMachine.h"
  19 #include "R600Defines.h"
  20 #include "R600MachineFunctionInfo.h"
  21 #include "R600RegisterInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25
  26 #define GET_INSTRINFO_CTOR
  27 #include "AMDGPUGenDFAPacketizer.inc"
  28
  29 using namespace llvm;
  30
  31 R600InstrInfo::R600InstrInfo(AMDGPUTargetMachine &tm)
  32   : AMDGPUInstrInfo(tm),
  33     RI(tm),
  34     ST(tm.getSubtarget<AMDGPUSubtarget>())
  35   { }
  36
  37 const R600RegisterInfo &R600InstrInfo::getRegisterInfo() const {
  38   return RI;
  39 }
  40
  41 bool R600InstrInfo::isTrig(const MachineInstr &MI) const {
  42   return get(MI.getOpcode()).TSFlags & R600_InstFlag::TRIG;
  43 }
  44
  45 bool R600InstrInfo::isVector(const MachineInstr &MI) const {
  46   return get(MI.getOpcode()).TSFlags & R600_InstFlag::VECTOR;
  47 }
  48
  49 void
  50 R600InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  51                            MachineBasicBlock::iterator MI, DebugLoc DL,
  52                            unsigned DestReg, unsigned SrcReg,
  53                            bool KillSrc) const {
  54   unsigned VectorComponents = 0;
  55   if (AMDGPU::R600_Reg128RegClass.contains(DestReg) &&
  56       AMDGPU::R600_Reg128RegClass.contains(SrcReg)) {
  57     VectorComponents = 4;
  58   } else if(AMDGPU::R600_Reg64RegClass.contains(DestReg) &&
  59             AMDGPU::R600_Reg64RegClass.contains(SrcReg)) {
  60     VectorComponents = 2;
  61   }
  62
  63   if (VectorComponents > 0) {
  64     for (unsigned I = 0; I < VectorComponents; I++) {
  65       unsigned SubRegIndex = RI.getSubRegFromChannel(I);
  66       buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  67                               RI.getSubReg(DestReg, SubRegIndex),
  68                               RI.getSubReg(SrcReg, SubRegIndex))
  69                               .addReg(DestReg,
  70                                       RegState::Define | RegState::Implicit);
  71     }
  72   } else {
  73     MachineInstr *NewMI = buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  74                                                   DestReg, SrcReg);
  75     NewMI->getOperand(getOperandIdx(*NewMI, AMDGPU::OpName::src0))
  76                                     .setIsKill(KillSrc);
  77   }
  78 }
  79
  80 unsigned R600InstrInfo::getIEQOpcode() const {
  81   return AMDGPU::SETE_INT;
  82 }
  83
  84 bool R600InstrInfo::isMov(unsigned Opcode) const {
  85
  86
  87   switch(Opcode) {
  88   default: return false;
  89   case AMDGPU::MOV:
  90   case AMDGPU::MOV_IMM_F32:
  91   case AMDGPU::MOV_IMM_I32:
  92     return true;
  93   }
  94 }
  95
  96 // Some instructions act as place holders to emulate operations that the GPU
  97 // hardware does automatically. This function can be used to check if
  98 // an opcode falls into this category.
  99 bool R600InstrInfo::isPlaceHolderOpcode(unsigned Opcode) const {
 100   switch (Opcode) {
 101   default: return false;
 102   case AMDGPU::RETURN:
 103     return true;
 104   }
 105 }
 106
 107 bool R600InstrInfo::isReductionOp(unsigned Opcode) const {
 108   return false;
 109 }
 110
 111 bool R600InstrInfo::isCubeOp(unsigned Opcode) const {
 112   switch(Opcode) {
 113     default: return false;
 114     case AMDGPU::CUBE_r600_pseudo:
 115     case AMDGPU::CUBE_r600_real:
 116     case AMDGPU::CUBE_eg_pseudo:
 117     case AMDGPU::CUBE_eg_real:
 118       return true;
 119   }
 120 }
 121
 122 bool R600InstrInfo::isALUInstr(unsigned Opcode) const {
 123   unsigned TargetFlags = get(Opcode).TSFlags;
 124
 125   return (TargetFlags & R600_InstFlag::ALU_INST);
 126 }
 127
 128 bool R600InstrInfo::hasInstrModifiers(unsigned Opcode) const {
 129   unsigned TargetFlags = get(Opcode).TSFlags;
 130
 131   return ((TargetFlags & R600_InstFlag::OP1) |
 132           (TargetFlags & R600_InstFlag::OP2) |
 133           (TargetFlags & R600_InstFlag::OP3));
 134 }
 135
 136 bool R600InstrInfo::isLDSInstr(unsigned Opcode) const {
 137   unsigned TargetFlags = get(Opcode).TSFlags;
 138
 139   return ((TargetFlags & R600_InstFlag::LDS_1A) |
 140           (TargetFlags & R600_InstFlag::LDS_1A1D) |
 141           (TargetFlags & R600_InstFlag::LDS_1A2D));
 142 }
 143
 144 bool R600InstrInfo::canBeConsideredALU(const MachineInstr *MI) const {
 145   if (isALUInstr(MI->getOpcode()))
 146     return true;
 147   if (isVector(*MI) || isCubeOp(MI->getOpcode()))
 148     return true;
 149   switch (MI->getOpcode()) {
 150   case AMDGPU::PRED_X:
 151   case AMDGPU::INTERP_PAIR_XY:
 152   case AMDGPU::INTERP_PAIR_ZW:
 153   case AMDGPU::INTERP_VEC_LOAD:
 154   case AMDGPU::COPY:
 155   case AMDGPU::DOT_4:
 156     return true;
 157   default:
 158     return false;
 159   }
 160 }
 161
 162 bool R600InstrInfo::isTransOnly(unsigned Opcode) const {
 163   if (ST.hasCaymanISA())
 164     return false;
 165   return (get(Opcode).getSchedClass() == AMDGPU::Sched::TransALU);
 166 }
 167
 168 bool R600InstrInfo::isTransOnly(const MachineInstr *MI) const {
 169   return isTransOnly(MI->getOpcode());
 170 }
 171
 172 bool R600InstrInfo::isVectorOnly(unsigned Opcode) const {
 173   return (get(Opcode).getSchedClass() == AMDGPU::Sched::VecALU);
 174 }
 175
 176 bool R600InstrInfo::isVectorOnly(const MachineInstr *MI) const {
 177   return isVectorOnly(MI->getOpcode());
 178 }
 179
 180 bool R600InstrInfo::isExport(unsigned Opcode) const {
 181   return (get(Opcode).TSFlags & R600_InstFlag::IS_EXPORT);
 182 }
 183
 184 bool R600InstrInfo::usesVertexCache(unsigned Opcode) const {
 185   return ST.hasVertexCache() && IS_VTX(get(Opcode));
 186 }
 187
 188 bool R600InstrInfo::usesVertexCache(const MachineInstr *MI) const {
 189   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 190   return MFI->ShaderType != ShaderType::COMPUTE && usesVertexCache(MI->getOpcode());
 191 }
 192
 193 bool R600InstrInfo::usesTextureCache(unsigned Opcode) const {
 194   return (!ST.hasVertexCache() && IS_VTX(get(Opcode))) || IS_TEX(get(Opcode));
 195 }
 196
 197 bool R600InstrInfo::usesTextureCache(const MachineInstr *MI) const {
 198   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 199   return (MFI->ShaderType == ShaderType::COMPUTE && usesVertexCache(MI->getOpcode())) ||
 200          usesTextureCache(MI->getOpcode());
 201 }
 202
 203 bool R600InstrInfo::mustBeLastInClause(unsigned Opcode) const {
 204   switch (Opcode) {
 205   case AMDGPU::KILLGT:
 206   case AMDGPU::GROUP_BARRIER:
 207     return true;
 208   default:
 209     return false;
 210   }
 211 }
 212
 213 bool R600InstrInfo::usesAddressRegister(MachineInstr *MI) const {
 214   return  MI->findRegisterUseOperandIdx(AMDGPU::AR_X) != -1;
 215 }
 216
 217 bool R600InstrInfo::definesAddressRegister(MachineInstr *MI) const {
 218   return MI->findRegisterDefOperandIdx(AMDGPU::AR_X) != -1;
 219 }
 220
 221 bool R600InstrInfo::readsLDSSrcReg(const MachineInstr *MI) const {
 222   if (!isALUInstr(MI->getOpcode())) {
 223     return false;
 224   }
 225   for (MachineInstr::const_mop_iterator I = MI->operands_begin(),
 226                                         E = MI->operands_end(); I != E; ++I) {
 227     if (!I->isReg() || !I->isUse() ||
 228         TargetRegisterInfo::isVirtualRegister(I->getReg()))
 229       continue;
 230
 231     if (AMDGPU::R600_LDS_SRC_REGRegClass.contains(I->getReg()))
 232       return true;
 233   }
 234   return false;
 235 }
 236
 237 int R600InstrInfo::getSrcIdx(unsigned Opcode, unsigned SrcNum) const {
 238   static const unsigned OpTable[] = {
 239     AMDGPU::OpName::src0,
 240     AMDGPU::OpName::src1,
 241     AMDGPU::OpName::src2
 242   };
 243
 244   assert (SrcNum < 3);
 245   return getOperandIdx(Opcode, OpTable[SrcNum]);
 246 }
 247
 248 #define SRC_SEL_ROWS 11
 249 int R600InstrInfo::getSelIdx(unsigned Opcode, unsigned SrcIdx) const {
 250   static const unsigned SrcSelTable[SRC_SEL_ROWS][2] = {
 251     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 252     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 253     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 254     {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 255     {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 256     {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 257     {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 258     {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 259     {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 260     {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 261     {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W}
 262   };
 263
 264   for (unsigned i = 0; i < SRC_SEL_ROWS; ++i) {
 265     if (getOperandIdx(Opcode, SrcSelTable[i][0]) == (int)SrcIdx) {
 266       return getOperandIdx(Opcode, SrcSelTable[i][1]);
 267     }
 268   }
 269   return -1;
 270 }
 271 #undef SRC_SEL_ROWS
 272
 273 SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 274 R600InstrInfo::getSrcs(MachineInstr *MI) const {
 275   SmallVector<std::pair<MachineOperand *, int64_t>, 3> Result;
 276
 277   if (MI->getOpcode() == AMDGPU::DOT_4) {
 278     static const unsigned OpTable[8][2] = {
 279       {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 280       {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 281       {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 282       {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 283       {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 284       {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 285       {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 286       {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W},
 287     };
 288
 289     for (unsigned j = 0; j < 8; j++) {
 290       MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
 291                                                         OpTable[j][0]));
 292       unsigned Reg = MO.getReg();
 293       if (Reg == AMDGPU::ALU_CONST) {
 294         unsigned Sel = MI->getOperand(getOperandIdx(MI->getOpcode(),
 295                                                     OpTable[j][1])).getImm();
 296         Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 297         continue;
 298       }
 299
 300     }
 301     return Result;
 302   }
 303
 304   static const unsigned OpTable[3][2] = {
 305     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 306     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 307     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 308   };
 309
 310   for (unsigned j = 0; j < 3; j++) {
 311     int SrcIdx = getOperandIdx(MI->getOpcode(), OpTable[j][0]);
 312     if (SrcIdx < 0)
 313       break;
 314     MachineOperand &MO = MI->getOperand(SrcIdx);
 315     unsigned Reg = MI->getOperand(SrcIdx).getReg();
 316     if (Reg == AMDGPU::ALU_CONST) {
 317       unsigned Sel = MI->getOperand(
 318           getOperandIdx(MI->getOpcode(), OpTable[j][1])).getImm();
 319       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 320       continue;
 321     }
 322     if (Reg == AMDGPU::ALU_LITERAL_X) {
 323       unsigned Imm = MI->getOperand(
 324           getOperandIdx(MI->getOpcode(), AMDGPU::OpName::literal)).getImm();
 325       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Imm));
 326       continue;
 327     }
 328     Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, 0));
 329   }
 330   return Result;
 331 }
 332
 333 std::vector<std::pair<int, unsigned> >
 334 R600InstrInfo::ExtractSrcs(MachineInstr *MI,
 335                            const DenseMap<unsigned, unsigned> &PV,
 336                            unsigned &ConstCount) const {
 337   ConstCount = 0;
 338   const SmallVector<std::pair<MachineOperand *, int64_t>, 3> Srcs = getSrcs(MI);
 339   const std::pair<int, unsigned> DummyPair(-1, 0);
 340   std::vector<std::pair<int, unsigned> > Result;
 341   unsigned i = 0;
 342   for (unsigned n = Srcs.size(); i < n; ++i) {
 343     unsigned Reg = Srcs[i].first->getReg();
 344     unsigned Index = RI.getEncodingValue(Reg) & 0xff;
 345     if (Reg == AMDGPU::OQAP) {
 346       Result.push_back(std::pair<int, unsigned>(Index, 0));
 347     }
 348     if (PV.find(Reg) != PV.end()) {
 349       // 255 is used to tells its a PS/PV reg
 350       Result.push_back(std::pair<int, unsigned>(255, 0));
 351       continue;
 352     }
 353     if (Index > 127) {
 354       ConstCount++;
 355       Result.push_back(DummyPair);
 356       continue;
 357     }
 358     unsigned Chan = RI.getHWRegChan(Reg);
 359     Result.push_back(std::pair<int, unsigned>(Index, Chan));
 360   }
 361   for (; i < 3; ++i)
 362     Result.push_back(DummyPair);
 363   return Result;
 364 }
 365
 366 static std::vector<std::pair<int, unsigned> >
 367 Swizzle(std::vector<std::pair<int, unsigned> > Src,
 368         R600InstrInfo::BankSwizzle Swz) {
 369   if (Src[0] == Src[1])
 370     Src[1].first = -1;
 371   switch (Swz) {
 372   case R600InstrInfo::ALU_VEC_012_SCL_210:
 373     break;
 374   case R600InstrInfo::ALU_VEC_021_SCL_122:
 375     std::swap(Src[1], Src[2]);
 376     break;
 377   case R600InstrInfo::ALU_VEC_102_SCL_221:
 378     std::swap(Src[0], Src[1]);
 379     break;
 380   case R600InstrInfo::ALU_VEC_120_SCL_212:
 381     std::swap(Src[0], Src[1]);
 382     std::swap(Src[0], Src[2]);
 383     break;
 384   case R600InstrInfo::ALU_VEC_201:
 385     std::swap(Src[0], Src[2]);
 386     std::swap(Src[0], Src[1]);
 387     break;
 388   case R600InstrInfo::ALU_VEC_210:
 389     std::swap(Src[0], Src[2]);
 390     break;
 391   }
 392   return Src;
 393 }
 394
 395 static unsigned
 396 getTransSwizzle(R600InstrInfo::BankSwizzle Swz, unsigned Op) {
 397   switch (Swz) {
 398   case R600InstrInfo::ALU_VEC_012_SCL_210: {
 399     unsigned Cycles[3] = { 2, 1, 0};
 400     return Cycles[Op];
 401   }
 402   case R600InstrInfo::ALU_VEC_021_SCL_122: {
 403     unsigned Cycles[3] = { 1, 2, 2};
 404     return Cycles[Op];
 405   }
 406   case R600InstrInfo::ALU_VEC_120_SCL_212: {
 407     unsigned Cycles[3] = { 2, 1, 2};
 408     return Cycles[Op];
 409   }
 410   case R600InstrInfo::ALU_VEC_102_SCL_221: {
 411     unsigned Cycles[3] = { 2, 2, 1};
 412     return Cycles[Op];
 413   }
 414   default:
 415     llvm_unreachable("Wrong Swizzle for Trans Slot");
 416     return 0;
 417   }
 418 }
 419
 420 /// returns how many MIs (whose inputs are represented by IGSrcs) can be packed
 421 /// in the same Instruction Group while meeting read port limitations given a
 422 /// Swz swizzle sequence.
 423 unsigned  R600InstrInfo::isLegalUpTo(
 424     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 425     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 426     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 427     R600InstrInfo::BankSwizzle TransSwz) const {
 428   int Vector[4][3];
 429   memset(Vector, -1, sizeof(Vector));
 430   for (unsigned i = 0, e = IGSrcs.size(); i < e; i++) {
 431     const std::vector<std::pair<int, unsigned> > &Srcs =
 432         Swizzle(IGSrcs[i], Swz[i]);
 433     for (unsigned j = 0; j < 3; j++) {
 434       const std::pair<int, unsigned> &Src = Srcs[j];
 435       if (Src.first < 0 || Src.first == 255)
 436         continue;
 437       if (Src.first == GET_REG_INDEX(RI.getEncodingValue(AMDGPU::OQAP))) {
 438         if (Swz[i] != R600InstrInfo::ALU_VEC_012_SCL_210 &&
 439             Swz[i] != R600InstrInfo::ALU_VEC_021_SCL_122) {
 440             // The value from output queue A (denoted by register OQAP) can
 441             // only be fetched during the first cycle.
 442             return false;
 443         }
 444         // OQAP does not count towards the normal read port restrictions
 445         continue;
 446       }
 447       if (Vector[Src.second][j] < 0)
 448         Vector[Src.second][j] = Src.first;
 449       if (Vector[Src.second][j] != Src.first)
 450         return i;
 451     }
 452   }
 453   // Now check Trans Alu
 454   for (unsigned i = 0, e = TransSrcs.size(); i < e; ++i) {
 455     const std::pair<int, unsigned> &Src = TransSrcs[i];
 456     unsigned Cycle = getTransSwizzle(TransSwz, i);
 457     if (Src.first < 0)
 458       continue;
 459     if (Src.first == 255)
 460       continue;
 461     if (Vector[Src.second][Cycle] < 0)
 462       Vector[Src.second][Cycle] = Src.first;
 463     if (Vector[Src.second][Cycle] != Src.first)
 464       return IGSrcs.size() - 1;
 465   }
 466   return IGSrcs.size();
 467 }
 468
 469 /// Given a swizzle sequence SwzCandidate and an index Idx, returns the next
 470 /// (in lexicographic term) swizzle sequence assuming that all swizzles after
 471 /// Idx can be skipped
 472 static bool
 473 NextPossibleSolution(
 474     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 475     unsigned Idx) {
 476   assert(Idx < SwzCandidate.size());
 477   int ResetIdx = Idx;
 478   while (ResetIdx > -1 && SwzCandidate[ResetIdx] == R600InstrInfo::ALU_VEC_210)
 479     ResetIdx --;
 480   for (unsigned i = ResetIdx + 1, e = SwzCandidate.size(); i < e; i++) {
 481     SwzCandidate[i] = R600InstrInfo::ALU_VEC_012_SCL_210;
 482   }
 483   if (ResetIdx == -1)
 484     return false;
 485   int NextSwizzle = SwzCandidate[ResetIdx] + 1;
 486   SwzCandidate[ResetIdx] = (R600InstrInfo::BankSwizzle)NextSwizzle;
 487   return true;
 488 }
 489
 490 /// Enumerate all possible Swizzle sequence to find one that can meet all
 491 /// read port requirements.
 492 bool R600InstrInfo::FindSwizzleForVectorSlot(
 493     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 494     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 495     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 496     R600InstrInfo::BankSwizzle TransSwz) const {
 497   unsigned ValidUpTo = 0;
 498   do {
 499     ValidUpTo = isLegalUpTo(IGSrcs, SwzCandidate, TransSrcs, TransSwz);
 500     if (ValidUpTo == IGSrcs.size())
 501       return true;
 502   } while (NextPossibleSolution(SwzCandidate, ValidUpTo));
 503   return false;
 504 }
 505
 506 /// Instructions in Trans slot can't read gpr at cycle 0 if they also read
 507 /// a const, and can't read a gpr at cycle 1 if they read 2 const.
 508 static bool
 509 isConstCompatible(R600InstrInfo::BankSwizzle TransSwz,
 510                   const std::vector<std::pair<int, unsigned> > &TransOps,
 511                   unsigned ConstCount) {
 512   // TransALU can't read 3 constants
 513   if (ConstCount > 2)
 514     return false;
 515   for (unsigned i = 0, e = TransOps.size(); i < e; ++i) {
 516     const std::pair<int, unsigned> &Src = TransOps[i];
 517     unsigned Cycle = getTransSwizzle(TransSwz, i);
 518     if (Src.first < 0)
 519       continue;
 520     if (ConstCount > 0 && Cycle == 0)
 521       return false;
 522     if (ConstCount > 1 && Cycle == 1)
 523       return false;
 524   }
 525   return true;
 526 }
 527
 528 bool
 529 R600InstrInfo::fitsReadPortLimitations(const std::vector<MachineInstr *> &IG,
 530                                        const DenseMap<unsigned, unsigned> &PV,
 531                                        std::vector<BankSwizzle> &ValidSwizzle,
 532                                        bool isLastAluTrans)
 533     const {
 534   //Todo : support shared src0 - src1 operand
 535
 536   std::vector<std::vector<std::pair<int, unsigned> > > IGSrcs;
 537   ValidSwizzle.clear();
 538   unsigned ConstCount;
 539   BankSwizzle TransBS = ALU_VEC_012_SCL_210;
 540   for (unsigned i = 0, e = IG.size(); i < e; ++i) {
 541     IGSrcs.push_back(ExtractSrcs(IG[i], PV, ConstCount));
 542     unsigned Op = getOperandIdx(IG[i]->getOpcode(),
 543         AMDGPU::OpName::bank_swizzle);
 544     ValidSwizzle.push_back( (R600InstrInfo::BankSwizzle)
 545         IG[i]->getOperand(Op).getImm());
 546   }
 547   std::vector<std::pair<int, unsigned> > TransOps;
 548   if (!isLastAluTrans)
 549     return FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps, TransBS);
 550
 551   TransOps = IGSrcs.back();
 552   IGSrcs.pop_back();
 553   ValidSwizzle.pop_back();
 554
 555   static const R600InstrInfo::BankSwizzle TransSwz[] = {
 556     ALU_VEC_012_SCL_210,
 557     ALU_VEC_021_SCL_122,
 558     ALU_VEC_120_SCL_212,
 559     ALU_VEC_102_SCL_221
 560   };
 561   for (unsigned i = 0; i < 4; i++) {
 562     TransBS = TransSwz[i];
 563     if (!isConstCompatible(TransBS, TransOps, ConstCount))
 564       continue;
 565     bool Result = FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps,
 566         TransBS);
 567     if (Result) {
 568       ValidSwizzle.push_back(TransBS);
 569       return true;
 570     }
 571   }
 572
 573   return false;
 574 }
 575
 576
 577 bool
 578 R600InstrInfo::fitsConstReadLimitations(const std::vector<unsigned> &Consts)
 579     const {
 580   assert (Consts.size() <= 12 && "Too many operands in instructions group");
 581   unsigned Pair1 = 0, Pair2 = 0;
 582   for (unsigned i = 0, n = Consts.size(); i < n; ++i) {
 583     unsigned ReadConstHalf = Consts[i] & 2;
 584     unsigned ReadConstIndex = Consts[i] & (~3);
 585     unsigned ReadHalfConst = ReadConstIndex | ReadConstHalf;
 586     if (!Pair1) {
 587       Pair1 = ReadHalfConst;
 588       continue;
 589     }
 590     if (Pair1 == ReadHalfConst)
 591       continue;
 592     if (!Pair2) {
 593       Pair2 = ReadHalfConst;
 594       continue;
 595     }
 596     if (Pair2 != ReadHalfConst)
 597       return false;
 598   }
 599   return true;
 600 }
 601
 602 bool
 603 R600InstrInfo::fitsConstReadLimitations(const std::vector<MachineInstr *> &MIs)
 604     const {
 605   std::vector<unsigned> Consts;
 606   SmallSet<int64_t, 4> Literals;
 607   for (unsigned i = 0, n = MIs.size(); i < n; i++) {
 608     MachineInstr *MI = MIs[i];
 609     if (!isALUInstr(MI->getOpcode()))
 610       continue;
 611
 612     const SmallVectorImpl<std::pair<MachineOperand *, int64_t> > &Srcs =
 613         getSrcs(MI);
 614
 615     for (unsigned j = 0, e = Srcs.size(); j < e; j++) {
 616       std::pair<MachineOperand *, unsigned> Src = Srcs[j];
 617       if (Src.first->getReg() == AMDGPU::ALU_LITERAL_X)
 618         Literals.insert(Src.second);
 619       if (Literals.size() > 4)
 620         return false;
 621       if (Src.first->getReg() == AMDGPU::ALU_CONST)
 622         Consts.push_back(Src.second);
 623       if (AMDGPU::R600_KC0RegClass.contains(Src.first->getReg()) ||
 624           AMDGPU::R600_KC1RegClass.contains(Src.first->getReg())) {
 625         unsigned Index = RI.getEncodingValue(Src.first->getReg()) & 0xff;
 626         unsigned Chan = RI.getHWRegChan(Src.first->getReg());
 627         Consts.push_back((Index << 2) | Chan);
 628       }
 629     }
 630   }
 631   return fitsConstReadLimitations(Consts);
 632 }
 633
 634 DFAPacketizer *R600InstrInfo::CreateTargetScheduleState(const TargetMachine *TM,
 635     const ScheduleDAG *DAG) const {
 636   const InstrItineraryData *II = TM->getInstrItineraryData();
 637   return TM->getSubtarget<AMDGPUSubtarget>().createDFAPacketizer(II);
 638 }
 639
 640 static bool
 641 isPredicateSetter(unsigned Opcode) {
 642   switch (Opcode) {
 643   case AMDGPU::PRED_X:
 644     return true;
 645   default:
 646     return false;
 647   }
 648 }
 649
 650 static MachineInstr *
 651 findFirstPredicateSetterFrom(MachineBasicBlock &MBB,
 652                              MachineBasicBlock::iterator I) {
 653   while (I != MBB.begin()) {
 654     --I;
 655     MachineInstr *MI = I;
 656     if (isPredicateSetter(MI->getOpcode()))
 657       return MI;
 658   }
 659
 660   return NULL;
 661 }
 662
 663 static
 664 bool isJump(unsigned Opcode) {
 665   return Opcode == AMDGPU::JUMP || Opcode == AMDGPU::JUMP_COND;
 666 }
 667
 668 static bool isBranch(unsigned Opcode) {
 669   return Opcode == AMDGPU::BRANCH || Opcode == AMDGPU::BRANCH_COND_i32 ||
 670       Opcode == AMDGPU::BRANCH_COND_f32;
 671 }
 672
 673 bool
 674 R600InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 675                              MachineBasicBlock *&TBB,
 676                              MachineBasicBlock *&FBB,
 677                              SmallVectorImpl<MachineOperand> &Cond,
 678                              bool AllowModify) const {
 679   // Most of the following comes from the ARM implementation of AnalyzeBranch
 680
 681   // If the block has no terminators, it just falls into the block after it.
 682   MachineBasicBlock::iterator I = MBB.end();
 683   if (I == MBB.begin())
 684     return false;
 685   --I;
 686   while (I->isDebugValue()) {
 687     if (I == MBB.begin())
 688       return false;
 689     --I;
 690   }
 691   // AMDGPU::BRANCH* instructions are only available after isel and are not
 692   // handled
 693   if (isBranch(I->getOpcode()))
 694     return true;
 695   if (!isJump(static_cast<MachineInstr *>(I)->getOpcode())) {
 696     return false;
 697   }
 698
 699   // Get the last instruction in the block.
 700   MachineInstr *LastInst = I;
 701
 702   // If there is only one terminator instruction, process it.
 703   unsigned LastOpc = LastInst->getOpcode();
 704   if (I == MBB.begin() ||
 705           !isJump(static_cast<MachineInstr *>(--I)->getOpcode())) {
 706     if (LastOpc == AMDGPU::JUMP) {
 707       TBB = LastInst->getOperand(0).getMBB();
 708       return false;
 709     } else if (LastOpc == AMDGPU::JUMP_COND) {
 710       MachineInstr *predSet = I;
 711       while (!isPredicateSetter(predSet->getOpcode())) {
 712         predSet = --I;
 713       }
 714       TBB = LastInst->getOperand(0).getMBB();
 715       Cond.push_back(predSet->getOperand(1));
 716       Cond.push_back(predSet->getOperand(2));
 717       Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 718       return false;
 719     }
 720     return true;  // Can't handle indirect branch.
 721   }
 722
 723   // Get the instruction before it if it is a terminator.
 724   MachineInstr *SecondLastInst = I;
 725   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 726
 727   // If the block ends with a B and a Bcc, handle it.
 728   if (SecondLastOpc == AMDGPU::JUMP_COND && LastOpc == AMDGPU::JUMP) {
 729     MachineInstr *predSet = --I;
 730     while (!isPredicateSetter(predSet->getOpcode())) {
 731       predSet = --I;
 732     }
 733     TBB = SecondLastInst->getOperand(0).getMBB();
 734     FBB = LastInst->getOperand(0).getMBB();
 735     Cond.push_back(predSet->getOperand(1));
 736     Cond.push_back(predSet->getOperand(2));
 737     Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 738     return false;
 739   }
 740
 741   // Otherwise, can't handle this.
 742   return true;
 743 }
 744
 745 int R600InstrInfo::getBranchInstr(const MachineOperand &op) const {
 746   const MachineInstr *MI = op.getParent();
 747
 748   switch (MI->getDesc().OpInfo->RegClass) {
 749   default: // FIXME: fallthrough??
 750   case AMDGPU::GPRI32RegClassID: return AMDGPU::BRANCH_COND_i32;
 751   case AMDGPU::GPRF32RegClassID: return AMDGPU::BRANCH_COND_f32;
 752   };
 753 }
 754
 755 static
 756 MachineBasicBlock::iterator FindLastAluClause(MachineBasicBlock &MBB) {
 757   for (MachineBasicBlock::reverse_iterator It = MBB.rbegin(), E = MBB.rend();
 758       It != E; ++It) {
 759     if (It->getOpcode() == AMDGPU::CF_ALU ||
 760         It->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE)
 761       return llvm::prior(It.base());
 762   }
 763   return MBB.end();
 764 }
 765
 766 unsigned
 767 R600InstrInfo::InsertBranch(MachineBasicBlock &MBB,
 768                             MachineBasicBlock *TBB,
 769                             MachineBasicBlock *FBB,
 770                             const SmallVectorImpl<MachineOperand> &Cond,
 771                             DebugLoc DL) const {
 772   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 773
 774   if (FBB == 0) {
 775     if (Cond.empty()) {
 776       BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(TBB);
 777       return 1;
 778     } else {
 779       MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 780       assert(PredSet && "No previous predicate !");
 781       addFlag(PredSet, 0, MO_FLAG_PUSH);
 782       PredSet->getOperand(2).setImm(Cond[1].getImm());
 783
 784       BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 785              .addMBB(TBB)
 786              .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 787       MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 788       if (CfAlu == MBB.end())
 789         return 1;
 790       assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 791       CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 792       return 1;
 793     }
 794   } else {
 795     MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 796     assert(PredSet && "No previous predicate !");
 797     addFlag(PredSet, 0, MO_FLAG_PUSH);
 798     PredSet->getOperand(2).setImm(Cond[1].getImm());
 799     BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 800             .addMBB(TBB)
 801             .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 802     BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(FBB);
 803     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 804     if (CfAlu == MBB.end())
 805       return 2;
 806     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 807     CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 808     return 2;
 809   }
 810 }
 811
 812 unsigned
 813 R600InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 814
 815   // Note : we leave PRED* instructions there.
 816   // They may be needed when predicating instructions.
 817
 818   MachineBasicBlock::iterator I = MBB.end();
 819
 820   if (I == MBB.begin()) {
 821     return 0;
 822   }
 823   --I;
 824   switch (I->getOpcode()) {
 825   default:
 826     return 0;
 827   case AMDGPU::JUMP_COND: {
 828     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 829     clearFlag(predSet, 0, MO_FLAG_PUSH);
 830     I->eraseFromParent();
 831     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 832     if (CfAlu == MBB.end())
 833       break;
 834     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 835     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 836     break;
 837   }
 838   case AMDGPU::JUMP:
 839     I->eraseFromParent();
 840     break;
 841   }
 842   I = MBB.end();
 843
 844   if (I == MBB.begin()) {
 845     return 1;
 846   }
 847   --I;
 848   switch (I->getOpcode()) {
 849     // FIXME: only one case??
 850   default:
 851     return 1;
 852   case AMDGPU::JUMP_COND: {
 853     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 854     clearFlag(predSet, 0, MO_FLAG_PUSH);
 855     I->eraseFromParent();
 856     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 857     if (CfAlu == MBB.end())
 858       break;
 859     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 860     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 861     break;
 862   }
 863   case AMDGPU::JUMP:
 864     I->eraseFromParent();
 865     break;
 866   }
 867   return 2;
 868 }
 869
 870 bool
 871 R600InstrInfo::isPredicated(const MachineInstr *MI) const {
 872   int idx = MI->findFirstPredOperandIdx();
 873   if (idx < 0)
 874     return false;
 875
 876   unsigned Reg = MI->getOperand(idx).getReg();
 877   switch (Reg) {
 878   default: return false;
 879   case AMDGPU::PRED_SEL_ONE:
 880   case AMDGPU::PRED_SEL_ZERO:
 881   case AMDGPU::PREDICATE_BIT:
 882     return true;
 883   }
 884 }
 885
 886 bool
 887 R600InstrInfo::isPredicable(MachineInstr *MI) const {
 888   // XXX: KILL* instructions can be predicated, but they must be the last
 889   // instruction in a clause, so this means any instructions after them cannot
 890   // be predicated.  Until we have proper support for instruction clauses in the
 891   // backend, we will mark KILL* instructions as unpredicable.
 892
 893   if (MI->getOpcode() == AMDGPU::KILLGT) {
 894     return false;
 895   } else if (MI->getOpcode() == AMDGPU::CF_ALU) {
 896     // If the clause start in the middle of MBB then the MBB has more
 897     // than a single clause, unable to predicate several clauses.
 898     if (MI->getParent()->begin() != MachineBasicBlock::iterator(MI))
 899       return false;
 900     // TODO: We don't support KC merging atm
 901     if (MI->getOperand(3).getImm() != 0 || MI->getOperand(4).getImm() != 0)
 902       return false;
 903     return true;
 904   } else if (isVector(*MI)) {
 905     return false;
 906   } else {
 907     return AMDGPUInstrInfo::isPredicable(MI);
 908   }
 909 }
 910
 911
 912 bool
 913 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
 914                                    unsigned NumCyles,
 915                                    unsigned ExtraPredCycles,
 916                                    const BranchProbability &Probability) const{
 917   return true;
 918 }
 919
 920 bool
 921 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
 922                                    unsigned NumTCycles,
 923                                    unsigned ExtraTCycles,
 924                                    MachineBasicBlock &FMBB,
 925                                    unsigned NumFCycles,
 926                                    unsigned ExtraFCycles,
 927                                    const BranchProbability &Probability) const {
 928   return true;
 929 }
 930
 931 bool
 932 R600InstrInfo::isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 933                                          unsigned NumCyles,
 934                                          const BranchProbability &Probability)
 935                                          const {
 936   return true;
 937 }
 938
 939 bool
 940 R600InstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 941                                          MachineBasicBlock &FMBB) const {
 942   return false;
 943 }
 944
 945
 946 bool
 947 R600InstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 948   MachineOperand &MO = Cond[1];
 949   switch (MO.getImm()) {
 950   case OPCODE_IS_ZERO_INT:
 951     MO.setImm(OPCODE_IS_NOT_ZERO_INT);
 952     break;
 953   case OPCODE_IS_NOT_ZERO_INT:
 954     MO.setImm(OPCODE_IS_ZERO_INT);
 955     break;
 956   case OPCODE_IS_ZERO:
 957     MO.setImm(OPCODE_IS_NOT_ZERO);
 958     break;
 959   case OPCODE_IS_NOT_ZERO:
 960     MO.setImm(OPCODE_IS_ZERO);
 961     break;
 962   default:
 963     return true;
 964   }
 965
 966   MachineOperand &MO2 = Cond[2];
 967   switch (MO2.getReg()) {
 968   case AMDGPU::PRED_SEL_ZERO:
 969     MO2.setReg(AMDGPU::PRED_SEL_ONE);
 970     break;
 971   case AMDGPU::PRED_SEL_ONE:
 972     MO2.setReg(AMDGPU::PRED_SEL_ZERO);
 973     break;
 974   default:
 975     return true;
 976   }
 977   return false;
 978 }
 979
 980 bool
 981 R600InstrInfo::DefinesPredicate(MachineInstr *MI,
 982                                 std::vector<MachineOperand> &Pred) const {
 983   return isPredicateSetter(MI->getOpcode());
 984 }
 985
 986
 987 bool
 988 R600InstrInfo::SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 989                        const SmallVectorImpl<MachineOperand> &Pred2) const {
 990   return false;
 991 }
 992
 993
 994 bool
 995 R600InstrInfo::PredicateInstruction(MachineInstr *MI,
 996                       const SmallVectorImpl<MachineOperand> &Pred) const {
 997   int PIdx = MI->findFirstPredOperandIdx();
 998
 999   if (MI->getOpcode() == AMDGPU::CF_ALU) {
1000     MI->getOperand(8).setImm(0);
1001     return true;
1002   }
1003
1004   if (PIdx != -1) {
1005     MachineOperand &PMO = MI->getOperand(PIdx);
1006     PMO.setReg(Pred[2].getReg());
1007     MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1008     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
1009     return true;
1010   }
1011
1012   return false;
1013 }
1014
1015 unsigned int R600InstrInfo::getPredicationCost(const MachineInstr *) const {
1016   return 2;
1017 }
1018
1019 unsigned int R600InstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
1020                                             const MachineInstr *MI,
1021                                             unsigned *PredCost) const {
1022   if (PredCost)
1023     *PredCost = 2;
1024   return 2;
1025 }
1026
1027 void  R600InstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1028                                              const MachineFunction &MF) const {
1029   const AMDGPUFrameLowering *TFL =
1030                  static_cast<const AMDGPUFrameLowering*>(TM.getFrameLowering());
1031
1032   unsigned StackWidth = TFL->getStackWidth(MF);
1033   int End = getIndirectIndexEnd(MF);
1034
1035   if (End == -1)
1036     return;
1037
1038   for (int Index = getIndirectIndexBegin(MF); Index <= End; ++Index) {
1039     unsigned SuperReg = AMDGPU::R600_Reg128RegClass.getRegister(Index);
1040     Reserved.set(SuperReg);
1041     for (unsigned Chan = 0; Chan < StackWidth; ++Chan) {
1042       unsigned Reg = AMDGPU::R600_TReg32RegClass.getRegister((4 * Index) + Chan);
1043       Reserved.set(Reg);
1044     }
1045   }
1046 }
1047
1048 unsigned R600InstrInfo::calculateIndirectAddress(unsigned RegIndex,
1049                                                  unsigned Channel) const {
1050   // XXX: Remove when we support a stack width > 2
1051   assert(Channel == 0);
1052   return RegIndex;
1053 }
1054
1055 const TargetRegisterClass *R600InstrInfo::getIndirectAddrRegClass() const {
1056   return &AMDGPU::R600_TReg32_XRegClass;
1057 }
1058
1059 MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
1060                                        MachineBasicBlock::iterator I,
1061                                        unsigned ValueReg, unsigned Address,
1062                                        unsigned OffsetReg) const {
1063   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1064   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1065                                                AMDGPU::AR_X, OffsetReg);
1066   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1067
1068   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1069                                       AddrReg, ValueReg)
1070                                       .addReg(AMDGPU::AR_X,
1071                                            RegState::Implicit | RegState::Kill);
1072   setImmOperand(Mov, AMDGPU::OpName::dst_rel, 1);
1073   return Mov;
1074 }
1075
1076 MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
1077                                        MachineBasicBlock::iterator I,
1078                                        unsigned ValueReg, unsigned Address,
1079                                        unsigned OffsetReg) const {
1080   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1081   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1082                                                        AMDGPU::AR_X,
1083                                                        OffsetReg);
1084   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1085   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1086                                       ValueReg,
1087                                       AddrReg)
1088                                       .addReg(AMDGPU::AR_X,
1089                                            RegState::Implicit | RegState::Kill);
1090   setImmOperand(Mov, AMDGPU::OpName::src0_rel, 1);
1091
1092   return Mov;
1093 }
1094
1095 unsigned R600InstrInfo::getMaxAlusPerClause() const {
1096   return 115;
1097 }
1098
1099 MachineInstrBuilder R600InstrInfo::buildDefaultInstruction(MachineBasicBlock &MBB,
1100                                                   MachineBasicBlock::iterator I,
1101                                                   unsigned Opcode,
1102                                                   unsigned DstReg,
1103                                                   unsigned Src0Reg,
1104                                                   unsigned Src1Reg) const {
1105   MachineInstrBuilder MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opcode),
1106     DstReg);           // $dst
1107
1108   if (Src1Reg) {
1109     MIB.addImm(0)     // $update_exec_mask
1110        .addImm(0);    // $update_predicate
1111   }
1112   MIB.addImm(1)        // $write
1113      .addImm(0)        // $omod
1114      .addImm(0)        // $dst_rel
1115      .addImm(0)        // $dst_clamp
1116      .addReg(Src0Reg)  // $src0
1117      .addImm(0)        // $src0_neg
1118      .addImm(0)        // $src0_rel
1119      .addImm(0)        // $src0_abs
1120      .addImm(-1);       // $src0_sel
1121
1122   if (Src1Reg) {
1123     MIB.addReg(Src1Reg) // $src1
1124        .addImm(0)       // $src1_neg
1125        .addImm(0)       // $src1_rel
1126        .addImm(0)       // $src1_abs
1127        .addImm(-1);      // $src1_sel
1128   }
1129
1130   //XXX: The r600g finalizer expects this to be 1, once we've moved the
1131   //scheduling to the backend, we can change the default to 0.
1132   MIB.addImm(1)        // $last
1133       .addReg(AMDGPU::PRED_SEL_OFF) // $pred_sel
1134       .addImm(0)         // $literal
1135       .addImm(0);        // $bank_swizzle
1136
1137   return MIB;
1138 }
1139
1140 #define OPERAND_CASE(Label) \
1141   case Label: { \
1142     static const unsigned Ops[] = \
1143     { \
1144       Label##_X, \
1145       Label##_Y, \
1146       Label##_Z, \
1147       Label##_W \
1148     }; \
1149     return Ops[Slot]; \
1150   }
1151
1152 static unsigned getSlotedOps(unsigned  Op, unsigned Slot) {
1153   switch (Op) {
1154   OPERAND_CASE(AMDGPU::OpName::update_exec_mask)
1155   OPERAND_CASE(AMDGPU::OpName::update_pred)
1156   OPERAND_CASE(AMDGPU::OpName::write)
1157   OPERAND_CASE(AMDGPU::OpName::omod)
1158   OPERAND_CASE(AMDGPU::OpName::dst_rel)
1159   OPERAND_CASE(AMDGPU::OpName::clamp)
1160   OPERAND_CASE(AMDGPU::OpName::src0)
1161   OPERAND_CASE(AMDGPU::OpName::src0_neg)
1162   OPERAND_CASE(AMDGPU::OpName::src0_rel)
1163   OPERAND_CASE(AMDGPU::OpName::src0_abs)
1164   OPERAND_CASE(AMDGPU::OpName::src0_sel)
1165   OPERAND_CASE(AMDGPU::OpName::src1)
1166   OPERAND_CASE(AMDGPU::OpName::src1_neg)
1167   OPERAND_CASE(AMDGPU::OpName::src1_rel)
1168   OPERAND_CASE(AMDGPU::OpName::src1_abs)
1169   OPERAND_CASE(AMDGPU::OpName::src1_sel)
1170   OPERAND_CASE(AMDGPU::OpName::pred_sel)
1171   default:
1172     llvm_unreachable("Wrong Operand");
1173   }
1174 }
1175
1176 #undef OPERAND_CASE
1177
1178 MachineInstr *R600InstrInfo::buildSlotOfVectorInstruction(
1179     MachineBasicBlock &MBB, MachineInstr *MI, unsigned Slot, unsigned DstReg)
1180     const {
1181   assert (MI->getOpcode() == AMDGPU::DOT_4 && "Not Implemented");
1182   unsigned Opcode;
1183   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
1184   if (ST.getGeneration() <= AMDGPUSubtarget::R700)
1185     Opcode = AMDGPU::DOT4_r600;
1186   else
1187     Opcode = AMDGPU::DOT4_eg;
1188   MachineBasicBlock::iterator I = MI;
1189   MachineOperand &Src0 = MI->getOperand(
1190       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src0, Slot)));
1191   MachineOperand &Src1 = MI->getOperand(
1192       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src1, Slot)));
1193   MachineInstr *MIB = buildDefaultInstruction(
1194       MBB, I, Opcode, DstReg, Src0.getReg(), Src1.getReg());
1195   static const unsigned  Operands[14] = {
1196     AMDGPU::OpName::update_exec_mask,
1197     AMDGPU::OpName::update_pred,
1198     AMDGPU::OpName::write,
1199     AMDGPU::OpName::omod,
1200     AMDGPU::OpName::dst_rel,
1201     AMDGPU::OpName::clamp,
1202     AMDGPU::OpName::src0_neg,
1203     AMDGPU::OpName::src0_rel,
1204     AMDGPU::OpName::src0_abs,
1205     AMDGPU::OpName::src0_sel,
1206     AMDGPU::OpName::src1_neg,
1207     AMDGPU::OpName::src1_rel,
1208     AMDGPU::OpName::src1_abs,
1209     AMDGPU::OpName::src1_sel,
1210   };
1211
1212   for (unsigned i = 0; i < 14; i++) {
1213     MachineOperand &MO = MI->getOperand(
1214         getOperandIdx(MI->getOpcode(), getSlotedOps(Operands[i], Slot)));
1215     assert (MO.isImm());
1216     setImmOperand(MIB, Operands[i], MO.getImm());
1217   }
1218   MIB->getOperand(20).setImm(0);
1219   return MIB;
1220 }
1221
1222 MachineInstr *R600InstrInfo::buildMovImm(MachineBasicBlock &BB,
1223                                          MachineBasicBlock::iterator I,
1224                                          unsigned DstReg,
1225                                          uint64_t Imm) const {
1226   MachineInstr *MovImm = buildDefaultInstruction(BB, I, AMDGPU::MOV, DstReg,
1227                                                   AMDGPU::ALU_LITERAL_X);
1228   setImmOperand(MovImm, AMDGPU::OpName::literal, Imm);
1229   return MovImm;
1230 }
1231
1232 MachineInstr *R600InstrInfo::buildMovInstr(MachineBasicBlock *MBB,
1233                                        MachineBasicBlock::iterator I,
1234                                        unsigned DstReg, unsigned SrcReg) const {
1235   return buildDefaultInstruction(*MBB, I, AMDGPU::MOV, DstReg, SrcReg);
1236 }
1237
1238 int R600InstrInfo::getOperandIdx(const MachineInstr &MI, unsigned Op) const {
1239   return getOperandIdx(MI.getOpcode(), Op);
1240 }
1241
1242 int R600InstrInfo::getOperandIdx(unsigned Opcode, unsigned Op) const {
1243   return AMDGPU::getNamedOperandIdx(Opcode, Op);
1244 }
1245
1246 void R600InstrInfo::setImmOperand(MachineInstr *MI, unsigned Op,
1247                                   int64_t Imm) const {
1248   int Idx = getOperandIdx(*MI, Op);
1249   assert(Idx != -1 && "Operand not supported for this instruction.");
1250   assert(MI->getOperand(Idx).isImm());
1251   MI->getOperand(Idx).setImm(Imm);
1252 }
1253
1254 //===----------------------------------------------------------------------===//
1255 // Instruction flag getters/setters
1256 //===----------------------------------------------------------------------===//
1257
1258 bool R600InstrInfo::hasFlagOperand(const MachineInstr &MI) const {
1259   return GET_FLAG_OPERAND_IDX(get(MI.getOpcode()).TSFlags) != 0;
1260 }
1261
1262 MachineOperand &R600InstrInfo::getFlagOp(MachineInstr *MI, unsigned SrcIdx,
1263                                          unsigned Flag) const {
1264   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1265   int FlagIndex = 0;
1266   if (Flag != 0) {
1267     // If we pass something other than the default value of Flag to this
1268     // function, it means we are want to set a flag on an instruction
1269     // that uses native encoding.
1270     assert(HAS_NATIVE_OPERANDS(TargetFlags));
1271     bool IsOP3 = (TargetFlags & R600_InstFlag::OP3) == R600_InstFlag::OP3;
1272     switch (Flag) {
1273     case MO_FLAG_CLAMP:
1274       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::clamp);
1275       break;
1276     case MO_FLAG_MASK:
1277       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::write);
1278       break;
1279     case MO_FLAG_NOT_LAST:
1280     case MO_FLAG_LAST:
1281       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::last);
1282       break;
1283     case MO_FLAG_NEG:
1284       switch (SrcIdx) {
1285       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_neg); break;
1286       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_neg); break;
1287       case 2: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src2_neg); break;
1288       }
1289       break;
1290
1291     case MO_FLAG_ABS:
1292       assert(!IsOP3 && "Cannot set absolute value modifier for OP3 "
1293                        "instructions.");
1294       (void)IsOP3;
1295       switch (SrcIdx) {
1296       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_abs); break;
1297       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_abs); break;
1298       }
1299       break;
1300
1301     default:
1302       FlagIndex = -1;
1303       break;
1304     }
1305     assert(FlagIndex != -1 && "Flag not supported for this instruction");
1306   } else {
1307       FlagIndex = GET_FLAG_OPERAND_IDX(TargetFlags);
1308       assert(FlagIndex != 0 &&
1309          "Instruction flags not supported for this instruction");
1310   }
1311
1312   MachineOperand &FlagOp = MI->getOperand(FlagIndex);
1313   assert(FlagOp.isImm());
1314   return FlagOp;
1315 }
1316
1317 void R600InstrInfo::addFlag(MachineInstr *MI, unsigned Operand,
1318                             unsigned Flag) const {
1319   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1320   if (Flag == 0) {
1321     return;
1322   }
1323   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1324     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1325     if (Flag == MO_FLAG_NOT_LAST) {
1326       clearFlag(MI, Operand, MO_FLAG_LAST);
1327     } else if (Flag == MO_FLAG_MASK) {
1328       clearFlag(MI, Operand, Flag);
1329     } else {
1330       FlagOp.setImm(1);
1331     }
1332   } else {
1333       MachineOperand &FlagOp = getFlagOp(MI, Operand);
1334       FlagOp.setImm(FlagOp.getImm() | (Flag << (NUM_MO_FLAGS * Operand)));
1335   }
1336 }
1337
1338 void R600InstrInfo::clearFlag(MachineInstr *MI, unsigned Operand,
1339                               unsigned Flag) const {
1340   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1341   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1342     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1343     FlagOp.setImm(0);
1344   } else {
1345     MachineOperand &FlagOp = getFlagOp(MI);
1346     unsigned InstFlags = FlagOp.getImm();
1347     InstFlags &= ~(Flag << (NUM_MO_FLAGS * Operand));
1348     FlagOp.setImm(InstFlags);
1349   }
1350 }