lib/Target/R600/R600InstrInfo.cpp

   1 //===-- R600InstrInfo.cpp - R600 Instruction Information ------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief R600 Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "R600InstrInfo.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDGPUTargetMachine.h"
  19 #include "R600Defines.h"
  20 #include "R600MachineFunctionInfo.h"
  21 #include "R600RegisterInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25
  26 #define GET_INSTRINFO_CTOR
  27 #include "AMDGPUGenDFAPacketizer.inc"
  28
  29 using namespace llvm;
  30
  31 R600InstrInfo::R600InstrInfo(AMDGPUTargetMachine &tm)
  32   : AMDGPUInstrInfo(tm),
  33     RI(tm),
  34     ST(tm.getSubtarget<AMDGPUSubtarget>())
  35   { }
  36
  37 const R600RegisterInfo &R600InstrInfo::getRegisterInfo() const {
  38   return RI;
  39 }
  40
  41 bool R600InstrInfo::isTrig(const MachineInstr &MI) const {
  42   return get(MI.getOpcode()).TSFlags & R600_InstFlag::TRIG;
  43 }
  44
  45 bool R600InstrInfo::isVector(const MachineInstr &MI) const {
  46   return get(MI.getOpcode()).TSFlags & R600_InstFlag::VECTOR;
  47 }
  48
  49 void
  50 R600InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  51                            MachineBasicBlock::iterator MI, DebugLoc DL,
  52                            unsigned DestReg, unsigned SrcReg,
  53                            bool KillSrc) const {
  54   if (AMDGPU::R600_Reg128RegClass.contains(DestReg)
  55       && AMDGPU::R600_Reg128RegClass.contains(SrcReg)) {
  56     for (unsigned I = 0; I < 4; I++) {
  57       unsigned SubRegIndex = RI.getSubRegFromChannel(I);
  58       buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  59                               RI.getSubReg(DestReg, SubRegIndex),
  60                               RI.getSubReg(SrcReg, SubRegIndex))
  61                               .addReg(DestReg,
  62                                       RegState::Define | RegState::Implicit);
  63     }
  64   } else {
  65
  66     // We can't copy vec4 registers
  67     assert(!AMDGPU::R600_Reg128RegClass.contains(DestReg)
  68            && !AMDGPU::R600_Reg128RegClass.contains(SrcReg));
  69
  70     MachineInstr *NewMI = buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  71                                                   DestReg, SrcReg);
  72     NewMI->getOperand(getOperandIdx(*NewMI, AMDGPU::OpName::src0))
  73                                     .setIsKill(KillSrc);
  74   }
  75 }
  76
  77 MachineInstr * R600InstrInfo::getMovImmInstr(MachineFunction *MF,
  78                                              unsigned DstReg, int64_t Imm) const {
  79   MachineInstr * MI = MF->CreateMachineInstr(get(AMDGPU::MOV), DebugLoc());
  80   MachineInstrBuilder MIB(*MF, MI);
  81   MIB.addReg(DstReg, RegState::Define);
  82   MIB.addReg(AMDGPU::ALU_LITERAL_X);
  83   MIB.addImm(Imm);
  84   MIB.addReg(0); // PREDICATE_BIT
  85
  86   return MI;
  87 }
  88
  89 unsigned R600InstrInfo::getIEQOpcode() const {
  90   return AMDGPU::SETE_INT;
  91 }
  92
  93 bool R600InstrInfo::isMov(unsigned Opcode) const {
  94
  95
  96   switch(Opcode) {
  97   default: return false;
  98   case AMDGPU::MOV:
  99   case AMDGPU::MOV_IMM_F32:
 100   case AMDGPU::MOV_IMM_I32:
 101     return true;
 102   }
 103 }
 104
 105 // Some instructions act as place holders to emulate operations that the GPU
 106 // hardware does automatically. This function can be used to check if
 107 // an opcode falls into this category.
 108 bool R600InstrInfo::isPlaceHolderOpcode(unsigned Opcode) const {
 109   switch (Opcode) {
 110   default: return false;
 111   case AMDGPU::RETURN:
 112     return true;
 113   }
 114 }
 115
 116 bool R600InstrInfo::isReductionOp(unsigned Opcode) const {
 117   switch(Opcode) {
 118     default: return false;
 119   }
 120 }
 121
 122 bool R600InstrInfo::isCubeOp(unsigned Opcode) const {
 123   switch(Opcode) {
 124     default: return false;
 125     case AMDGPU::CUBE_r600_pseudo:
 126     case AMDGPU::CUBE_r600_real:
 127     case AMDGPU::CUBE_eg_pseudo:
 128     case AMDGPU::CUBE_eg_real:
 129       return true;
 130   }
 131 }
 132
 133 bool R600InstrInfo::isALUInstr(unsigned Opcode) const {
 134   unsigned TargetFlags = get(Opcode).TSFlags;
 135
 136   return (TargetFlags & R600_InstFlag::ALU_INST);
 137 }
 138
 139 bool R600InstrInfo::hasInstrModifiers(unsigned Opcode) const {
 140   unsigned TargetFlags = get(Opcode).TSFlags;
 141
 142   return ((TargetFlags & R600_InstFlag::OP1) |
 143           (TargetFlags & R600_InstFlag::OP2) |
 144           (TargetFlags & R600_InstFlag::OP3));
 145 }
 146
 147 bool R600InstrInfo::isLDSInstr(unsigned Opcode) const {
 148   unsigned TargetFlags = get(Opcode).TSFlags;
 149
 150   return ((TargetFlags & R600_InstFlag::LDS_1A) |
 151           (TargetFlags & R600_InstFlag::LDS_1A1D));
 152 }
 153
 154 bool R600InstrInfo::isTransOnly(unsigned Opcode) const {
 155   return (get(Opcode).TSFlags & R600_InstFlag::TRANS_ONLY);
 156 }
 157
 158 bool R600InstrInfo::isTransOnly(const MachineInstr *MI) const {
 159   return isTransOnly(MI->getOpcode());
 160 }
 161
 162 bool R600InstrInfo::usesVertexCache(unsigned Opcode) const {
 163   return ST.hasVertexCache() && IS_VTX(get(Opcode));
 164 }
 165
 166 bool R600InstrInfo::usesVertexCache(const MachineInstr *MI) const {
 167   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 168   return MFI->ShaderType != ShaderType::COMPUTE && usesVertexCache(MI->getOpcode());
 169 }
 170
 171 bool R600InstrInfo::usesTextureCache(unsigned Opcode) const {
 172   return (!ST.hasVertexCache() && IS_VTX(get(Opcode))) || IS_TEX(get(Opcode));
 173 }
 174
 175 bool R600InstrInfo::usesTextureCache(const MachineInstr *MI) const {
 176   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 177   return (MFI->ShaderType == ShaderType::COMPUTE && usesVertexCache(MI->getOpcode())) ||
 178          usesTextureCache(MI->getOpcode());
 179 }
 180
 181 bool R600InstrInfo::mustBeLastInClause(unsigned Opcode) const {
 182   switch (Opcode) {
 183   case AMDGPU::KILLGT:
 184   case AMDGPU::GROUP_BARRIER:
 185     return true;
 186   default:
 187     return false;
 188   }
 189 }
 190
 191 SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 192 R600InstrInfo::getSrcs(MachineInstr *MI) const {
 193   SmallVector<std::pair<MachineOperand *, int64_t>, 3> Result;
 194
 195   if (MI->getOpcode() == AMDGPU::DOT_4) {
 196     static const unsigned OpTable[8][2] = {
 197       {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 198       {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 199       {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 200       {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 201       {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 202       {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 203       {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 204       {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W},
 205     };
 206
 207     for (unsigned j = 0; j < 8; j++) {
 208       MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
 209                                                         OpTable[j][0]));
 210       unsigned Reg = MO.getReg();
 211       if (Reg == AMDGPU::ALU_CONST) {
 212         unsigned Sel = MI->getOperand(getOperandIdx(MI->getOpcode(),
 213                                                     OpTable[j][1])).getImm();
 214         Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 215         continue;
 216       }
 217
 218     }
 219     return Result;
 220   }
 221
 222   static const unsigned OpTable[3][2] = {
 223     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 224     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 225     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 226   };
 227
 228   for (unsigned j = 0; j < 3; j++) {
 229     int SrcIdx = getOperandIdx(MI->getOpcode(), OpTable[j][0]);
 230     if (SrcIdx < 0)
 231       break;
 232     MachineOperand &MO = MI->getOperand(SrcIdx);
 233     unsigned Reg = MI->getOperand(SrcIdx).getReg();
 234     if (Reg == AMDGPU::ALU_CONST) {
 235       unsigned Sel = MI->getOperand(
 236           getOperandIdx(MI->getOpcode(), OpTable[j][1])).getImm();
 237       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 238       continue;
 239     }
 240     if (Reg == AMDGPU::ALU_LITERAL_X) {
 241       unsigned Imm = MI->getOperand(
 242           getOperandIdx(MI->getOpcode(), AMDGPU::OpName::literal)).getImm();
 243       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Imm));
 244       continue;
 245     }
 246     Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, 0));
 247   }
 248   return Result;
 249 }
 250
 251 std::vector<std::pair<int, unsigned> >
 252 R600InstrInfo::ExtractSrcs(MachineInstr *MI,
 253                            const DenseMap<unsigned, unsigned> &PV,
 254                            unsigned &ConstCount) const {
 255   ConstCount = 0;
 256   const SmallVector<std::pair<MachineOperand *, int64_t>, 3> Srcs = getSrcs(MI);
 257   const std::pair<int, unsigned> DummyPair(-1, 0);
 258   std::vector<std::pair<int, unsigned> > Result;
 259   unsigned i = 0;
 260   for (unsigned n = Srcs.size(); i < n; ++i) {
 261     unsigned Reg = Srcs[i].first->getReg();
 262     unsigned Index = RI.getEncodingValue(Reg) & 0xff;
 263     if (Reg == AMDGPU::OQAP) {
 264       Result.push_back(std::pair<int, unsigned>(Index, 0));
 265     }
 266     if (PV.find(Reg) != PV.end()) {
 267       // 255 is used to tells its a PS/PV reg
 268       Result.push_back(std::pair<int, unsigned>(255, 0));
 269       continue;
 270     }
 271     if (Index > 127) {
 272       ConstCount++;
 273       Result.push_back(DummyPair);
 274       continue;
 275     }
 276     unsigned Chan = RI.getHWRegChan(Reg);
 277     Result.push_back(std::pair<int, unsigned>(Index, Chan));
 278   }
 279   for (; i < 3; ++i)
 280     Result.push_back(DummyPair);
 281   return Result;
 282 }
 283
 284 static std::vector<std::pair<int, unsigned> >
 285 Swizzle(std::vector<std::pair<int, unsigned> > Src,
 286         R600InstrInfo::BankSwizzle Swz) {
 287   switch (Swz) {
 288   case R600InstrInfo::ALU_VEC_012_SCL_210:
 289     break;
 290   case R600InstrInfo::ALU_VEC_021_SCL_122:
 291     std::swap(Src[1], Src[2]);
 292     break;
 293   case R600InstrInfo::ALU_VEC_102_SCL_221:
 294     std::swap(Src[0], Src[1]);
 295     break;
 296   case R600InstrInfo::ALU_VEC_120_SCL_212:
 297     std::swap(Src[0], Src[1]);
 298     std::swap(Src[0], Src[2]);
 299     break;
 300   case R600InstrInfo::ALU_VEC_201:
 301     std::swap(Src[0], Src[2]);
 302     std::swap(Src[0], Src[1]);
 303     break;
 304   case R600InstrInfo::ALU_VEC_210:
 305     std::swap(Src[0], Src[2]);
 306     break;
 307   }
 308   return Src;
 309 }
 310
 311 static unsigned
 312 getTransSwizzle(R600InstrInfo::BankSwizzle Swz, unsigned Op) {
 313   switch (Swz) {
 314   case R600InstrInfo::ALU_VEC_012_SCL_210: {
 315     unsigned Cycles[3] = { 2, 1, 0};
 316     return Cycles[Op];
 317   }
 318   case R600InstrInfo::ALU_VEC_021_SCL_122: {
 319     unsigned Cycles[3] = { 1, 2, 2};
 320     return Cycles[Op];
 321   }
 322   case R600InstrInfo::ALU_VEC_120_SCL_212: {
 323     unsigned Cycles[3] = { 2, 1, 2};
 324     return Cycles[Op];
 325   }
 326   case R600InstrInfo::ALU_VEC_102_SCL_221: {
 327     unsigned Cycles[3] = { 2, 2, 1};
 328     return Cycles[Op];
 329   }
 330   default:
 331     llvm_unreachable("Wrong Swizzle for Trans Slot");
 332     return 0;
 333   }
 334 }
 335
 336 /// returns how many MIs (whose inputs are represented by IGSrcs) can be packed
 337 /// in the same Instruction Group while meeting read port limitations given a
 338 /// Swz swizzle sequence.
 339 unsigned  R600InstrInfo::isLegalUpTo(
 340     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 341     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 342     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 343     R600InstrInfo::BankSwizzle TransSwz) const {
 344   int Vector[4][3];
 345   memset(Vector, -1, sizeof(Vector));
 346   for (unsigned i = 0, e = IGSrcs.size(); i < e; i++) {
 347     const std::vector<std::pair<int, unsigned> > &Srcs =
 348         Swizzle(IGSrcs[i], Swz[i]);
 349     for (unsigned j = 0; j < 3; j++) {
 350       const std::pair<int, unsigned> &Src = Srcs[j];
 351       if (Src.first < 0 || Src.first == 255)
 352         continue;
 353       if (Src.first == GET_REG_INDEX(RI.getEncodingValue(AMDGPU::OQAP))) {
 354         if (Swz[i] != R600InstrInfo::ALU_VEC_012_SCL_210 &&
 355             Swz[i] != R600InstrInfo::ALU_VEC_021_SCL_122) {
 356             // The value from output queue A (denoted by register OQAP) can
 357             // only be fetched during the first cycle.
 358             return false;
 359         }
 360         // OQAP does not count towards the normal read port restrictions
 361         continue;
 362       }
 363       if (Vector[Src.second][j] < 0)
 364         Vector[Src.second][j] = Src.first;
 365       if (Vector[Src.second][j] != Src.first)
 366         return i;
 367     }
 368   }
 369   // Now check Trans Alu
 370   for (unsigned i = 0, e = TransSrcs.size(); i < e; ++i) {
 371     const std::pair<int, unsigned> &Src = TransSrcs[i];
 372     unsigned Cycle = getTransSwizzle(TransSwz, i);
 373     if (Src.first < 0)
 374       continue;
 375     if (Src.first == 255)
 376       continue;
 377     if (Vector[Src.second][Cycle] < 0)
 378       Vector[Src.second][Cycle] = Src.first;
 379     if (Vector[Src.second][Cycle] != Src.first)
 380       return IGSrcs.size() - 1;
 381   }
 382   return IGSrcs.size();
 383 }
 384
 385 /// Given a swizzle sequence SwzCandidate and an index Idx, returns the next
 386 /// (in lexicographic term) swizzle sequence assuming that all swizzles after
 387 /// Idx can be skipped
 388 static bool
 389 NextPossibleSolution(
 390     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 391     unsigned Idx) {
 392   assert(Idx < SwzCandidate.size());
 393   int ResetIdx = Idx;
 394   while (ResetIdx > -1 && SwzCandidate[ResetIdx] == R600InstrInfo::ALU_VEC_210)
 395     ResetIdx --;
 396   for (unsigned i = ResetIdx + 1, e = SwzCandidate.size(); i < e; i++) {
 397     SwzCandidate[i] = R600InstrInfo::ALU_VEC_012_SCL_210;
 398   }
 399   if (ResetIdx == -1)
 400     return false;
 401   int NextSwizzle = SwzCandidate[ResetIdx] + 1;
 402   SwzCandidate[ResetIdx] = (R600InstrInfo::BankSwizzle)NextSwizzle;
 403   return true;
 404 }
 405
 406 /// Enumerate all possible Swizzle sequence to find one that can meet all
 407 /// read port requirements.
 408 bool R600InstrInfo::FindSwizzleForVectorSlot(
 409     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 410     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 411     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 412     R600InstrInfo::BankSwizzle TransSwz) const {
 413   unsigned ValidUpTo = 0;
 414   do {
 415     ValidUpTo = isLegalUpTo(IGSrcs, SwzCandidate, TransSrcs, TransSwz);
 416     if (ValidUpTo == IGSrcs.size())
 417       return true;
 418   } while (NextPossibleSolution(SwzCandidate, ValidUpTo));
 419   return false;
 420 }
 421
 422 /// Instructions in Trans slot can't read gpr at cycle 0 if they also read
 423 /// a const, and can't read a gpr at cycle 1 if they read 2 const.
 424 static bool
 425 isConstCompatible(R600InstrInfo::BankSwizzle TransSwz,
 426                   const std::vector<std::pair<int, unsigned> > &TransOps,
 427                   unsigned ConstCount) {
 428   for (unsigned i = 0, e = TransOps.size(); i < e; ++i) {
 429     const std::pair<int, unsigned> &Src = TransOps[i];
 430     unsigned Cycle = getTransSwizzle(TransSwz, i);
 431     if (Src.first < 0)
 432       continue;
 433     if (ConstCount > 0 && Cycle == 0)
 434       return false;
 435     if (ConstCount > 1 && Cycle == 1)
 436       return false;
 437   }
 438   return true;
 439 }
 440
 441 bool
 442 R600InstrInfo::fitsReadPortLimitations(const std::vector<MachineInstr *> &IG,
 443                                        const DenseMap<unsigned, unsigned> &PV,
 444                                        std::vector<BankSwizzle> &ValidSwizzle,
 445                                        bool isLastAluTrans)
 446     const {
 447   //Todo : support shared src0 - src1 operand
 448
 449   std::vector<std::vector<std::pair<int, unsigned> > > IGSrcs;
 450   ValidSwizzle.clear();
 451   unsigned ConstCount;
 452   BankSwizzle TransBS = ALU_VEC_012_SCL_210;
 453   for (unsigned i = 0, e = IG.size(); i < e; ++i) {
 454     IGSrcs.push_back(ExtractSrcs(IG[i], PV, ConstCount));
 455     unsigned Op = getOperandIdx(IG[i]->getOpcode(),
 456         AMDGPU::OpName::bank_swizzle);
 457     ValidSwizzle.push_back( (R600InstrInfo::BankSwizzle)
 458         IG[i]->getOperand(Op).getImm());
 459   }
 460   std::vector<std::pair<int, unsigned> > TransOps;
 461   if (!isLastAluTrans)
 462     return FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps, TransBS);
 463
 464   TransOps = IGSrcs.back();
 465   IGSrcs.pop_back();
 466   ValidSwizzle.pop_back();
 467
 468   static const R600InstrInfo::BankSwizzle TransSwz[] = {
 469     ALU_VEC_012_SCL_210,
 470     ALU_VEC_021_SCL_122,
 471     ALU_VEC_120_SCL_212,
 472     ALU_VEC_102_SCL_221
 473   };
 474   for (unsigned i = 0; i < 4; i++) {
 475     TransBS = TransSwz[i];
 476     if (!isConstCompatible(TransBS, TransOps, ConstCount))
 477       continue;
 478     bool Result = FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps,
 479         TransBS);
 480     if (Result) {
 481       ValidSwizzle.push_back(TransBS);
 482       return true;
 483     }
 484   }
 485
 486   return false;
 487 }
 488
 489
 490 bool
 491 R600InstrInfo::fitsConstReadLimitations(const std::vector<unsigned> &Consts)
 492     const {
 493   assert (Consts.size() <= 12 && "Too many operands in instructions group");
 494   unsigned Pair1 = 0, Pair2 = 0;
 495   for (unsigned i = 0, n = Consts.size(); i < n; ++i) {
 496     unsigned ReadConstHalf = Consts[i] & 2;
 497     unsigned ReadConstIndex = Consts[i] & (~3);
 498     unsigned ReadHalfConst = ReadConstIndex | ReadConstHalf;
 499     if (!Pair1) {
 500       Pair1 = ReadHalfConst;
 501       continue;
 502     }
 503     if (Pair1 == ReadHalfConst)
 504       continue;
 505     if (!Pair2) {
 506       Pair2 = ReadHalfConst;
 507       continue;
 508     }
 509     if (Pair2 != ReadHalfConst)
 510       return false;
 511   }
 512   return true;
 513 }
 514
 515 bool
 516 R600InstrInfo::fitsConstReadLimitations(const std::vector<MachineInstr *> &MIs)
 517     const {
 518   std::vector<unsigned> Consts;
 519   for (unsigned i = 0, n = MIs.size(); i < n; i++) {
 520     MachineInstr *MI = MIs[i];
 521     if (!isALUInstr(MI->getOpcode()))
 522       continue;
 523
 524     const SmallVector<std::pair<MachineOperand *, int64_t>, 3> &Srcs =
 525         getSrcs(MI);
 526
 527     for (unsigned j = 0, e = Srcs.size(); j < e; j++) {
 528       std::pair<MachineOperand *, unsigned> Src = Srcs[j];
 529       if (Src.first->getReg() == AMDGPU::ALU_CONST)
 530         Consts.push_back(Src.second);
 531       if (AMDGPU::R600_KC0RegClass.contains(Src.first->getReg()) ||
 532           AMDGPU::R600_KC1RegClass.contains(Src.first->getReg())) {
 533         unsigned Index = RI.getEncodingValue(Src.first->getReg()) & 0xff;
 534         unsigned Chan = RI.getHWRegChan(Src.first->getReg());
 535         Consts.push_back((Index << 2) | Chan);
 536       }
 537     }
 538   }
 539   return fitsConstReadLimitations(Consts);
 540 }
 541
 542 DFAPacketizer *R600InstrInfo::CreateTargetScheduleState(const TargetMachine *TM,
 543     const ScheduleDAG *DAG) const {
 544   const InstrItineraryData *II = TM->getInstrItineraryData();
 545   return TM->getSubtarget<AMDGPUSubtarget>().createDFAPacketizer(II);
 546 }
 547
 548 static bool
 549 isPredicateSetter(unsigned Opcode) {
 550   switch (Opcode) {
 551   case AMDGPU::PRED_X:
 552     return true;
 553   default:
 554     return false;
 555   }
 556 }
 557
 558 static MachineInstr *
 559 findFirstPredicateSetterFrom(MachineBasicBlock &MBB,
 560                              MachineBasicBlock::iterator I) {
 561   while (I != MBB.begin()) {
 562     --I;
 563     MachineInstr *MI = I;
 564     if (isPredicateSetter(MI->getOpcode()))
 565       return MI;
 566   }
 567
 568   return NULL;
 569 }
 570
 571 static
 572 bool isJump(unsigned Opcode) {
 573   return Opcode == AMDGPU::JUMP || Opcode == AMDGPU::JUMP_COND;
 574 }
 575
 576 bool
 577 R600InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 578                              MachineBasicBlock *&TBB,
 579                              MachineBasicBlock *&FBB,
 580                              SmallVectorImpl<MachineOperand> &Cond,
 581                              bool AllowModify) const {
 582   // Most of the following comes from the ARM implementation of AnalyzeBranch
 583
 584   // If the block has no terminators, it just falls into the block after it.
 585   MachineBasicBlock::iterator I = MBB.end();
 586   if (I == MBB.begin())
 587     return false;
 588   --I;
 589   while (I->isDebugValue()) {
 590     if (I == MBB.begin())
 591       return false;
 592     --I;
 593   }
 594   if (!isJump(static_cast<MachineInstr *>(I)->getOpcode())) {
 595     return false;
 596   }
 597
 598   // Get the last instruction in the block.
 599   MachineInstr *LastInst = I;
 600
 601   // If there is only one terminator instruction, process it.
 602   unsigned LastOpc = LastInst->getOpcode();
 603   if (I == MBB.begin() ||
 604           !isJump(static_cast<MachineInstr *>(--I)->getOpcode())) {
 605     if (LastOpc == AMDGPU::JUMP) {
 606       TBB = LastInst->getOperand(0).getMBB();
 607       return false;
 608     } else if (LastOpc == AMDGPU::JUMP_COND) {
 609       MachineInstr *predSet = I;
 610       while (!isPredicateSetter(predSet->getOpcode())) {
 611         predSet = --I;
 612       }
 613       TBB = LastInst->getOperand(0).getMBB();
 614       Cond.push_back(predSet->getOperand(1));
 615       Cond.push_back(predSet->getOperand(2));
 616       Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 617       return false;
 618     }
 619     return true;  // Can't handle indirect branch.
 620   }
 621
 622   // Get the instruction before it if it is a terminator.
 623   MachineInstr *SecondLastInst = I;
 624   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 625
 626   // If the block ends with a B and a Bcc, handle it.
 627   if (SecondLastOpc == AMDGPU::JUMP_COND && LastOpc == AMDGPU::JUMP) {
 628     MachineInstr *predSet = --I;
 629     while (!isPredicateSetter(predSet->getOpcode())) {
 630       predSet = --I;
 631     }
 632     TBB = SecondLastInst->getOperand(0).getMBB();
 633     FBB = LastInst->getOperand(0).getMBB();
 634     Cond.push_back(predSet->getOperand(1));
 635     Cond.push_back(predSet->getOperand(2));
 636     Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 637     return false;
 638   }
 639
 640   // Otherwise, can't handle this.
 641   return true;
 642 }
 643
 644 int R600InstrInfo::getBranchInstr(const MachineOperand &op) const {
 645   const MachineInstr *MI = op.getParent();
 646
 647   switch (MI->getDesc().OpInfo->RegClass) {
 648   default: // FIXME: fallthrough??
 649   case AMDGPU::GPRI32RegClassID: return AMDGPU::BRANCH_COND_i32;
 650   case AMDGPU::GPRF32RegClassID: return AMDGPU::BRANCH_COND_f32;
 651   };
 652 }
 653
 654 static
 655 MachineBasicBlock::iterator FindLastAluClause(MachineBasicBlock &MBB) {
 656   for (MachineBasicBlock::reverse_iterator It = MBB.rbegin(), E = MBB.rend();
 657       It != E; ++It) {
 658     if (It->getOpcode() == AMDGPU::CF_ALU ||
 659         It->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE)
 660       return llvm::prior(It.base());
 661   }
 662   return MBB.end();
 663 }
 664
 665 unsigned
 666 R600InstrInfo::InsertBranch(MachineBasicBlock &MBB,
 667                             MachineBasicBlock *TBB,
 668                             MachineBasicBlock *FBB,
 669                             const SmallVectorImpl<MachineOperand> &Cond,
 670                             DebugLoc DL) const {
 671   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 672
 673   if (FBB == 0) {
 674     if (Cond.empty()) {
 675       BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(TBB);
 676       return 1;
 677     } else {
 678       MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 679       assert(PredSet && "No previous predicate !");
 680       addFlag(PredSet, 0, MO_FLAG_PUSH);
 681       PredSet->getOperand(2).setImm(Cond[1].getImm());
 682
 683       BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 684              .addMBB(TBB)
 685              .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 686       MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 687       if (CfAlu == MBB.end())
 688         return 1;
 689       assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 690       CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 691       return 1;
 692     }
 693   } else {
 694     MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 695     assert(PredSet && "No previous predicate !");
 696     addFlag(PredSet, 0, MO_FLAG_PUSH);
 697     PredSet->getOperand(2).setImm(Cond[1].getImm());
 698     BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 699             .addMBB(TBB)
 700             .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 701     BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(FBB);
 702     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 703     if (CfAlu == MBB.end())
 704       return 2;
 705     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 706     CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 707     return 2;
 708   }
 709 }
 710
 711 unsigned
 712 R600InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 713
 714   // Note : we leave PRED* instructions there.
 715   // They may be needed when predicating instructions.
 716
 717   MachineBasicBlock::iterator I = MBB.end();
 718
 719   if (I == MBB.begin()) {
 720     return 0;
 721   }
 722   --I;
 723   switch (I->getOpcode()) {
 724   default:
 725     return 0;
 726   case AMDGPU::JUMP_COND: {
 727     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 728     clearFlag(predSet, 0, MO_FLAG_PUSH);
 729     I->eraseFromParent();
 730     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 731     if (CfAlu == MBB.end())
 732       break;
 733     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 734     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 735     break;
 736   }
 737   case AMDGPU::JUMP:
 738     I->eraseFromParent();
 739     break;
 740   }
 741   I = MBB.end();
 742
 743   if (I == MBB.begin()) {
 744     return 1;
 745   }
 746   --I;
 747   switch (I->getOpcode()) {
 748     // FIXME: only one case??
 749   default:
 750     return 1;
 751   case AMDGPU::JUMP_COND: {
 752     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 753     clearFlag(predSet, 0, MO_FLAG_PUSH);
 754     I->eraseFromParent();
 755     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 756     if (CfAlu == MBB.end())
 757       break;
 758     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 759     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 760     break;
 761   }
 762   case AMDGPU::JUMP:
 763     I->eraseFromParent();
 764     break;
 765   }
 766   return 2;
 767 }
 768
 769 bool
 770 R600InstrInfo::isPredicated(const MachineInstr *MI) const {
 771   int idx = MI->findFirstPredOperandIdx();
 772   if (idx < 0)
 773     return false;
 774
 775   unsigned Reg = MI->getOperand(idx).getReg();
 776   switch (Reg) {
 777   default: return false;
 778   case AMDGPU::PRED_SEL_ONE:
 779   case AMDGPU::PRED_SEL_ZERO:
 780   case AMDGPU::PREDICATE_BIT:
 781     return true;
 782   }
 783 }
 784
 785 bool
 786 R600InstrInfo::isPredicable(MachineInstr *MI) const {
 787   // XXX: KILL* instructions can be predicated, but they must be the last
 788   // instruction in a clause, so this means any instructions after them cannot
 789   // be predicated.  Until we have proper support for instruction clauses in the
 790   // backend, we will mark KILL* instructions as unpredicable.
 791
 792   if (MI->getOpcode() == AMDGPU::KILLGT) {
 793     return false;
 794   } else if (MI->getOpcode() == AMDGPU::CF_ALU) {
 795     // If the clause start in the middle of MBB then the MBB has more
 796     // than a single clause, unable to predicate several clauses.
 797     if (MI->getParent()->begin() != MachineBasicBlock::iterator(MI))
 798       return false;
 799     // TODO: We don't support KC merging atm
 800     if (MI->getOperand(3).getImm() != 0 || MI->getOperand(4).getImm() != 0)
 801       return false;
 802     return true;
 803   } else if (isVector(*MI)) {
 804     return false;
 805   } else {
 806     return AMDGPUInstrInfo::isPredicable(MI);
 807   }
 808 }
 809
 810
 811 bool
 812 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
 813                                    unsigned NumCyles,
 814                                    unsigned ExtraPredCycles,
 815                                    const BranchProbability &Probability) const{
 816   return true;
 817 }
 818
 819 bool
 820 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
 821                                    unsigned NumTCycles,
 822                                    unsigned ExtraTCycles,
 823                                    MachineBasicBlock &FMBB,
 824                                    unsigned NumFCycles,
 825                                    unsigned ExtraFCycles,
 826                                    const BranchProbability &Probability) const {
 827   return true;
 828 }
 829
 830 bool
 831 R600InstrInfo::isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 832                                          unsigned NumCyles,
 833                                          const BranchProbability &Probability)
 834                                          const {
 835   return true;
 836 }
 837
 838 bool
 839 R600InstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 840                                          MachineBasicBlock &FMBB) const {
 841   return false;
 842 }
 843
 844
 845 bool
 846 R600InstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 847   MachineOperand &MO = Cond[1];
 848   switch (MO.getImm()) {
 849   case OPCODE_IS_ZERO_INT:
 850     MO.setImm(OPCODE_IS_NOT_ZERO_INT);
 851     break;
 852   case OPCODE_IS_NOT_ZERO_INT:
 853     MO.setImm(OPCODE_IS_ZERO_INT);
 854     break;
 855   case OPCODE_IS_ZERO:
 856     MO.setImm(OPCODE_IS_NOT_ZERO);
 857     break;
 858   case OPCODE_IS_NOT_ZERO:
 859     MO.setImm(OPCODE_IS_ZERO);
 860     break;
 861   default:
 862     return true;
 863   }
 864
 865   MachineOperand &MO2 = Cond[2];
 866   switch (MO2.getReg()) {
 867   case AMDGPU::PRED_SEL_ZERO:
 868     MO2.setReg(AMDGPU::PRED_SEL_ONE);
 869     break;
 870   case AMDGPU::PRED_SEL_ONE:
 871     MO2.setReg(AMDGPU::PRED_SEL_ZERO);
 872     break;
 873   default:
 874     return true;
 875   }
 876   return false;
 877 }
 878
 879 bool
 880 R600InstrInfo::DefinesPredicate(MachineInstr *MI,
 881                                 std::vector<MachineOperand> &Pred) const {
 882   return isPredicateSetter(MI->getOpcode());
 883 }
 884
 885
 886 bool
 887 R600InstrInfo::SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 888                        const SmallVectorImpl<MachineOperand> &Pred2) const {
 889   return false;
 890 }
 891
 892
 893 bool
 894 R600InstrInfo::PredicateInstruction(MachineInstr *MI,
 895                       const SmallVectorImpl<MachineOperand> &Pred) const {
 896   int PIdx = MI->findFirstPredOperandIdx();
 897
 898   if (MI->getOpcode() == AMDGPU::CF_ALU) {
 899     MI->getOperand(8).setImm(0);
 900     return true;
 901   }
 902
 903   if (PIdx != -1) {
 904     MachineOperand &PMO = MI->getOperand(PIdx);
 905     PMO.setReg(Pred[2].getReg());
 906     MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
 907     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
 908     return true;
 909   }
 910
 911   return false;
 912 }
 913
 914 unsigned int R600InstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
 915                                             const MachineInstr *MI,
 916                                             unsigned *PredCost) const {
 917   if (PredCost)
 918     *PredCost = 2;
 919   return 2;
 920 }
 921
 922 int R600InstrInfo::getIndirectIndexBegin(const MachineFunction &MF) const {
 923   const MachineRegisterInfo &MRI = MF.getRegInfo();
 924   const MachineFrameInfo *MFI = MF.getFrameInfo();
 925   int Offset = 0;
 926
 927   if (MFI->getNumObjects() == 0) {
 928     return -1;
 929   }
 930
 931   if (MRI.livein_empty()) {
 932     return 0;
 933   }
 934
 935   for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 936                                             LE = MRI.livein_end();
 937                                             LI != LE; ++LI) {
 938     Offset = std::max(Offset,
 939                       GET_REG_INDEX(RI.getEncodingValue(LI->first)));
 940   }
 941
 942   return Offset + 1;
 943 }
 944
 945 int R600InstrInfo::getIndirectIndexEnd(const MachineFunction &MF) const {
 946   int Offset = 0;
 947   const MachineFrameInfo *MFI = MF.getFrameInfo();
 948
 949   // Variable sized objects are not supported
 950   assert(!MFI->hasVarSizedObjects());
 951
 952   if (MFI->getNumObjects() == 0) {
 953     return -1;
 954   }
 955
 956   Offset = TM.getFrameLowering()->getFrameIndexOffset(MF, -1);
 957
 958   return getIndirectIndexBegin(MF) + Offset;
 959 }
 960
 961 std::vector<unsigned> R600InstrInfo::getIndirectReservedRegs(
 962                                              const MachineFunction &MF) const {
 963   const AMDGPUFrameLowering *TFL =
 964                  static_cast<const AMDGPUFrameLowering*>(TM.getFrameLowering());
 965   std::vector<unsigned> Regs;
 966
 967   unsigned StackWidth = TFL->getStackWidth(MF);
 968   int End = getIndirectIndexEnd(MF);
 969
 970   if (End == -1) {
 971     return Regs;
 972   }
 973
 974   for (int Index = getIndirectIndexBegin(MF); Index <= End; ++Index) {
 975     unsigned SuperReg = AMDGPU::R600_Reg128RegClass.getRegister(Index);
 976     Regs.push_back(SuperReg);
 977     for (unsigned Chan = 0; Chan < StackWidth; ++Chan) {
 978       unsigned Reg = AMDGPU::R600_TReg32RegClass.getRegister((4 * Index) + Chan);
 979       Regs.push_back(Reg);
 980     }
 981   }
 982   return Regs;
 983 }
 984
 985 unsigned R600InstrInfo::calculateIndirectAddress(unsigned RegIndex,
 986                                                  unsigned Channel) const {
 987   // XXX: Remove when we support a stack width > 2
 988   assert(Channel == 0);
 989   return RegIndex;
 990 }
 991
 992 const TargetRegisterClass * R600InstrInfo::getIndirectAddrStoreRegClass(
 993                                                      unsigned SourceReg) const {
 994   return &AMDGPU::R600_TReg32RegClass;
 995 }
 996
 997 const TargetRegisterClass *R600InstrInfo::getIndirectAddrLoadRegClass() const {
 998   return &AMDGPU::TRegMemRegClass;
 999 }
1000
1001 MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
1002                                        MachineBasicBlock::iterator I,
1003                                        unsigned ValueReg, unsigned Address,
1004                                        unsigned OffsetReg) const {
1005   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1006   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1007                                                AMDGPU::AR_X, OffsetReg);
1008   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1009
1010   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1011                                       AddrReg, ValueReg)
1012                                       .addReg(AMDGPU::AR_X,
1013                                            RegState::Implicit | RegState::Kill);
1014   setImmOperand(Mov, AMDGPU::OpName::dst_rel, 1);
1015   return Mov;
1016 }
1017
1018 MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
1019                                        MachineBasicBlock::iterator I,
1020                                        unsigned ValueReg, unsigned Address,
1021                                        unsigned OffsetReg) const {
1022   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1023   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1024                                                        AMDGPU::AR_X,
1025                                                        OffsetReg);
1026   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1027   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1028                                       ValueReg,
1029                                       AddrReg)
1030                                       .addReg(AMDGPU::AR_X,
1031                                            RegState::Implicit | RegState::Kill);
1032   setImmOperand(Mov, AMDGPU::OpName::src0_rel, 1);
1033
1034   return Mov;
1035 }
1036
1037 const TargetRegisterClass *R600InstrInfo::getSuperIndirectRegClass() const {
1038   return &AMDGPU::IndirectRegRegClass;
1039 }
1040
1041 unsigned R600InstrInfo::getMaxAlusPerClause() const {
1042   return 115;
1043 }
1044
1045 MachineInstrBuilder R600InstrInfo::buildDefaultInstruction(MachineBasicBlock &MBB,
1046                                                   MachineBasicBlock::iterator I,
1047                                                   unsigned Opcode,
1048                                                   unsigned DstReg,
1049                                                   unsigned Src0Reg,
1050                                                   unsigned Src1Reg) const {
1051   MachineInstrBuilder MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opcode),
1052     DstReg);           // $dst
1053
1054   if (Src1Reg) {
1055     MIB.addImm(0)     // $update_exec_mask
1056        .addImm(0);    // $update_predicate
1057   }
1058   MIB.addImm(1)        // $write
1059      .addImm(0)        // $omod
1060      .addImm(0)        // $dst_rel
1061      .addImm(0)        // $dst_clamp
1062      .addReg(Src0Reg)  // $src0
1063      .addImm(0)        // $src0_neg
1064      .addImm(0)        // $src0_rel
1065      .addImm(0)        // $src0_abs
1066      .addImm(-1);       // $src0_sel
1067
1068   if (Src1Reg) {
1069     MIB.addReg(Src1Reg) // $src1
1070        .addImm(0)       // $src1_neg
1071        .addImm(0)       // $src1_rel
1072        .addImm(0)       // $src1_abs
1073        .addImm(-1);      // $src1_sel
1074   }
1075
1076   //XXX: The r600g finalizer expects this to be 1, once we've moved the
1077   //scheduling to the backend, we can change the default to 0.
1078   MIB.addImm(1)        // $last
1079       .addReg(AMDGPU::PRED_SEL_OFF) // $pred_sel
1080       .addImm(0)         // $literal
1081       .addImm(0);        // $bank_swizzle
1082
1083   return MIB;
1084 }
1085
1086 #define OPERAND_CASE(Label) \
1087   case Label: { \
1088     static const unsigned Ops[] = \
1089     { \
1090       Label##_X, \
1091       Label##_Y, \
1092       Label##_Z, \
1093       Label##_W \
1094     }; \
1095     return Ops[Slot]; \
1096   }
1097
1098 static unsigned getSlotedOps(unsigned  Op, unsigned Slot) {
1099   switch (Op) {
1100   OPERAND_CASE(AMDGPU::OpName::update_exec_mask)
1101   OPERAND_CASE(AMDGPU::OpName::update_pred)
1102   OPERAND_CASE(AMDGPU::OpName::write)
1103   OPERAND_CASE(AMDGPU::OpName::omod)
1104   OPERAND_CASE(AMDGPU::OpName::dst_rel)
1105   OPERAND_CASE(AMDGPU::OpName::clamp)
1106   OPERAND_CASE(AMDGPU::OpName::src0)
1107   OPERAND_CASE(AMDGPU::OpName::src0_neg)
1108   OPERAND_CASE(AMDGPU::OpName::src0_rel)
1109   OPERAND_CASE(AMDGPU::OpName::src0_abs)
1110   OPERAND_CASE(AMDGPU::OpName::src0_sel)
1111   OPERAND_CASE(AMDGPU::OpName::src1)
1112   OPERAND_CASE(AMDGPU::OpName::src1_neg)
1113   OPERAND_CASE(AMDGPU::OpName::src1_rel)
1114   OPERAND_CASE(AMDGPU::OpName::src1_abs)
1115   OPERAND_CASE(AMDGPU::OpName::src1_sel)
1116   OPERAND_CASE(AMDGPU::OpName::pred_sel)
1117   default:
1118     llvm_unreachable("Wrong Operand");
1119   }
1120 }
1121
1122 #undef OPERAND_CASE
1123
1124 MachineInstr *R600InstrInfo::buildSlotOfVectorInstruction(
1125     MachineBasicBlock &MBB, MachineInstr *MI, unsigned Slot, unsigned DstReg)
1126     const {
1127   assert (MI->getOpcode() == AMDGPU::DOT_4 && "Not Implemented");
1128   unsigned Opcode;
1129   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
1130   if (ST.getGeneration() <= AMDGPUSubtarget::R700)
1131     Opcode = AMDGPU::DOT4_r600;
1132   else
1133     Opcode = AMDGPU::DOT4_eg;
1134   MachineBasicBlock::iterator I = MI;
1135   MachineOperand &Src0 = MI->getOperand(
1136       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src0, Slot)));
1137   MachineOperand &Src1 = MI->getOperand(
1138       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src1, Slot)));
1139   MachineInstr *MIB = buildDefaultInstruction(
1140       MBB, I, Opcode, DstReg, Src0.getReg(), Src1.getReg());
1141   static const unsigned  Operands[14] = {
1142     AMDGPU::OpName::update_exec_mask,
1143     AMDGPU::OpName::update_pred,
1144     AMDGPU::OpName::write,
1145     AMDGPU::OpName::omod,
1146     AMDGPU::OpName::dst_rel,
1147     AMDGPU::OpName::clamp,
1148     AMDGPU::OpName::src0_neg,
1149     AMDGPU::OpName::src0_rel,
1150     AMDGPU::OpName::src0_abs,
1151     AMDGPU::OpName::src0_sel,
1152     AMDGPU::OpName::src1_neg,
1153     AMDGPU::OpName::src1_rel,
1154     AMDGPU::OpName::src1_abs,
1155     AMDGPU::OpName::src1_sel,
1156   };
1157
1158   for (unsigned i = 0; i < 14; i++) {
1159     MachineOperand &MO = MI->getOperand(
1160         getOperandIdx(MI->getOpcode(), getSlotedOps(Operands[i], Slot)));
1161     assert (MO.isImm());
1162     setImmOperand(MIB, Operands[i], MO.getImm());
1163   }
1164   MIB->getOperand(20).setImm(0);
1165   return MIB;
1166 }
1167
1168 MachineInstr *R600InstrInfo::buildMovImm(MachineBasicBlock &BB,
1169                                          MachineBasicBlock::iterator I,
1170                                          unsigned DstReg,
1171                                          uint64_t Imm) const {
1172   MachineInstr *MovImm = buildDefaultInstruction(BB, I, AMDGPU::MOV, DstReg,
1173                                                   AMDGPU::ALU_LITERAL_X);
1174   setImmOperand(MovImm, AMDGPU::OpName::literal, Imm);
1175   return MovImm;
1176 }
1177
1178 int R600InstrInfo::getOperandIdx(const MachineInstr &MI, unsigned Op) const {
1179   return getOperandIdx(MI.getOpcode(), Op);
1180 }
1181
1182 int R600InstrInfo::getOperandIdx(unsigned Opcode, unsigned Op) const {
1183   return AMDGPU::getNamedOperandIdx(Opcode, Op);
1184 }
1185
1186 void R600InstrInfo::setImmOperand(MachineInstr *MI, unsigned Op,
1187                                   int64_t Imm) const {
1188   int Idx = getOperandIdx(*MI, Op);
1189   assert(Idx != -1 && "Operand not supported for this instruction.");
1190   assert(MI->getOperand(Idx).isImm());
1191   MI->getOperand(Idx).setImm(Imm);
1192 }
1193
1194 //===----------------------------------------------------------------------===//
1195 // Instruction flag getters/setters
1196 //===----------------------------------------------------------------------===//
1197
1198 bool R600InstrInfo::hasFlagOperand(const MachineInstr &MI) const {
1199   return GET_FLAG_OPERAND_IDX(get(MI.getOpcode()).TSFlags) != 0;
1200 }
1201
1202 MachineOperand &R600InstrInfo::getFlagOp(MachineInstr *MI, unsigned SrcIdx,
1203                                          unsigned Flag) const {
1204   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1205   int FlagIndex = 0;
1206   if (Flag != 0) {
1207     // If we pass something other than the default value of Flag to this
1208     // function, it means we are want to set a flag on an instruction
1209     // that uses native encoding.
1210     assert(HAS_NATIVE_OPERANDS(TargetFlags));
1211     bool IsOP3 = (TargetFlags & R600_InstFlag::OP3) == R600_InstFlag::OP3;
1212     switch (Flag) {
1213     case MO_FLAG_CLAMP:
1214       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::clamp);
1215       break;
1216     case MO_FLAG_MASK:
1217       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::write);
1218       break;
1219     case MO_FLAG_NOT_LAST:
1220     case MO_FLAG_LAST:
1221       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::last);
1222       break;
1223     case MO_FLAG_NEG:
1224       switch (SrcIdx) {
1225       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_neg); break;
1226       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_neg); break;
1227       case 2: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src2_neg); break;
1228       }
1229       break;
1230
1231     case MO_FLAG_ABS:
1232       assert(!IsOP3 && "Cannot set absolute value modifier for OP3 "
1233                        "instructions.");
1234       (void)IsOP3;
1235       switch (SrcIdx) {
1236       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_abs); break;
1237       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_abs); break;
1238       }
1239       break;
1240
1241     default:
1242       FlagIndex = -1;
1243       break;
1244     }
1245     assert(FlagIndex != -1 && "Flag not supported for this instruction");
1246   } else {
1247       FlagIndex = GET_FLAG_OPERAND_IDX(TargetFlags);
1248       assert(FlagIndex != 0 &&
1249          "Instruction flags not supported for this instruction");
1250   }
1251
1252   MachineOperand &FlagOp = MI->getOperand(FlagIndex);
1253   assert(FlagOp.isImm());
1254   return FlagOp;
1255 }
1256
1257 void R600InstrInfo::addFlag(MachineInstr *MI, unsigned Operand,
1258                             unsigned Flag) const {
1259   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1260   if (Flag == 0) {
1261     return;
1262   }
1263   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1264     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1265     if (Flag == MO_FLAG_NOT_LAST) {
1266       clearFlag(MI, Operand, MO_FLAG_LAST);
1267     } else if (Flag == MO_FLAG_MASK) {
1268       clearFlag(MI, Operand, Flag);
1269     } else {
1270       FlagOp.setImm(1);
1271     }
1272   } else {
1273       MachineOperand &FlagOp = getFlagOp(MI, Operand);
1274       FlagOp.setImm(FlagOp.getImm() | (Flag << (NUM_MO_FLAGS * Operand)));
1275   }
1276 }
1277
1278 void R600InstrInfo::clearFlag(MachineInstr *MI, unsigned Operand,
1279                               unsigned Flag) const {
1280   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1281   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1282     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1283     FlagOp.setImm(0);
1284   } else {
1285     MachineOperand &FlagOp = getFlagOp(MI);
1286     unsigned InstFlags = FlagOp.getImm();
1287     InstFlags &= ~(Flag << (NUM_MO_FLAGS * Operand));
1288     FlagOp.setImm(InstFlags);
1289   }
1290 }