lib/Target/R600/R600InstrInfo.h

   1 //===-- R600InstrInfo.h - R600 Instruction Info Interface -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for R600InstrInfo
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef R600INSTRUCTIONINFO_H_
  16 #define R600INSTRUCTIONINFO_H_
  17
  18 #include "AMDGPUInstrInfo.h"
  19 #include "R600Defines.h"
  20 #include "R600RegisterInfo.h"
  21 #include <map>
  22
  23 namespace llvm {
  24
  25   class AMDGPUTargetMachine;
  26   class DFAPacketizer;
  27   class ScheduleDAG;
  28   class MachineFunction;
  29   class MachineInstr;
  30   class MachineInstrBuilder;
  31
  32   class R600InstrInfo : public AMDGPUInstrInfo {
  33   private:
  34   const R600RegisterInfo RI;
  35
  36   int getBranchInstr(const MachineOperand &op) const;
  37   std::vector<std::pair<int, unsigned> >
  38   ExtractSrcs(MachineInstr *MI, const DenseMap<unsigned, unsigned> &PV, unsigned &ConstCount) const;
  39
  40   public:
  41   enum BankSwizzle {
  42     ALU_VEC_012_SCL_210 = 0,
  43     ALU_VEC_021_SCL_122,
  44     ALU_VEC_120_SCL_212,
  45     ALU_VEC_102_SCL_221,
  46     ALU_VEC_201,
  47     ALU_VEC_210
  48   };
  49
  50   explicit R600InstrInfo(const AMDGPUSubtarget &st);
  51
  52   const R600RegisterInfo &getRegisterInfo() const override;
  53   void copyPhysReg(MachineBasicBlock &MBB,
  54                    MachineBasicBlock::iterator MI, DebugLoc DL,
  55                    unsigned DestReg, unsigned SrcReg,
  56                    bool KillSrc) const override;
  57   bool isLegalToSplitMBBAt(MachineBasicBlock &MBB,
  58                            MachineBasicBlock::iterator MBBI) const override;
  59
  60   bool isTrig(const MachineInstr &MI) const;
  61   bool isPlaceHolderOpcode(unsigned opcode) const;
  62   bool isReductionOp(unsigned opcode) const;
  63   bool isCubeOp(unsigned opcode) const;
  64
  65   /// \returns true if this \p Opcode represents an ALU instruction.
  66   bool isALUInstr(unsigned Opcode) const;
  67   bool hasInstrModifiers(unsigned Opcode) const;
  68   bool isLDSInstr(unsigned Opcode) const;
  69   bool isLDSNoRetInstr(unsigned Opcode) const;
  70   bool isLDSRetInstr(unsigned Opcode) const;
  71
  72   /// \returns true if this \p Opcode represents an ALU instruction or an
  73   /// instruction that will be lowered in ExpandSpecialInstrs Pass.
  74   bool canBeConsideredALU(const MachineInstr *MI) const;
  75
  76   bool isTransOnly(unsigned Opcode) const;
  77   bool isTransOnly(const MachineInstr *MI) const;
  78   bool isVectorOnly(unsigned Opcode) const;
  79   bool isVectorOnly(const MachineInstr *MI) const;
  80   bool isExport(unsigned Opcode) const;
  81
  82   bool usesVertexCache(unsigned Opcode) const;
  83   bool usesVertexCache(const MachineInstr *MI) const;
  84   bool usesTextureCache(unsigned Opcode) const;
  85   bool usesTextureCache(const MachineInstr *MI) const;
  86
  87   bool mustBeLastInClause(unsigned Opcode) const;
  88   bool usesAddressRegister(MachineInstr *MI) const;
  89   bool definesAddressRegister(MachineInstr *MI) const;
  90   bool readsLDSSrcReg(const MachineInstr *MI) const;
  91
  92   /// \returns The operand index for the given source number.  Legal values
  93   /// for SrcNum are 0, 1, and 2.
  94   int getSrcIdx(unsigned Opcode, unsigned SrcNum) const;
  95   /// \returns The operand Index for the Sel operand given an index to one
  96   /// of the instruction's src operands.
  97   int getSelIdx(unsigned Opcode, unsigned SrcIdx) const;
  98
  99   /// \returns a pair for each src of an ALU instructions.
 100   /// The first member of a pair is the register id.
 101   /// If register is ALU_CONST, second member is SEL.
 102   /// If register is ALU_LITERAL, second member is IMM.
 103   /// Otherwise, second member value is undefined.
 104   SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 105       getSrcs(MachineInstr *MI) const;
 106
 107   unsigned  isLegalUpTo(
 108     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 109     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 110     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 111     R600InstrInfo::BankSwizzle TransSwz) const;
 112
 113   bool FindSwizzleForVectorSlot(
 114     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 115     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 116     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 117     R600InstrInfo::BankSwizzle TransSwz) const;
 118
 119   /// Given the order VEC_012 < VEC_021 < VEC_120 < VEC_102 < VEC_201 < VEC_210
 120   /// returns true and the first (in lexical order) BankSwizzle affectation
 121   /// starting from the one already provided in the Instruction Group MIs that
 122   /// fits Read Port limitations in BS if available. Otherwise returns false
 123   /// and undefined content in BS.
 124   /// isLastAluTrans should be set if the last Alu of MIs will be executed on
 125   /// Trans ALU. In this case, ValidTSwizzle returns the BankSwizzle value to
 126   /// apply to the last instruction.
 127   /// PV holds GPR to PV registers in the Instruction Group MIs.
 128   bool fitsReadPortLimitations(const std::vector<MachineInstr *> &MIs,
 129                                const DenseMap<unsigned, unsigned> &PV,
 130                                std::vector<BankSwizzle> &BS,
 131                                bool isLastAluTrans) const;
 132
 133   /// An instruction group can only access 2 channel pair (either [XY] or [ZW])
 134   /// from KCache bank on R700+. This function check if MI set in input meet
 135   /// this limitations
 136   bool fitsConstReadLimitations(const std::vector<MachineInstr *> &) const;
 137   /// Same but using const index set instead of MI set.
 138   bool fitsConstReadLimitations(const std::vector<unsigned>&) const;
 139
 140   /// \brief Vector instructions are instructions that must fill all
 141   /// instruction slots within an instruction group.
 142   bool isVector(const MachineInstr &MI) const;
 143
 144   unsigned getIEQOpcode() const override;
 145   bool isMov(unsigned Opcode) const override;
 146
 147   DFAPacketizer *CreateTargetScheduleState(const TargetMachine *TM,
 148                                            const ScheduleDAG *DAG) const override;
 149
 150   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const override;
 151
 152   bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB, MachineBasicBlock *&FBB,
 153                      SmallVectorImpl<MachineOperand> &Cond, bool AllowModify) const override;
 154
 155   unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB, MachineBasicBlock *FBB, const SmallVectorImpl<MachineOperand> &Cond, DebugLoc DL) const override;
 156
 157   unsigned RemoveBranch(MachineBasicBlock &MBB) const override;
 158
 159   bool isPredicated(const MachineInstr *MI) const override;
 160
 161   bool isPredicable(MachineInstr *MI) const override;
 162
 163   bool
 164    isProfitableToDupForIfCvt(MachineBasicBlock &MBB, unsigned NumCyles,
 165                              const BranchProbability &Probability) const override;
 166
 167   bool isProfitableToIfCvt(MachineBasicBlock &MBB, unsigned NumCyles,
 168                            unsigned ExtraPredCycles,
 169                            const BranchProbability &Probability) const override ;
 170
 171   bool
 172    isProfitableToIfCvt(MachineBasicBlock &TMBB,
 173                        unsigned NumTCycles, unsigned ExtraTCycles,
 174                        MachineBasicBlock &FMBB,
 175                        unsigned NumFCycles, unsigned ExtraFCycles,
 176                        const BranchProbability &Probability) const override;
 177
 178   bool DefinesPredicate(MachineInstr *MI,
 179                                   std::vector<MachineOperand> &Pred) const override;
 180
 181   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 182                          const SmallVectorImpl<MachineOperand> &Pred2) const override;
 183
 184   bool isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 185                                           MachineBasicBlock &FMBB) const override;
 186
 187   bool PredicateInstruction(MachineInstr *MI,
 188                         const SmallVectorImpl<MachineOperand> &Pred) const override;
 189
 190   unsigned int getPredicationCost(const MachineInstr *) const override;
 191
 192   unsigned int getInstrLatency(const InstrItineraryData *ItinData,
 193                                const MachineInstr *MI,
 194                                unsigned *PredCost = nullptr) const override;
 195
 196   int getInstrLatency(const InstrItineraryData *ItinData,
 197                       SDNode *Node) const override { return 1;}
 198
 199   /// \brief Reserve the registers that may be accesed using indirect addressing.
 200   void reserveIndirectRegisters(BitVector &Reserved,
 201                                 const MachineFunction &MF) const;
 202
 203   unsigned calculateIndirectAddress(unsigned RegIndex,
 204                                     unsigned Channel) const override;
 205
 206   const TargetRegisterClass *getIndirectAddrRegClass() const override;
 207
 208   MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 209                           MachineBasicBlock::iterator I,
 210                           unsigned ValueReg, unsigned Address,
 211                           unsigned OffsetReg) const override;
 212
 213   MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 214                                         MachineBasicBlock::iterator I,
 215                                         unsigned ValueReg, unsigned Address,
 216                                         unsigned OffsetReg) const override;
 217
 218   unsigned getMaxAlusPerClause() const;
 219
 220   ///buildDefaultInstruction - This function returns a MachineInstr with
 221   /// all the instruction modifiers initialized to their default values.
 222   /// You can use this function to avoid manually specifying each instruction
 223   /// modifier operand when building a new instruction.
 224   ///
 225   /// \returns a MachineInstr with all the instruction modifiers initialized
 226   /// to their default values.
 227   MachineInstrBuilder buildDefaultInstruction(MachineBasicBlock &MBB,
 228                                               MachineBasicBlock::iterator I,
 229                                               unsigned Opcode,
 230                                               unsigned DstReg,
 231                                               unsigned Src0Reg,
 232                                               unsigned Src1Reg = 0) const;
 233
 234   MachineInstr *buildSlotOfVectorInstruction(MachineBasicBlock &MBB,
 235                                              MachineInstr *MI,
 236                                              unsigned Slot,
 237                                              unsigned DstReg) const;
 238
 239   MachineInstr *buildMovImm(MachineBasicBlock &BB,
 240                                   MachineBasicBlock::iterator I,
 241                                   unsigned DstReg,
 242                                   uint64_t Imm) const;
 243
 244   MachineInstr *buildMovInstr(MachineBasicBlock *MBB,
 245                               MachineBasicBlock::iterator I,
 246                               unsigned DstReg, unsigned SrcReg) const override;
 247
 248   /// \brief Get the index of Op in the MachineInstr.
 249   ///
 250   /// \returns -1 if the Instruction does not contain the specified \p Op.
 251   int getOperandIdx(const MachineInstr &MI, unsigned Op) const;
 252
 253   /// \brief Get the index of \p Op for the given Opcode.
 254   ///
 255   /// \returns -1 if the Instruction does not contain the specified \p Op.
 256   int getOperandIdx(unsigned Opcode, unsigned Op) const;
 257
 258   /// \brief Helper function for setting instruction flag values.
 259   void setImmOperand(MachineInstr *MI, unsigned Op, int64_t Imm) const;
 260
 261   /// \returns true if this instruction has an operand for storing target flags.
 262   bool hasFlagOperand(const MachineInstr &MI) const;
 263
 264   ///\brief Add one of the MO_FLAG* flags to the specified \p Operand.
 265   void addFlag(MachineInstr *MI, unsigned Operand, unsigned Flag) const;
 266
 267   ///\brief Determine if the specified \p Flag is set on this \p Operand.
 268   bool isFlagSet(const MachineInstr &MI, unsigned Operand, unsigned Flag) const;
 269
 270   /// \param SrcIdx The register source to set the flag on (e.g src0, src1, src2)
 271   /// \param Flag The flag being set.
 272   ///
 273   /// \returns the operand containing the flags for this instruction.
 274   MachineOperand &getFlagOp(MachineInstr *MI, unsigned SrcIdx = 0,
 275                             unsigned Flag = 0) const;
 276
 277   /// \brief Clear the specified flag on the instruction.
 278   void clearFlag(MachineInstr *MI, unsigned Operand, unsigned Flag) const;
 279 };
 280
 281 namespace AMDGPU {
 282
 283 int getLDSNoRetOp(uint16_t Opcode);
 284
 285 } //End namespace AMDGPU
 286
 287 } // End llvm namespace
 288
 289 #endif // R600INSTRINFO_H_