lib/Target/R600/R600InstrInfo.h

   1 //===-- R600InstrInfo.h - R600 Instruction Info Interface -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for R600InstrInfo
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef R600INSTRUCTIONINFO_H_
  16 #define R600INSTRUCTIONINFO_H_
  17
  18 #include "AMDGPUInstrInfo.h"
  19 #include "R600Defines.h"
  20 #include "R600RegisterInfo.h"
  21 #include <map>
  22
  23 namespace llvm {
  24
  25   class AMDGPUTargetMachine;
  26   class DFAPacketizer;
  27   class ScheduleDAG;
  28   class MachineFunction;
  29   class MachineInstr;
  30   class MachineInstrBuilder;
  31
  32   class R600InstrInfo : public AMDGPUInstrInfo {
  33   private:
  34   const R600RegisterInfo RI;
  35   const AMDGPUSubtarget &ST;
  36
  37   int getBranchInstr(const MachineOperand &op) const;
  38   std::vector<std::pair<int, unsigned> >
  39   ExtractSrcs(MachineInstr *MI, const DenseMap<unsigned, unsigned> &PV) const;
  40
  41   public:
  42   enum BankSwizzle {
  43     ALU_VEC_012 = 0,
  44     ALU_VEC_021,
  45     ALU_VEC_120,
  46     ALU_VEC_102,
  47     ALU_VEC_201,
  48     ALU_VEC_210
  49   };
  50
  51   explicit R600InstrInfo(AMDGPUTargetMachine &tm);
  52
  53   const R600RegisterInfo &getRegisterInfo() const;
  54   virtual void copyPhysReg(MachineBasicBlock &MBB,
  55                            MachineBasicBlock::iterator MI, DebugLoc DL,
  56                            unsigned DestReg, unsigned SrcReg,
  57                            bool KillSrc) const;
  58
  59   bool isTrig(const MachineInstr &MI) const;
  60   bool isPlaceHolderOpcode(unsigned opcode) const;
  61   bool isReductionOp(unsigned opcode) const;
  62   bool isCubeOp(unsigned opcode) const;
  63
  64   /// \returns true if this \p Opcode represents an ALU instruction.
  65   bool isALUInstr(unsigned Opcode) const;
  66
  67   bool isTransOnly(unsigned Opcode) const;
  68   bool isTransOnly(const MachineInstr *MI) const;
  69
  70   bool usesVertexCache(unsigned Opcode) const;
  71   bool usesVertexCache(const MachineInstr *MI) const;
  72   bool usesTextureCache(unsigned Opcode) const;
  73   bool usesTextureCache(const MachineInstr *MI) const;
  74
  75   bool mustBeLastInClause(unsigned Opcode) const;
  76
  77   /// \returns a pair for each src of an ALU instructions.
  78   /// The first member of a pair is the register id.
  79   /// If register is ALU_CONST, second member is SEL.
  80   /// If register is ALU_LITERAL, second member is IMM.
  81   /// Otherwise, second member value is undefined.
  82   SmallVector<std::pair<MachineOperand *, int64_t>, 3>
  83       getSrcs(MachineInstr *MI) const;
  84
  85   /// Given the order VEC_012 < VEC_021 < VEC_120 < VEC_102 < VEC_201 < VEC_210
  86   /// returns true and the first (in lexical order) BankSwizzle affectation
  87   /// starting from the one already provided in the Instruction Group MIs that
  88   /// fits Read Port limitations in BS if available. Otherwise returns false
  89   /// and undefined content in BS.
  90   /// PV holds GPR to PV registers in the Instruction Group MIs.
  91   bool fitsReadPortLimitations(const std::vector<MachineInstr *> &MIs,
  92                                const DenseMap<unsigned, unsigned> &PV,
  93                                std::vector<BankSwizzle> &BS) const;
  94   bool fitsConstReadLimitations(const std::vector<unsigned>&) const;
  95   bool canBundle(const std::vector<MachineInstr *> &) const;
  96
  97   /// \breif Vector instructions are instructions that must fill all
  98   /// instruction slots within an instruction group.
  99   bool isVector(const MachineInstr &MI) const;
 100
 101   virtual MachineInstr * getMovImmInstr(MachineFunction *MF, unsigned DstReg,
 102                                         int64_t Imm) const;
 103
 104   virtual unsigned getIEQOpcode() const;
 105   virtual bool isMov(unsigned Opcode) const;
 106
 107   DFAPacketizer *CreateTargetScheduleState(const TargetMachine *TM,
 108                                            const ScheduleDAG *DAG) const;
 109
 110   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 111
 112   bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB, MachineBasicBlock *&FBB,
 113                      SmallVectorImpl<MachineOperand> &Cond, bool AllowModify) const;
 114
 115   unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB, MachineBasicBlock *FBB, const SmallVectorImpl<MachineOperand> &Cond, DebugLoc DL) const;
 116
 117   unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 118
 119   bool isPredicated(const MachineInstr *MI) const;
 120
 121   bool isPredicable(MachineInstr *MI) const;
 122
 123   bool
 124    isProfitableToDupForIfCvt(MachineBasicBlock &MBB, unsigned NumCyles,
 125                              const BranchProbability &Probability) const;
 126
 127   bool isProfitableToIfCvt(MachineBasicBlock &MBB, unsigned NumCyles,
 128                            unsigned ExtraPredCycles,
 129                            const BranchProbability &Probability) const ;
 130
 131   bool
 132    isProfitableToIfCvt(MachineBasicBlock &TMBB,
 133                        unsigned NumTCycles, unsigned ExtraTCycles,
 134                        MachineBasicBlock &FMBB,
 135                        unsigned NumFCycles, unsigned ExtraFCycles,
 136                        const BranchProbability &Probability) const;
 137
 138   bool DefinesPredicate(MachineInstr *MI,
 139                                   std::vector<MachineOperand> &Pred) const;
 140
 141   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 142                          const SmallVectorImpl<MachineOperand> &Pred2) const;
 143
 144   bool isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 145                                           MachineBasicBlock &FMBB) const;
 146
 147   bool PredicateInstruction(MachineInstr *MI,
 148                         const SmallVectorImpl<MachineOperand> &Pred) const;
 149
 150   unsigned int getInstrLatency(const InstrItineraryData *ItinData,
 151                                const MachineInstr *MI,
 152                                unsigned *PredCost = 0) const;
 153
 154   virtual int getInstrLatency(const InstrItineraryData *ItinData,
 155                               SDNode *Node) const { return 1;}
 156
 157   /// \returns a list of all the registers that may be accesed using indirect
 158   /// addressing.
 159   std::vector<unsigned> getIndirectReservedRegs(const MachineFunction &MF) const;
 160
 161   virtual int getIndirectIndexBegin(const MachineFunction &MF) const;
 162
 163   virtual int getIndirectIndexEnd(const MachineFunction &MF) const;
 164
 165
 166   virtual unsigned calculateIndirectAddress(unsigned RegIndex,
 167                                             unsigned Channel) const;
 168
 169   virtual const TargetRegisterClass *getIndirectAddrStoreRegClass(
 170                                                       unsigned SourceReg) const;
 171
 172   virtual const TargetRegisterClass *getIndirectAddrLoadRegClass() const;
 173
 174   virtual MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 175                                   MachineBasicBlock::iterator I,
 176                                   unsigned ValueReg, unsigned Address,
 177                                   unsigned OffsetReg) const;
 178
 179   virtual MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 180                                   MachineBasicBlock::iterator I,
 181                                   unsigned ValueReg, unsigned Address,
 182                                   unsigned OffsetReg) const;
 183
 184   virtual const TargetRegisterClass *getSuperIndirectRegClass() const;
 185
 186   unsigned getMaxAlusPerClause() const;
 187
 188   ///buildDefaultInstruction - This function returns a MachineInstr with
 189   /// all the instruction modifiers initialized to their default values.
 190   /// You can use this function to avoid manually specifying each instruction
 191   /// modifier operand when building a new instruction.
 192   ///
 193   /// \returns a MachineInstr with all the instruction modifiers initialized
 194   /// to their default values.
 195   MachineInstrBuilder buildDefaultInstruction(MachineBasicBlock &MBB,
 196                                               MachineBasicBlock::iterator I,
 197                                               unsigned Opcode,
 198                                               unsigned DstReg,
 199                                               unsigned Src0Reg,
 200                                               unsigned Src1Reg = 0) const;
 201
 202   MachineInstr *buildSlotOfVectorInstruction(MachineBasicBlock &MBB,
 203                                              MachineInstr *MI,
 204                                              unsigned Slot,
 205                                              unsigned DstReg) const;
 206
 207   MachineInstr *buildMovImm(MachineBasicBlock &BB,
 208                                   MachineBasicBlock::iterator I,
 209                                   unsigned DstReg,
 210                                   uint64_t Imm) const;
 211
 212   /// \brief Get the index of Op in the MachineInstr.
 213   ///
 214   /// \returns -1 if the Instruction does not contain the specified \p Op.
 215   int getOperandIdx(const MachineInstr &MI, unsigned Op) const;
 216
 217   /// \brief Get the index of \p Op for the given Opcode.
 218   ///
 219   /// \returns -1 if the Instruction does not contain the specified \p Op.
 220   int getOperandIdx(unsigned Opcode, unsigned Op) const;
 221
 222   /// \brief Helper function for setting instruction flag values.
 223   void setImmOperand(MachineInstr *MI, unsigned Op, int64_t Imm) const;
 224
 225   /// \returns true if this instruction has an operand for storing target flags.
 226   bool hasFlagOperand(const MachineInstr &MI) const;
 227
 228   ///\brief Add one of the MO_FLAG* flags to the specified \p Operand.
 229   void addFlag(MachineInstr *MI, unsigned Operand, unsigned Flag) const;
 230
 231   ///\brief Determine if the specified \p Flag is set on this \p Operand.
 232   bool isFlagSet(const MachineInstr &MI, unsigned Operand, unsigned Flag) const;
 233
 234   /// \param SrcIdx The register source to set the flag on (e.g src0, src1, src2)
 235   /// \param Flag The flag being set.
 236   ///
 237   /// \returns the operand containing the flags for this instruction.
 238   MachineOperand &getFlagOp(MachineInstr *MI, unsigned SrcIdx = 0,
 239                             unsigned Flag = 0) const;
 240
 241   /// \brief Clear the specified flag on the instruction.
 242   void clearFlag(MachineInstr *MI, unsigned Operand, unsigned Flag) const;
 243 };
 244
 245 } // End llvm namespace
 246
 247 #endif // R600INSTRINFO_H_