lib/Target/R600/R600Instructions.td

   1 //===-- R600Instructions.td - R600 Instruction defs  -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // R600 Tablegen instruction definitions
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "R600Intrinsics.td"
  15 include "R600InstrFormats.td"
  16
  17 class InstR600ISA <dag outs, dag ins, string asm, list<dag> pattern> :
  18     InstR600 <outs, ins, asm, pattern, NullALU> {
  19
  20   let Namespace = "AMDGPU";
  21 }
  22
  23 def MEMxi : Operand<iPTR> {
  24   let MIOperandInfo = (ops R600_TReg32_X:$ptr, i32imm:$index);
  25   let PrintMethod = "printMemOperand";
  26 }
  27
  28 def MEMrr : Operand<iPTR> {
  29   let MIOperandInfo = (ops R600_Reg32:$ptr, R600_Reg32:$index);
  30 }
  31
  32 // Operands for non-registers
  33
  34 class InstFlag<string PM = "printOperand", int Default = 0>
  35     : OperandWithDefaultOps <i32, (ops (i32 Default))> {
  36   let PrintMethod = PM;
  37 }
  38
  39 // src_sel for ALU src operands, see also ALU_CONST, ALU_PARAM registers
  40 def SEL : OperandWithDefaultOps <i32, (ops (i32 -1))> {
  41   let PrintMethod = "printSel";
  42 }
  43 def BANK_SWIZZLE : OperandWithDefaultOps <i32, (ops (i32 0))> {
  44   let PrintMethod = "printBankSwizzle";
  45 }
  46
  47 def LITERAL : InstFlag<"printLiteral">;
  48
  49 def WRITE : InstFlag <"printWrite", 1>;
  50 def OMOD : InstFlag <"printOMOD">;
  51 def REL : InstFlag <"printRel">;
  52 def CLAMP : InstFlag <"printClamp">;
  53 def NEG : InstFlag <"printNeg">;
  54 def ABS : InstFlag <"printAbs">;
  55 def UEM : InstFlag <"printUpdateExecMask">;
  56 def UP : InstFlag <"printUpdatePred">;
  57
  58 // XXX: The r600g finalizer in Mesa expects last to be one in most cases.
  59 // Once we start using the packetizer in this backend we should have this
  60 // default to 0.
  61 def LAST : InstFlag<"printLast", 1>;
  62 def RSel : Operand<i32> {
  63   let PrintMethod = "printRSel";
  64 }
  65 def CT: Operand<i32> {
  66   let PrintMethod = "printCT";
  67 }
  68
  69 def FRAMEri : Operand<iPTR> {
  70   let MIOperandInfo = (ops R600_Reg32:$ptr, i32imm:$index);
  71 }
  72
  73 def ADDRParam : ComplexPattern<i32, 2, "SelectADDRParam", [], []>;
  74 def ADDRDWord : ComplexPattern<i32, 1, "SelectADDRDWord", [], []>;
  75 def ADDRVTX_READ : ComplexPattern<i32, 2, "SelectADDRVTX_READ", [], []>;
  76 def ADDRGA_CONST_OFFSET : ComplexPattern<i32, 1, "SelectGlobalValueConstantOffset", [], []>;
  77 def ADDRGA_VAR_OFFSET : ComplexPattern<i32, 2, "SelectGlobalValueVariableOffset", [], []>;
  78
  79
  80 def R600_Pred : PredicateOperand<i32, (ops R600_Predicate),
  81                                      (ops PRED_SEL_OFF)>;
  82
  83
  84 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
  85
  86 // Class for instructions with only one source register.
  87 // If you add new ins to this instruction, make sure they are listed before
  88 // $literal, because the backend currently assumes that the last operand is
  89 // a literal.  Also be sure to update the enum R600Op1OperandIndex::ROI in
  90 // R600Defines.h, R600InstrInfo::buildDefaultInstruction(),
  91 // and R600InstrInfo::getOperandIdx().
  92 class R600_1OP <bits<11> inst, string opName, list<dag> pattern,
  93                 InstrItinClass itin = AnyALU> :
  94     InstR600 <(outs R600_Reg32:$dst),
  95               (ins WRITE:$write, OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
  96                    R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
  97                    LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
  98                    BANK_SWIZZLE:$bank_swizzle),
  99               !strconcat("  ", opName,
 100                    "$clamp $last $dst$write$dst_rel$omod, "
 101                    "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 102                    "$pred_sel $bank_swizzle"),
 103               pattern,
 104               itin>,
 105     R600ALU_Word0,
 106     R600ALU_Word1_OP2 <inst> {
 107
 108   let src1 = 0;
 109   let src1_rel = 0;
 110   let src1_neg = 0;
 111   let src1_abs = 0;
 112   let update_exec_mask = 0;
 113   let update_pred = 0;
 114   let HasNativeOperands = 1;
 115   let Op1 = 1;
 116   let ALUInst = 1;
 117   let DisableEncoding = "$literal";
 118   let UseNamedOperandTable = 1;
 119
 120   let Inst{31-0}  = Word0;
 121   let Inst{63-32} = Word1;
 122 }
 123
 124 class R600_1OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 125                     InstrItinClass itin = AnyALU> :
 126     R600_1OP <inst, opName,
 127               [(set R600_Reg32:$dst, (node R600_Reg32:$src0))]
 128 >;
 129
 130 // If you add or change the operands for R600_2OP instructions, you must
 131 // also update the R600Op2OperandIndex::ROI enum in R600Defines.h,
 132 // R600InstrInfo::buildDefaultInstruction(), and R600InstrInfo::getOperandIdx().
 133 class R600_2OP <bits<11> inst, string opName, list<dag> pattern,
 134                 InstrItinClass itin = AnyALU> :
 135   InstR600 <(outs R600_Reg32:$dst),
 136           (ins UEM:$update_exec_mask, UP:$update_pred, WRITE:$write,
 137                OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
 138                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
 139                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, ABS:$src1_abs, SEL:$src1_sel,
 140                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 141                BANK_SWIZZLE:$bank_swizzle),
 142           !strconcat("  ", opName,
 143                 "$clamp $last $update_exec_mask$update_pred$dst$write$dst_rel$omod, "
 144                 "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 145                 "$src1_neg$src1_abs$src1$src1_abs$src1_rel, "
 146                 "$pred_sel $bank_swizzle"),
 147           pattern,
 148           itin>,
 149     R600ALU_Word0,
 150     R600ALU_Word1_OP2 <inst> {
 151
 152   let HasNativeOperands = 1;
 153   let Op2 = 1;
 154   let ALUInst = 1;
 155   let DisableEncoding = "$literal";
 156   let UseNamedOperandTable = 1;
 157
 158   let Inst{31-0}  = Word0;
 159   let Inst{63-32} = Word1;
 160 }
 161
 162 class R600_2OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 163                        InstrItinClass itim = AnyALU> :
 164     R600_2OP <inst, opName,
 165               [(set R600_Reg32:$dst, (node R600_Reg32:$src0,
 166                                            R600_Reg32:$src1))]
 167 >;
 168
 169 // If you add our change the operands for R600_3OP instructions, you must
 170 // also update the R600Op3OperandIndex::ROI enum in R600Defines.h,
 171 // R600InstrInfo::buildDefaultInstruction(), and
 172 // R600InstrInfo::getOperandIdx().
 173 class R600_3OP <bits<5> inst, string opName, list<dag> pattern,
 174                 InstrItinClass itin = AnyALU> :
 175   InstR600 <(outs R600_Reg32:$dst),
 176           (ins REL:$dst_rel, CLAMP:$clamp,
 177                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, SEL:$src0_sel,
 178                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, SEL:$src1_sel,
 179                R600_Reg32:$src2, NEG:$src2_neg, REL:$src2_rel, SEL:$src2_sel,
 180                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 181                BANK_SWIZZLE:$bank_swizzle),
 182           !strconcat("  ", opName, "$clamp $last $dst$dst_rel, "
 183                              "$src0_neg$src0$src0_rel, "
 184                              "$src1_neg$src1$src1_rel, "
 185                              "$src2_neg$src2$src2_rel, "
 186                              "$pred_sel"
 187                              "$bank_swizzle"),
 188           pattern,
 189           itin>,
 190     R600ALU_Word0,
 191     R600ALU_Word1_OP3<inst>{
 192
 193   let HasNativeOperands = 1;
 194   let DisableEncoding = "$literal";
 195   let Op3 = 1;
 196   let UseNamedOperandTable = 1;
 197   let ALUInst = 1;
 198
 199   let Inst{31-0}  = Word0;
 200   let Inst{63-32} = Word1;
 201 }
 202
 203 class R600_REDUCTION <bits<11> inst, dag ins, string asm, list<dag> pattern,
 204                       InstrItinClass itin = VecALU> :
 205   InstR600 <(outs R600_Reg32:$dst),
 206           ins,
 207           asm,
 208           pattern,
 209           itin>;
 210
 211
 212
 213 } // End mayLoad = 1, mayStore = 0, hasSideEffects = 0
 214
 215 def TEX_SHADOW : PatLeaf<
 216   (imm),
 217   [{uint32_t TType = (uint32_t)N->getZExtValue();
 218     return (TType >= 6 && TType <= 8) || (TType >= 11 && TType <= 13);
 219   }]
 220 >;
 221
 222 def TEX_RECT : PatLeaf<
 223   (imm),
 224   [{uint32_t TType = (uint32_t)N->getZExtValue();
 225     return TType == 5;
 226   }]
 227 >;
 228
 229 def TEX_ARRAY : PatLeaf<
 230   (imm),
 231   [{uint32_t TType = (uint32_t)N->getZExtValue();
 232     return TType == 9 || TType == 10 || TType == 16;
 233   }]
 234 >;
 235
 236 def TEX_SHADOW_ARRAY : PatLeaf<
 237   (imm),
 238   [{uint32_t TType = (uint32_t)N->getZExtValue();
 239     return TType == 11 || TType == 12 || TType == 17;
 240   }]
 241 >;
 242
 243 def TEX_MSAA : PatLeaf<
 244   (imm),
 245   [{uint32_t TType = (uint32_t)N->getZExtValue();
 246     return TType == 14;
 247   }]
 248 >;
 249
 250 def TEX_ARRAY_MSAA : PatLeaf<
 251   (imm),
 252   [{uint32_t TType = (uint32_t)N->getZExtValue();
 253     return TType == 15;
 254   }]
 255 >;
 256
 257 class EG_CF_RAT <bits <8> cfinst, bits <6> ratinst, bits<4> ratid, bits<4> mask,
 258                  dag outs, dag ins, string asm, list<dag> pattern> :
 259     InstR600ISA <outs, ins, asm, pattern>,
 260     CF_ALLOC_EXPORT_WORD0_RAT, CF_ALLOC_EXPORT_WORD1_BUF  {
 261
 262   let rat_id = ratid;
 263   let rat_inst = ratinst;
 264   let rim         = 0;
 265   // XXX: Have a separate instruction for non-indexed writes.
 266   let type        = 1;
 267   let rw_rel      = 0;
 268   let elem_size   = 0;
 269
 270   let array_size  = 0;
 271   let comp_mask   = mask;
 272   let burst_count = 0;
 273   let vpm         = 0;
 274   let cf_inst = cfinst;
 275   let mark        = 0;
 276   let barrier     = 1;
 277
 278   let Inst{31-0} = Word0;
 279   let Inst{63-32} = Word1;
 280   let IsExport = 1;
 281
 282 }
 283
 284 class VTX_READ <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
 285     : InstR600ISA <outs, (ins MEMxi:$src_gpr), name, pattern>,
 286       VTX_WORD1_GPR {
 287
 288   // Static fields
 289   let DST_REL = 0;
 290   // The docs say that if this bit is set, then DATA_FORMAT, NUM_FORMAT_ALL,
 291   // FORMAT_COMP_ALL, SRF_MODE_ALL, and ENDIAN_SWAP fields will be ignored,
 292   // however, based on my testing if USE_CONST_FIELDS is set, then all
 293   // these fields need to be set to 0.
 294   let USE_CONST_FIELDS = 0;
 295   let NUM_FORMAT_ALL = 1;
 296   let FORMAT_COMP_ALL = 0;
 297   let SRF_MODE_ALL = 0;
 298
 299   let Inst{63-32} = Word1;
 300   // LLVM can only encode 64-bit instructions, so these fields are manually
 301   // encoded in R600CodeEmitter
 302   //
 303   // bits<16> OFFSET;
 304   // bits<2>  ENDIAN_SWAP = 0;
 305   // bits<1>  CONST_BUF_NO_STRIDE = 0;
 306   // bits<1>  MEGA_FETCH = 0;
 307   // bits<1>  ALT_CONST = 0;
 308   // bits<2>  BUFFER_INDEX_MODE = 0;
 309
 310   // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
 311   // is done in R600CodeEmitter
 312   //
 313   // Inst{79-64} = OFFSET;
 314   // Inst{81-80} = ENDIAN_SWAP;
 315   // Inst{82}    = CONST_BUF_NO_STRIDE;
 316   // Inst{83}    = MEGA_FETCH;
 317   // Inst{84}    = ALT_CONST;
 318   // Inst{86-85} = BUFFER_INDEX_MODE;
 319   // Inst{95-86} = 0; Reserved
 320
 321   // VTX_WORD3 (Padding)
 322   //
 323   // Inst{127-96} = 0;
 324
 325   let VTXInst = 1;
 326 }
 327
 328 class LoadParamFrag <PatFrag load_type> : PatFrag <
 329   (ops node:$ptr), (load_type node:$ptr),
 330   [{ return isConstantLoad(dyn_cast<LoadSDNode>(N), 0); }]
 331 >;
 332
 333 def load_param : LoadParamFrag<load>;
 334 def load_param_exti8 : LoadParamFrag<az_extloadi8>;
 335 def load_param_exti16 : LoadParamFrag<az_extloadi16>;
 336
 337 def isR600 : Predicate<"Subtarget.getGeneration() <= AMDGPUSubtarget::R700">;
 338 def isR700 : Predicate<"Subtarget.getGeneration() == AMDGPUSubtarget::R700">;
 339 def isEG : Predicate<
 340   "Subtarget.getGeneration() >= AMDGPUSubtarget::EVERGREEN && "
 341   "Subtarget.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS && "
 342   "!Subtarget.hasCaymanISA()">;
 343
 344 def isCayman : Predicate<"Subtarget.hasCaymanISA()">;
 345 def isEGorCayman : Predicate<"Subtarget.getGeneration() == "
 346                              "AMDGPUSubtarget::EVERGREEN"
 347                             "|| Subtarget.getGeneration() =="
 348                             "AMDGPUSubtarget::NORTHERN_ISLANDS">;
 349
 350 def isR600toCayman : Predicate<
 351                      "Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS">;
 352
 353 //===----------------------------------------------------------------------===//
 354 // R600 SDNodes
 355 //===----------------------------------------------------------------------===//
 356
 357 def INTERP_PAIR_XY :  AMDGPUShaderInst <
 358   (outs R600_TReg32_X:$dst0, R600_TReg32_Y:$dst1),
 359   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 360   "INTERP_PAIR_XY $src0 $src1 $src2 : $dst0 dst1",
 361   []>;
 362
 363 def INTERP_PAIR_ZW :  AMDGPUShaderInst <
 364   (outs R600_TReg32_Z:$dst0, R600_TReg32_W:$dst1),
 365   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 366   "INTERP_PAIR_ZW $src0 $src1 $src2 : $dst0 dst1",
 367   []>;
 368
 369 def CONST_ADDRESS: SDNode<"AMDGPUISD::CONST_ADDRESS",
 370   SDTypeProfile<1, -1, [SDTCisInt<0>, SDTCisPtrTy<1>]>,
 371   [SDNPVariadic]
 372 >;
 373
 374 def DOT4 : SDNode<"AMDGPUISD::DOT4",
 375   SDTypeProfile<1, 8, [SDTCisFP<0>, SDTCisVT<1, f32>, SDTCisVT<2, f32>,
 376       SDTCisVT<3, f32>, SDTCisVT<4, f32>, SDTCisVT<5, f32>,
 377       SDTCisVT<6, f32>, SDTCisVT<7, f32>, SDTCisVT<8, f32>]>,
 378   []
 379 >;
 380
 381 def COS_HW : SDNode<"AMDGPUISD::COS_HW",
 382   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 383 >;
 384
 385 def SIN_HW : SDNode<"AMDGPUISD::SIN_HW",
 386   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 387 >;
 388
 389 def TEXTURE_FETCH_Type : SDTypeProfile<1, 19, [SDTCisFP<0>]>;
 390
 391 def TEXTURE_FETCH: SDNode<"AMDGPUISD::TEXTURE_FETCH", TEXTURE_FETCH_Type, []>;
 392
 393 multiclass TexPattern<bits<32> TextureOp, Instruction inst, ValueType vt = v4f32> {
 394 def : Pat<(TEXTURE_FETCH (i32 TextureOp), vt:$SRC_GPR,
 395           (i32 imm:$srcx), (i32 imm:$srcy), (i32 imm:$srcz), (i32 imm:$srcw),
 396           (i32 imm:$offsetx), (i32 imm:$offsety), (i32 imm:$offsetz),
 397           (i32 imm:$DST_SEL_X), (i32 imm:$DST_SEL_Y), (i32 imm:$DST_SEL_Z),
 398           (i32 imm:$DST_SEL_W),
 399           (i32 imm:$RESOURCE_ID), (i32 imm:$SAMPLER_ID),
 400           (i32 imm:$COORD_TYPE_X), (i32 imm:$COORD_TYPE_Y), (i32 imm:$COORD_TYPE_Z),
 401           (i32 imm:$COORD_TYPE_W)),
 402           (inst R600_Reg128:$SRC_GPR,
 403           imm:$srcx, imm:$srcy, imm:$srcz, imm:$srcw,
 404           imm:$offsetx, imm:$offsety, imm:$offsetz,
 405           imm:$DST_SEL_X, imm:$DST_SEL_Y, imm:$DST_SEL_Z,
 406           imm:$DST_SEL_W,
 407           imm:$RESOURCE_ID, imm:$SAMPLER_ID,
 408           imm:$COORD_TYPE_X, imm:$COORD_TYPE_Y, imm:$COORD_TYPE_Z,
 409           imm:$COORD_TYPE_W)>;
 410 }
 411
 412 //===----------------------------------------------------------------------===//
 413 // Interpolation Instructions
 414 //===----------------------------------------------------------------------===//
 415
 416 def INTERP_VEC_LOAD :  AMDGPUShaderInst <
 417   (outs R600_Reg128:$dst),
 418   (ins i32imm:$src0),
 419   "INTERP_LOAD $src0 : $dst",
 420   [(set R600_Reg128:$dst, (int_R600_interp_const imm:$src0))]>;
 421
 422 def INTERP_XY : R600_2OP <0xD6, "INTERP_XY", []> {
 423   let bank_swizzle = 5;
 424 }
 425
 426 def INTERP_ZW : R600_2OP <0xD7, "INTERP_ZW", []> {
 427   let bank_swizzle = 5;
 428 }
 429
 430 def INTERP_LOAD_P0 : R600_1OP <0xE0, "INTERP_LOAD_P0", []>;
 431
 432 //===----------------------------------------------------------------------===//
 433 // Export Instructions
 434 //===----------------------------------------------------------------------===//
 435
 436 def ExportType : SDTypeProfile<0, 7, [SDTCisFP<0>, SDTCisInt<1>]>;
 437
 438 def EXPORT: SDNode<"AMDGPUISD::EXPORT", ExportType,
 439   [SDNPHasChain, SDNPSideEffect]>;
 440
 441 class ExportWord0 {
 442   field bits<32> Word0;
 443
 444   bits<13> arraybase;
 445   bits<2> type;
 446   bits<7> gpr;
 447   bits<2> elem_size;
 448
 449   let Word0{12-0} = arraybase;
 450   let Word0{14-13} = type;
 451   let Word0{21-15} = gpr;
 452   let Word0{22} = 0; // RW_REL
 453   let Word0{29-23} = 0; // INDEX_GPR
 454   let Word0{31-30} = elem_size;
 455 }
 456
 457 class ExportSwzWord1 {
 458   field bits<32> Word1;
 459
 460   bits<3> sw_x;
 461   bits<3> sw_y;
 462   bits<3> sw_z;
 463   bits<3> sw_w;
 464   bits<1> eop;
 465   bits<8> inst;
 466
 467   let Word1{2-0} = sw_x;
 468   let Word1{5-3} = sw_y;
 469   let Word1{8-6} = sw_z;
 470   let Word1{11-9} = sw_w;
 471 }
 472
 473 class ExportBufWord1 {
 474   field bits<32> Word1;
 475
 476   bits<12> arraySize;
 477   bits<4> compMask;
 478   bits<1> eop;
 479   bits<8> inst;
 480
 481   let Word1{11-0} = arraySize;
 482   let Word1{15-12} = compMask;
 483 }
 484
 485 multiclass ExportPattern<Instruction ExportInst, bits<8> cf_inst> {
 486   def : Pat<(int_R600_store_pixel_depth R600_Reg32:$reg),
 487     (ExportInst
 488         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 489         0, 61, 0, 7, 7, 7, cf_inst, 0)
 490   >;
 491
 492   def : Pat<(int_R600_store_pixel_stencil R600_Reg32:$reg),
 493     (ExportInst
 494         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 495         0, 61, 7, 0, 7, 7, cf_inst, 0)
 496   >;
 497
 498   def : Pat<(int_R600_store_dummy (i32 imm:$type)),
 499     (ExportInst
 500         (v4f32 (IMPLICIT_DEF)), imm:$type, 0, 7, 7, 7, 7, cf_inst, 0)
 501   >;
 502
 503   def : Pat<(int_R600_store_dummy 1),
 504     (ExportInst
 505         (v4f32 (IMPLICIT_DEF)), 1, 60, 7, 7, 7, 7, cf_inst, 0)
 506   >;
 507
 508   def : Pat<(EXPORT (v4f32 R600_Reg128:$src), (i32 imm:$base), (i32 imm:$type),
 509     (i32 imm:$swz_x), (i32 imm:$swz_y), (i32 imm:$swz_z), (i32 imm:$swz_w)),
 510         (ExportInst R600_Reg128:$src, imm:$type, imm:$base,
 511         imm:$swz_x, imm:$swz_y, imm:$swz_z, imm:$swz_w, cf_inst, 0)
 512   >;
 513
 514 }
 515
 516 multiclass SteamOutputExportPattern<Instruction ExportInst,
 517     bits<8> buf0inst, bits<8> buf1inst, bits<8> buf2inst, bits<8> buf3inst> {
 518 // Stream0
 519   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 520       (i32 imm:$arraybase), (i32 0), (i32 imm:$mask)),
 521       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 522       4095, imm:$mask, buf0inst, 0)>;
 523 // Stream1
 524   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 525       (i32 imm:$arraybase), (i32 1), (i32 imm:$mask)),
 526       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 527       4095, imm:$mask, buf1inst, 0)>;
 528 // Stream2
 529   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 530       (i32 imm:$arraybase), (i32 2), (i32 imm:$mask)),
 531       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 532       4095, imm:$mask, buf2inst, 0)>;
 533 // Stream3
 534   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 535       (i32 imm:$arraybase), (i32 3), (i32 imm:$mask)),
 536       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 537       4095, imm:$mask, buf3inst, 0)>;
 538 }
 539
 540 // Export Instructions should not be duplicated by TailDuplication pass
 541 // (which assumes that duplicable instruction are affected by exec mask)
 542 let usesCustomInserter = 1, isNotDuplicable = 1 in {
 543
 544 class ExportSwzInst : InstR600ISA<(
 545     outs),
 546     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 547     RSel:$sw_x, RSel:$sw_y, RSel:$sw_z, RSel:$sw_w, i32imm:$inst,
 548     i32imm:$eop),
 549     !strconcat("EXPORT", " $gpr.$sw_x$sw_y$sw_z$sw_w"),
 550     []>, ExportWord0, ExportSwzWord1 {
 551   let elem_size = 3;
 552   let Inst{31-0} = Word0;
 553   let Inst{63-32} = Word1;
 554   let IsExport = 1;
 555 }
 556
 557 } // End usesCustomInserter = 1
 558
 559 class ExportBufInst : InstR600ISA<(
 560     outs),
 561     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 562     i32imm:$arraySize, i32imm:$compMask, i32imm:$inst, i32imm:$eop),
 563     !strconcat("EXPORT", " $gpr"),
 564     []>, ExportWord0, ExportBufWord1 {
 565   let elem_size = 0;
 566   let Inst{31-0} = Word0;
 567   let Inst{63-32} = Word1;
 568   let IsExport = 1;
 569 }
 570
 571 //===----------------------------------------------------------------------===//
 572 // Control Flow Instructions
 573 //===----------------------------------------------------------------------===//
 574
 575
 576 def KCACHE : InstFlag<"printKCache">;
 577
 578 class ALU_CLAUSE<bits<4> inst, string OpName> : AMDGPUInst <(outs),
 579 (ins i32imm:$ADDR, i32imm:$KCACHE_BANK0, i32imm:$KCACHE_BANK1,
 580 KCACHE:$KCACHE_MODE0, KCACHE:$KCACHE_MODE1,
 581 i32imm:$KCACHE_ADDR0, i32imm:$KCACHE_ADDR1,
 582 i32imm:$COUNT, i32imm:$Enabled),
 583 !strconcat(OpName, " $COUNT, @$ADDR, "
 584 "KC0[$KCACHE_MODE0], KC1[$KCACHE_MODE1]"),
 585 [] >, CF_ALU_WORD0, CF_ALU_WORD1 {
 586   field bits<64> Inst;
 587
 588   let CF_INST = inst;
 589   let ALT_CONST = 0;
 590   let WHOLE_QUAD_MODE = 0;
 591   let BARRIER = 1;
 592   let UseNamedOperandTable = 1;
 593
 594   let Inst{31-0} = Word0;
 595   let Inst{63-32} = Word1;
 596 }
 597
 598 class CF_WORD0_R600 {
 599   field bits<32> Word0;
 600
 601   bits<32> ADDR;
 602
 603   let Word0 = ADDR;
 604 }
 605
 606 class CF_CLAUSE_R600 <bits<7> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 607 ins, AsmPrint, [] >, CF_WORD0_R600, CF_WORD1_R600 {
 608   field bits<64> Inst;
 609   bits<4> CNT;
 610
 611   let CF_INST = inst;
 612   let BARRIER = 1;
 613   let CF_CONST = 0;
 614   let VALID_PIXEL_MODE = 0;
 615   let COND = 0;
 616   let COUNT = CNT{2-0};
 617   let CALL_COUNT = 0;
 618   let COUNT_3 = CNT{3};
 619   let END_OF_PROGRAM = 0;
 620   let WHOLE_QUAD_MODE = 0;
 621
 622   let Inst{31-0} = Word0;
 623   let Inst{63-32} = Word1;
 624 }
 625
 626 class CF_CLAUSE_EG <bits<8> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 627 ins, AsmPrint, [] >, CF_WORD0_EG, CF_WORD1_EG {
 628   field bits<64> Inst;
 629
 630   let CF_INST = inst;
 631   let BARRIER = 1;
 632   let JUMPTABLE_SEL = 0;
 633   let CF_CONST = 0;
 634   let VALID_PIXEL_MODE = 0;
 635   let COND = 0;
 636   let END_OF_PROGRAM = 0;
 637
 638   let Inst{31-0} = Word0;
 639   let Inst{63-32} = Word1;
 640 }
 641
 642 def CF_ALU : ALU_CLAUSE<8, "ALU">;
 643 def CF_ALU_PUSH_BEFORE : ALU_CLAUSE<9, "ALU_PUSH_BEFORE">;
 644 def CF_ALU_POP_AFTER : ALU_CLAUSE<10, "ALU_POP_AFTER">;
 645
 646 def FETCH_CLAUSE : AMDGPUInst <(outs),
 647 (ins i32imm:$addr), "Fetch clause starting at $addr:", [] > {
 648   field bits<8> Inst;
 649   bits<8> num;
 650   let Inst = num;
 651 }
 652
 653 def ALU_CLAUSE : AMDGPUInst <(outs),
 654 (ins i32imm:$addr), "ALU clause starting at $addr:", [] > {
 655   field bits<8> Inst;
 656   bits<8> num;
 657   let Inst = num;
 658 }
 659
 660 def LITERALS : AMDGPUInst <(outs),
 661 (ins LITERAL:$literal1, LITERAL:$literal2), "$literal1, $literal2", [] > {
 662   field bits<64> Inst;
 663   bits<32> literal1;
 664   bits<32> literal2;
 665
 666   let Inst{31-0} = literal1;
 667   let Inst{63-32} = literal2;
 668 }
 669
 670 def PAD : AMDGPUInst <(outs), (ins), "PAD", [] > {
 671   field bits<64> Inst;
 672 }
 673
 674 let Predicates = [isR600toCayman] in {
 675
 676 //===----------------------------------------------------------------------===//
 677 // Common Instructions R600, R700, Evergreen, Cayman
 678 //===----------------------------------------------------------------------===//
 679
 680 def ADD : R600_2OP_Helper <0x0, "ADD", fadd>;
 681 // Non-IEEE MUL: 0 * anything = 0
 682 def MUL : R600_2OP_Helper <0x1, "MUL NON-IEEE", int_AMDGPU_mul>;
 683 def MUL_IEEE : R600_2OP_Helper <0x2, "MUL_IEEE", fmul>;
 684 def MAX : R600_2OP_Helper <0x3, "MAX", AMDGPUfmax>;
 685 def MIN : R600_2OP_Helper <0x4, "MIN", AMDGPUfmin>;
 686
 687 // For the SET* instructions there is a naming conflict in TargetSelectionDAG.td,
 688 // so some of the instruction names don't match the asm string.
 689 // XXX: Use the defs in TargetSelectionDAG.td instead of intrinsics.
 690 def SETE : R600_2OP <
 691   0x08, "SETE",
 692   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OEQ))]
 693 >;
 694
 695 def SGT : R600_2OP <
 696   0x09, "SETGT",
 697   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OGT))]
 698 >;
 699
 700 def SGE : R600_2OP <
 701   0xA, "SETGE",
 702   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OGE))]
 703 >;
 704
 705 def SNE : R600_2OP <
 706   0xB, "SETNE",
 707   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_UNE))]
 708 >;
 709
 710 def SETE_DX10 : R600_2OP <
 711   0xC, "SETE_DX10",
 712   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OEQ))]
 713 >;
 714
 715 def SETGT_DX10 : R600_2OP <
 716   0xD, "SETGT_DX10",
 717   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OGT))]
 718 >;
 719
 720 def SETGE_DX10 : R600_2OP <
 721   0xE, "SETGE_DX10",
 722   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OGE))]
 723 >;
 724
 725 def SETNE_DX10 : R600_2OP <
 726   0xF, "SETNE_DX10",
 727   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_UNE))]
 728 >;
 729
 730 def FRACT : R600_1OP_Helper <0x10, "FRACT", AMDGPUfract>;
 731 def TRUNC : R600_1OP_Helper <0x11, "TRUNC", int_AMDGPU_trunc>;
 732 def CEIL : R600_1OP_Helper <0x12, "CEIL", fceil>;
 733 def RNDNE : R600_1OP_Helper <0x13, "RNDNE", frint>;
 734 def FLOOR : R600_1OP_Helper <0x14, "FLOOR", ffloor>;
 735
 736 // Add also ftrunc intrinsic pattern
 737 def : Pat<(ftrunc f32:$src0), (TRUNC $src0)>;
 738
 739 def MOV : R600_1OP <0x19, "MOV", []>;
 740
 741 let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1 in {
 742
 743 class MOV_IMM <ValueType vt, Operand immType> : AMDGPUInst <
 744   (outs R600_Reg32:$dst),
 745   (ins immType:$imm),
 746   "",
 747   []
 748 >;
 749
 750 } // end let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1
 751
 752 def MOV_IMM_I32 : MOV_IMM<i32, i32imm>;
 753 def : Pat <
 754   (imm:$val),
 755   (MOV_IMM_I32 imm:$val)
 756 >;
 757
 758 def MOV_IMM_F32 : MOV_IMM<f32, f32imm>;
 759 def : Pat <
 760   (fpimm:$val),
 761   (MOV_IMM_F32  fpimm:$val)
 762 >;
 763
 764 def PRED_SETE : R600_2OP <0x20, "PRED_SETE", []>;
 765 def PRED_SETGT : R600_2OP <0x21, "PRED_SETGT", []>;
 766 def PRED_SETGE : R600_2OP <0x22, "PRED_SETGE", []>;
 767 def PRED_SETNE : R600_2OP <0x23, "PRED_SETNE", []>;
 768
 769 let hasSideEffects = 1 in {
 770
 771 def KILLGT : R600_2OP <0x2D, "KILLGT", []>;
 772
 773 } // end hasSideEffects
 774
 775 def AND_INT : R600_2OP_Helper <0x30, "AND_INT", and>;
 776 def OR_INT : R600_2OP_Helper <0x31, "OR_INT", or>;
 777 def XOR_INT : R600_2OP_Helper <0x32, "XOR_INT", xor>;
 778 def NOT_INT : R600_1OP_Helper <0x33, "NOT_INT", not>;
 779 def ADD_INT : R600_2OP_Helper <0x34, "ADD_INT", add>;
 780 def SUB_INT : R600_2OP_Helper <0x35, "SUB_INT", sub>;
 781 def MAX_INT : R600_2OP_Helper <0x36, "MAX_INT", AMDGPUsmax>;
 782 def MIN_INT : R600_2OP_Helper <0x37, "MIN_INT", AMDGPUsmin>;
 783 def MAX_UINT : R600_2OP_Helper <0x38, "MAX_UINT", AMDGPUumax>;
 784 def MIN_UINT : R600_2OP_Helper <0x39, "MIN_UINT", AMDGPUumin>;
 785
 786 def SETE_INT : R600_2OP <
 787   0x3A, "SETE_INT",
 788   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETEQ))]
 789 >;
 790
 791 def SETGT_INT : R600_2OP <
 792   0x3B, "SETGT_INT",
 793   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGT))]
 794 >;
 795
 796 def SETGE_INT : R600_2OP <
 797   0x3C, "SETGE_INT",
 798   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGE))]
 799 >;
 800
 801 def SETNE_INT : R600_2OP <
 802   0x3D, "SETNE_INT",
 803   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETNE))]
 804 >;
 805
 806 def SETGT_UINT : R600_2OP <
 807   0x3E, "SETGT_UINT",
 808   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGT))]
 809 >;
 810
 811 def SETGE_UINT : R600_2OP <
 812   0x3F, "SETGE_UINT",
 813   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGE))]
 814 >;
 815
 816 def PRED_SETE_INT : R600_2OP <0x42, "PRED_SETE_INT", []>;
 817 def PRED_SETGT_INT : R600_2OP <0x43, "PRED_SETGE_INT", []>;
 818 def PRED_SETGE_INT : R600_2OP <0x44, "PRED_SETGE_INT", []>;
 819 def PRED_SETNE_INT : R600_2OP <0x45, "PRED_SETNE_INT", []>;
 820
 821 def CNDE_INT : R600_3OP <
 822   0x1C, "CNDE_INT",
 823   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_EQ))]
 824 >;
 825
 826 def CNDGE_INT : R600_3OP <
 827   0x1E, "CNDGE_INT",
 828   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_SGE))]
 829 >;
 830
 831 def CNDGT_INT : R600_3OP <
 832   0x1D, "CNDGT_INT",
 833   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_SGT))]
 834 >;
 835
 836 //===----------------------------------------------------------------------===//
 837 // Texture instructions
 838 //===----------------------------------------------------------------------===//
 839
 840 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 841
 842 class R600_TEX <bits<11> inst, string opName> :
 843   InstR600 <(outs R600_Reg128:$DST_GPR),
 844           (ins R600_Reg128:$SRC_GPR,
 845           RSel:$srcx, RSel:$srcy, RSel:$srcz, RSel:$srcw,
 846           i32imm:$offsetx, i32imm:$offsety, i32imm:$offsetz,
 847           RSel:$DST_SEL_X, RSel:$DST_SEL_Y, RSel:$DST_SEL_Z, RSel:$DST_SEL_W,
 848           i32imm:$RESOURCE_ID, i32imm:$SAMPLER_ID,
 849           CT:$COORD_TYPE_X, CT:$COORD_TYPE_Y, CT:$COORD_TYPE_Z,
 850           CT:$COORD_TYPE_W),
 851           !strconcat(opName,
 852           " $DST_GPR.$DST_SEL_X$DST_SEL_Y$DST_SEL_Z$DST_SEL_W, "
 853           "$SRC_GPR.$srcx$srcy$srcz$srcw "
 854           "RID:$RESOURCE_ID SID:$SAMPLER_ID "
 855           "CT:$COORD_TYPE_X$COORD_TYPE_Y$COORD_TYPE_Z$COORD_TYPE_W"),
 856           [],
 857           NullALU>, TEX_WORD0, TEX_WORD1, TEX_WORD2 {
 858   let Inst{31-0} = Word0;
 859   let Inst{63-32} = Word1;
 860
 861   let TEX_INST = inst{4-0};
 862   let SRC_REL = 0;
 863   let DST_REL = 0;
 864   let LOD_BIAS = 0;
 865
 866   let INST_MOD = 0;
 867   let FETCH_WHOLE_QUAD = 0;
 868   let ALT_CONST = 0;
 869   let SAMPLER_INDEX_MODE = 0;
 870   let RESOURCE_INDEX_MODE = 0;
 871
 872   let TEXInst = 1;
 873 }
 874
 875 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 876
 877
 878
 879 def TEX_SAMPLE : R600_TEX <0x10, "TEX_SAMPLE">;
 880 def TEX_SAMPLE_C : R600_TEX <0x18, "TEX_SAMPLE_C">;
 881 def TEX_SAMPLE_L : R600_TEX <0x11, "TEX_SAMPLE_L">;
 882 def TEX_SAMPLE_C_L : R600_TEX <0x19, "TEX_SAMPLE_C_L">;
 883 def TEX_SAMPLE_LB : R600_TEX <0x12, "TEX_SAMPLE_LB">;
 884 def TEX_SAMPLE_C_LB : R600_TEX <0x1A, "TEX_SAMPLE_C_LB">;
 885 def TEX_LD : R600_TEX <0x03, "TEX_LD">;
 886 def TEX_LDPTR : R600_TEX <0x03, "TEX_LDPTR"> {
 887   let INST_MOD = 1;
 888 }
 889 def TEX_GET_TEXTURE_RESINFO : R600_TEX <0x04, "TEX_GET_TEXTURE_RESINFO">;
 890 def TEX_GET_GRADIENTS_H : R600_TEX <0x07, "TEX_GET_GRADIENTS_H">;
 891 def TEX_GET_GRADIENTS_V : R600_TEX <0x08, "TEX_GET_GRADIENTS_V">;
 892 def TEX_SET_GRADIENTS_H : R600_TEX <0x0B, "TEX_SET_GRADIENTS_H">;
 893 def TEX_SET_GRADIENTS_V : R600_TEX <0x0C, "TEX_SET_GRADIENTS_V">;
 894 def TEX_SAMPLE_G : R600_TEX <0x14, "TEX_SAMPLE_G">;
 895 def TEX_SAMPLE_C_G : R600_TEX <0x1C, "TEX_SAMPLE_C_G">;
 896
 897 defm : TexPattern<0, TEX_SAMPLE>;
 898 defm : TexPattern<1, TEX_SAMPLE_C>;
 899 defm : TexPattern<2, TEX_SAMPLE_L>;
 900 defm : TexPattern<3, TEX_SAMPLE_C_L>;
 901 defm : TexPattern<4, TEX_SAMPLE_LB>;
 902 defm : TexPattern<5, TEX_SAMPLE_C_LB>;
 903 defm : TexPattern<6, TEX_LD, v4i32>;
 904 defm : TexPattern<7, TEX_GET_TEXTURE_RESINFO, v4i32>;
 905 defm : TexPattern<8, TEX_GET_GRADIENTS_H>;
 906 defm : TexPattern<9, TEX_GET_GRADIENTS_V>;
 907 defm : TexPattern<10, TEX_LDPTR, v4i32>;
 908
 909 //===----------------------------------------------------------------------===//
 910 // Helper classes for common instructions
 911 //===----------------------------------------------------------------------===//
 912
 913 class MUL_LIT_Common <bits<5> inst> : R600_3OP <
 914   inst, "MUL_LIT",
 915   []
 916 >;
 917
 918 class MULADD_Common <bits<5> inst> : R600_3OP <
 919   inst, "MULADD",
 920   []
 921 >;
 922
 923 class MULADD_IEEE_Common <bits<5> inst> : R600_3OP <
 924   inst, "MULADD_IEEE",
 925   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
 926 >;
 927
 928 class CNDE_Common <bits<5> inst> : R600_3OP <
 929   inst, "CNDE",
 930   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OEQ))]
 931 >;
 932
 933 class CNDGT_Common <bits<5> inst> : R600_3OP <
 934   inst, "CNDGT",
 935   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OGT))]
 936 > {
 937   let Itinerary = VecALU;
 938 }
 939
 940 class CNDGE_Common <bits<5> inst> : R600_3OP <
 941   inst, "CNDGE",
 942   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OGE))]
 943 > {
 944   let Itinerary = VecALU;
 945 }
 946
 947
 948 let isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
 949 class R600_VEC2OP<list<dag> pattern> : InstR600 <(outs R600_Reg32:$dst), (ins
 950 // Slot X
 951    UEM:$update_exec_mask_X, UP:$update_pred_X, WRITE:$write_X,
 952    OMOD:$omod_X, REL:$dst_rel_X, CLAMP:$clamp_X,
 953    R600_TReg32_X:$src0_X, NEG:$src0_neg_X, REL:$src0_rel_X, ABS:$src0_abs_X, SEL:$src0_sel_X,
 954    R600_TReg32_X:$src1_X, NEG:$src1_neg_X, REL:$src1_rel_X, ABS:$src1_abs_X, SEL:$src1_sel_X,
 955    R600_Pred:$pred_sel_X,
 956 // Slot Y
 957    UEM:$update_exec_mask_Y, UP:$update_pred_Y, WRITE:$write_Y,
 958    OMOD:$omod_Y, REL:$dst_rel_Y, CLAMP:$clamp_Y,
 959    R600_TReg32_Y:$src0_Y, NEG:$src0_neg_Y, REL:$src0_rel_Y, ABS:$src0_abs_Y, SEL:$src0_sel_Y,
 960    R600_TReg32_Y:$src1_Y, NEG:$src1_neg_Y, REL:$src1_rel_Y, ABS:$src1_abs_Y, SEL:$src1_sel_Y,
 961    R600_Pred:$pred_sel_Y,
 962 // Slot Z
 963    UEM:$update_exec_mask_Z, UP:$update_pred_Z, WRITE:$write_Z,
 964    OMOD:$omod_Z, REL:$dst_rel_Z, CLAMP:$clamp_Z,
 965    R600_TReg32_Z:$src0_Z, NEG:$src0_neg_Z, REL:$src0_rel_Z, ABS:$src0_abs_Z, SEL:$src0_sel_Z,
 966    R600_TReg32_Z:$src1_Z, NEG:$src1_neg_Z, REL:$src1_rel_Z, ABS:$src1_abs_Z, SEL:$src1_sel_Z,
 967    R600_Pred:$pred_sel_Z,
 968 // Slot W
 969    UEM:$update_exec_mask_W, UP:$update_pred_W, WRITE:$write_W,
 970    OMOD:$omod_W, REL:$dst_rel_W, CLAMP:$clamp_W,
 971    R600_TReg32_W:$src0_W, NEG:$src0_neg_W, REL:$src0_rel_W, ABS:$src0_abs_W, SEL:$src0_sel_W,
 972    R600_TReg32_W:$src1_W, NEG:$src1_neg_W, REL:$src1_rel_W, ABS:$src1_abs_W, SEL:$src1_sel_W,
 973    R600_Pred:$pred_sel_W,
 974    LITERAL:$literal0, LITERAL:$literal1),
 975   "",
 976   pattern,
 977   AnyALU> {
 978
 979   let UseNamedOperandTable = 1;
 980
 981 }
 982 }
 983
 984 def DOT_4 : R600_VEC2OP<[(set R600_Reg32:$dst, (DOT4
 985   R600_TReg32_X:$src0_X, R600_TReg32_X:$src1_X,
 986   R600_TReg32_Y:$src0_Y, R600_TReg32_Y:$src1_Y,
 987   R600_TReg32_Z:$src0_Z, R600_TReg32_Z:$src1_Z,
 988   R600_TReg32_W:$src0_W, R600_TReg32_W:$src1_W))]>;
 989
 990
 991 class DOT4_Common <bits<11> inst> : R600_2OP <inst, "DOT4", []>;
 992
 993
 994 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 995 multiclass CUBE_Common <bits<11> inst> {
 996
 997   def _pseudo : InstR600 <
 998     (outs R600_Reg128:$dst),
 999     (ins R600_Reg128:$src0),
1000     "CUBE $dst $src0",
1001     [(set v4f32:$dst, (int_AMDGPU_cube v4f32:$src0))],
1002     VecALU
1003   > {
1004     let isPseudo = 1;
1005     let UseNamedOperandTable = 1;
1006   }
1007
1008   def _real : R600_2OP <inst, "CUBE", []>;
1009 }
1010 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
1011
1012 class EXP_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1013   inst, "EXP_IEEE", fexp2
1014 > {
1015   let Itinerary = TransALU;
1016 }
1017
1018 class FLT_TO_INT_Common <bits<11> inst> : R600_1OP_Helper <
1019   inst, "FLT_TO_INT", fp_to_sint
1020 > {
1021   let Itinerary = TransALU;
1022 }
1023
1024 class INT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1025   inst, "INT_TO_FLT", sint_to_fp
1026 > {
1027   let Itinerary = TransALU;
1028 }
1029
1030 class FLT_TO_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1031   inst, "FLT_TO_UINT", fp_to_uint
1032 > {
1033   let Itinerary = TransALU;
1034 }
1035
1036 class UINT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1037   inst, "UINT_TO_FLT", uint_to_fp
1038 > {
1039   let Itinerary = TransALU;
1040 }
1041
1042 class LOG_CLAMPED_Common <bits<11> inst> : R600_1OP <
1043   inst, "LOG_CLAMPED", []
1044 >;
1045
1046 class LOG_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1047   inst, "LOG_IEEE", flog2
1048 > {
1049   let Itinerary = TransALU;
1050 }
1051
1052 class LSHL_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHL", shl>;
1053 class LSHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHR", srl>;
1054 class ASHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "ASHR", sra>;
1055 class MULHI_INT_Common <bits<11> inst> : R600_2OP_Helper <
1056   inst, "MULHI_INT", mulhs
1057 > {
1058   let Itinerary = TransALU;
1059 }
1060 class MULHI_UINT_Common <bits<11> inst> : R600_2OP_Helper <
1061   inst, "MULHI", mulhu
1062 > {
1063   let Itinerary = TransALU;
1064 }
1065 class MULLO_INT_Common <bits<11> inst> : R600_2OP_Helper <
1066   inst, "MULLO_INT", mul
1067 > {
1068   let Itinerary = TransALU;
1069 }
1070 class MULLO_UINT_Common <bits<11> inst> : R600_2OP <inst, "MULLO_UINT", []> {
1071   let Itinerary = TransALU;
1072 }
1073
1074 class RECIP_CLAMPED_Common <bits<11> inst> : R600_1OP <
1075   inst, "RECIP_CLAMPED", []
1076 > {
1077   let Itinerary = TransALU;
1078 }
1079
1080 class RECIP_IEEE_Common <bits<11> inst> : R600_1OP <
1081   inst, "RECIP_IEEE", [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
1082 > {
1083   let Itinerary = TransALU;
1084 }
1085
1086 class RECIP_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1087   inst, "RECIP_UINT", AMDGPUurecip
1088 > {
1089   let Itinerary = TransALU;
1090 }
1091
1092 class RECIPSQRT_CLAMPED_Common <bits<11> inst> : R600_1OP_Helper <
1093   inst, "RECIPSQRT_CLAMPED", int_AMDGPU_rsq
1094 > {
1095   let Itinerary = TransALU;
1096 }
1097
1098 class RECIPSQRT_IEEE_Common <bits<11> inst> : R600_1OP <
1099   inst, "RECIPSQRT_IEEE", []
1100 > {
1101   let Itinerary = TransALU;
1102 }
1103
1104 class SIN_Common <bits<11> inst> : R600_1OP <
1105   inst, "SIN", [(set f32:$dst, (SIN_HW f32:$src0))]>{
1106   let Trig = 1;
1107   let Itinerary = TransALU;
1108 }
1109
1110 class COS_Common <bits<11> inst> : R600_1OP <
1111   inst, "COS", [(set f32:$dst, (COS_HW f32:$src0))]> {
1112   let Trig = 1;
1113   let Itinerary = TransALU;
1114 }
1115
1116 def CLAMP_R600 :  CLAMP <R600_Reg32>;
1117 def FABS_R600 : FABS<R600_Reg32>;
1118 def FNEG_R600 : FNEG<R600_Reg32>;
1119
1120 //===----------------------------------------------------------------------===//
1121 // Helper patterns for complex intrinsics
1122 //===----------------------------------------------------------------------===//
1123
1124 multiclass DIV_Common <InstR600 recip_ieee> {
1125 def : Pat<
1126   (int_AMDGPU_div f32:$src0, f32:$src1),
1127   (MUL_IEEE $src0, (recip_ieee $src1))
1128 >;
1129
1130 def : Pat<
1131   (fdiv f32:$src0, f32:$src1),
1132   (MUL_IEEE $src0, (recip_ieee $src1))
1133 >;
1134 }
1135
1136 class TGSI_LIT_Z_Common <InstR600 mul_lit, InstR600 log_clamped, InstR600 exp_ieee>
1137   : Pat <
1138   (int_TGSI_lit_z f32:$src_x, f32:$src_y, f32:$src_w),
1139   (exp_ieee (mul_lit (log_clamped (MAX $src_y, (f32 ZERO))), $src_w, $src_x))
1140 >;
1141
1142 // FROUND pattern
1143 class FROUNDPat<Instruction CNDGE> : Pat <
1144   (AMDGPUround f32:$x),
1145   (CNDGE (ADD (FNEG_R600 (f32 HALF)), (FRACT $x)), (CEIL $x), (FLOOR $x))
1146 >;
1147
1148
1149 //===----------------------------------------------------------------------===//
1150 // R600 / R700 Instructions
1151 //===----------------------------------------------------------------------===//
1152
1153 let Predicates = [isR600] in {
1154
1155   def MUL_LIT_r600 : MUL_LIT_Common<0x0C>;
1156   def MULADD_r600 : MULADD_Common<0x10>;
1157   def MULADD_IEEE_r600 : MULADD_IEEE_Common<0x14>;
1158   def CNDE_r600 : CNDE_Common<0x18>;
1159   def CNDGT_r600 : CNDGT_Common<0x19>;
1160   def CNDGE_r600 : CNDGE_Common<0x1A>;
1161   def DOT4_r600 : DOT4_Common<0x50>;
1162   defm CUBE_r600 : CUBE_Common<0x52>;
1163   def EXP_IEEE_r600 : EXP_IEEE_Common<0x61>;
1164   def LOG_CLAMPED_r600 : LOG_CLAMPED_Common<0x62>;
1165   def LOG_IEEE_r600 : LOG_IEEE_Common<0x63>;
1166   def RECIP_CLAMPED_r600 : RECIP_CLAMPED_Common<0x64>;
1167   def RECIP_IEEE_r600 : RECIP_IEEE_Common<0x66>;
1168   def RECIPSQRT_CLAMPED_r600 : RECIPSQRT_CLAMPED_Common<0x67>;
1169   def RECIPSQRT_IEEE_r600 : RECIPSQRT_IEEE_Common<0x69>;
1170   def FLT_TO_INT_r600 : FLT_TO_INT_Common<0x6b>;
1171   def INT_TO_FLT_r600 : INT_TO_FLT_Common<0x6c>;
1172   def FLT_TO_UINT_r600 : FLT_TO_UINT_Common<0x79>;
1173   def UINT_TO_FLT_r600 : UINT_TO_FLT_Common<0x6d>;
1174   def SIN_r600 : SIN_Common<0x6E>;
1175   def COS_r600 : COS_Common<0x6F>;
1176   def ASHR_r600 : ASHR_Common<0x70>;
1177   def LSHR_r600 : LSHR_Common<0x71>;
1178   def LSHL_r600 : LSHL_Common<0x72>;
1179   def MULLO_INT_r600 : MULLO_INT_Common<0x73>;
1180   def MULHI_INT_r600 : MULHI_INT_Common<0x74>;
1181   def MULLO_UINT_r600 : MULLO_UINT_Common<0x75>;
1182   def MULHI_UINT_r600 : MULHI_UINT_Common<0x76>;
1183   def RECIP_UINT_r600 : RECIP_UINT_Common <0x78>;
1184
1185   defm DIV_r600 : DIV_Common<RECIP_IEEE_r600>;
1186   def : POW_Common <LOG_IEEE_r600, EXP_IEEE_r600, MUL>;
1187   def TGSI_LIT_Z_r600 : TGSI_LIT_Z_Common<MUL_LIT_r600, LOG_CLAMPED_r600, EXP_IEEE_r600>;
1188
1189   def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_r600 $src))>;
1190   def : FROUNDPat <CNDGE_r600>;
1191
1192   def R600_ExportSwz : ExportSwzInst {
1193     let Word1{20-17} = 0; // BURST_COUNT
1194     let Word1{21} = eop;
1195     let Word1{22} = 0; // VALID_PIXEL_MODE
1196     let Word1{30-23} = inst;
1197     let Word1{31} = 1; // BARRIER
1198   }
1199   defm : ExportPattern<R600_ExportSwz, 39>;
1200
1201   def R600_ExportBuf : ExportBufInst {
1202     let Word1{20-17} = 0; // BURST_COUNT
1203     let Word1{21} = eop;
1204     let Word1{22} = 0; // VALID_PIXEL_MODE
1205     let Word1{30-23} = inst;
1206     let Word1{31} = 1; // BARRIER
1207   }
1208   defm : SteamOutputExportPattern<R600_ExportBuf, 0x20, 0x21, 0x22, 0x23>;
1209
1210   def CF_TC_R600 : CF_CLAUSE_R600<1, (ins i32imm:$ADDR, i32imm:$CNT),
1211   "TEX $CNT @$ADDR"> {
1212     let POP_COUNT = 0;
1213   }
1214   def CF_VC_R600 : CF_CLAUSE_R600<2, (ins i32imm:$ADDR, i32imm:$CNT),
1215   "VTX $CNT @$ADDR"> {
1216     let POP_COUNT = 0;
1217   }
1218   def WHILE_LOOP_R600 : CF_CLAUSE_R600<6, (ins i32imm:$ADDR),
1219   "LOOP_START_DX10 @$ADDR"> {
1220     let POP_COUNT = 0;
1221     let CNT = 0;
1222   }
1223   def END_LOOP_R600 : CF_CLAUSE_R600<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1224     let POP_COUNT = 0;
1225     let CNT = 0;
1226   }
1227   def LOOP_BREAK_R600 : CF_CLAUSE_R600<9, (ins i32imm:$ADDR),
1228   "LOOP_BREAK @$ADDR"> {
1229     let POP_COUNT = 0;
1230     let CNT = 0;
1231   }
1232   def CF_CONTINUE_R600 : CF_CLAUSE_R600<8, (ins i32imm:$ADDR),
1233   "CONTINUE @$ADDR"> {
1234     let POP_COUNT = 0;
1235     let CNT = 0;
1236   }
1237   def CF_JUMP_R600 : CF_CLAUSE_R600<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1238   "JUMP @$ADDR POP:$POP_COUNT"> {
1239     let CNT = 0;
1240   }
1241   def CF_ELSE_R600 : CF_CLAUSE_R600<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1242   "ELSE @$ADDR POP:$POP_COUNT"> {
1243     let CNT = 0;
1244   }
1245   def CF_CALL_FS_R600 : CF_CLAUSE_R600<19, (ins), "CALL_FS"> {
1246     let ADDR = 0;
1247     let CNT = 0;
1248     let POP_COUNT = 0;
1249   }
1250   def POP_R600 : CF_CLAUSE_R600<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1251   "POP @$ADDR POP:$POP_COUNT"> {
1252     let CNT = 0;
1253   }
1254   def CF_END_R600 : CF_CLAUSE_R600<0, (ins), "CF_END"> {
1255     let CNT = 0;
1256     let POP_COUNT = 0;
1257     let ADDR = 0;
1258     let END_OF_PROGRAM = 1;
1259   }
1260
1261 }
1262
1263 //===----------------------------------------------------------------------===//
1264 // R700 Only instructions
1265 //===----------------------------------------------------------------------===//
1266
1267 let Predicates = [isR700] in {
1268   def SIN_r700 : SIN_Common<0x6E>;
1269   def COS_r700 : COS_Common<0x6F>;
1270 }
1271
1272 //===----------------------------------------------------------------------===//
1273 // Evergreen / Cayman store instructions
1274 //===----------------------------------------------------------------------===//
1275
1276 let Predicates = [isEGorCayman] in {
1277
1278 class CF_MEM_RAT_CACHELESS <bits<6> rat_inst, bits<4> rat_id, bits<4> mask, dag ins,
1279                            string name, list<dag> pattern>
1280     : EG_CF_RAT <0x57, rat_inst, rat_id, mask, (outs), ins,
1281                  "MEM_RAT_CACHELESS "#name, pattern>;
1282
1283 class CF_MEM_RAT <bits<6> rat_inst, bits<4> rat_id, dag ins, string name,
1284                   list<dag> pattern>
1285     : EG_CF_RAT <0x56, rat_inst, rat_id, 0xf /* mask */, (outs), ins,
1286                  "MEM_RAT "#name, pattern>;
1287
1288 def RAT_MSKOR : CF_MEM_RAT <0x11, 0,
1289   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr),
1290   "MSKOR $rw_gpr.XW, $index_gpr",
1291   [(mskor_global v4i32:$rw_gpr, i32:$index_gpr)]
1292 > {
1293   let eop = 0;
1294 }
1295
1296 } // End Predicates = [isEGorCayman]
1297
1298
1299 //===----------------------------------------------------------------------===//
1300 // Evergreen Only instructions
1301 //===----------------------------------------------------------------------===//
1302
1303 let Predicates = [isEG] in {
1304
1305 def RECIP_IEEE_eg : RECIP_IEEE_Common<0x86>;
1306 defm DIV_eg : DIV_Common<RECIP_IEEE_eg>;
1307
1308 def MULLO_INT_eg : MULLO_INT_Common<0x8F>;
1309 def MULHI_INT_eg : MULHI_INT_Common<0x90>;
1310 def MULLO_UINT_eg : MULLO_UINT_Common<0x91>;
1311 def MULHI_UINT_eg : MULHI_UINT_Common<0x92>;
1312 def RECIP_UINT_eg : RECIP_UINT_Common<0x94>;
1313 def RECIPSQRT_CLAMPED_eg : RECIPSQRT_CLAMPED_Common<0x87>;
1314 def EXP_IEEE_eg : EXP_IEEE_Common<0x81>;
1315 def LOG_IEEE_eg : LOG_IEEE_Common<0x83>;
1316 def RECIP_CLAMPED_eg : RECIP_CLAMPED_Common<0x84>;
1317 def RECIPSQRT_IEEE_eg : RECIPSQRT_IEEE_Common<0x89>;
1318 def SIN_eg : SIN_Common<0x8D>;
1319 def COS_eg : COS_Common<0x8E>;
1320
1321 def : POW_Common <LOG_IEEE_eg, EXP_IEEE_eg, MUL>;
1322 def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_eg $src))>;
1323
1324 //===----------------------------------------------------------------------===//
1325 // Memory read/write instructions
1326 //===----------------------------------------------------------------------===//
1327
1328 let usesCustomInserter = 1 in {
1329
1330 // 32-bit store
1331 def RAT_WRITE_CACHELESS_32_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0x1,
1332   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1333   "STORE_RAW $rw_gpr, $index_gpr, $eop",
1334   [(global_store i32:$rw_gpr, i32:$index_gpr)]
1335 >;
1336
1337 // 64-bit store
1338 def RAT_WRITE_CACHELESS_64_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0x3,
1339   (ins R600_Reg64:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1340   "STORE_RAW $rw_gpr.XY, $index_gpr, $eop",
1341   [(global_store v2i32:$rw_gpr, i32:$index_gpr)]
1342 >;
1343
1344 //128-bit store
1345 def RAT_WRITE_CACHELESS_128_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0xf,
1346   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1347   "STORE_RAW $rw_gpr.XYZW, $index_gpr, $eop",
1348   [(global_store v4i32:$rw_gpr, i32:$index_gpr)]
1349 >;
1350
1351 } // End usesCustomInserter = 1
1352
1353 class VTX_READ_eg <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1354     : VTX_WORD0_eg, VTX_READ<name, buffer_id, outs, pattern> {
1355
1356   // Static fields
1357   let VC_INST = 0;
1358   let FETCH_TYPE = 2;
1359   let FETCH_WHOLE_QUAD = 0;
1360   let BUFFER_ID = buffer_id;
1361   let SRC_REL = 0;
1362   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1363   // to store vertex addresses in any channel, not just X.
1364   let SRC_SEL_X = 0;
1365
1366   let Inst{31-0} = Word0;
1367 }
1368
1369 class VTX_READ_8_eg <bits<8> buffer_id, list<dag> pattern>
1370     : VTX_READ_eg <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1371                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1372
1373   let MEGA_FETCH_COUNT = 1;
1374   let DST_SEL_X = 0;
1375   let DST_SEL_Y = 7;   // Masked
1376   let DST_SEL_Z = 7;   // Masked
1377   let DST_SEL_W = 7;   // Masked
1378   let DATA_FORMAT = 1; // FMT_8
1379 }
1380
1381 class VTX_READ_16_eg <bits<8> buffer_id, list<dag> pattern>
1382     : VTX_READ_eg <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1383                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1384   let MEGA_FETCH_COUNT = 2;
1385   let DST_SEL_X = 0;
1386   let DST_SEL_Y = 7;   // Masked
1387   let DST_SEL_Z = 7;   // Masked
1388   let DST_SEL_W = 7;   // Masked
1389   let DATA_FORMAT = 5; // FMT_16
1390
1391 }
1392
1393 class VTX_READ_32_eg <bits<8> buffer_id, list<dag> pattern>
1394     : VTX_READ_eg <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1395                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1396
1397   let MEGA_FETCH_COUNT = 4;
1398   let DST_SEL_X        = 0;
1399   let DST_SEL_Y        = 7;   // Masked
1400   let DST_SEL_Z        = 7;   // Masked
1401   let DST_SEL_W        = 7;   // Masked
1402   let DATA_FORMAT      = 0xD; // COLOR_32
1403
1404   // This is not really necessary, but there were some GPU hangs that appeared
1405   // to be caused by ALU instructions in the next instruction group that wrote
1406   // to the $src_gpr registers of the VTX_READ.
1407   // e.g.
1408   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1409   // %T2_X<def> = MOV %ZERO
1410   //Adding this constraint prevents this from happening.
1411   let Constraints = "$src_gpr.ptr = $dst_gpr";
1412 }
1413
1414 class VTX_READ_64_eg <bits<8> buffer_id, list<dag> pattern>
1415     : VTX_READ_eg <"VTX_READ_64 $dst_gpr.XY, $src_gpr", buffer_id,
1416                    (outs R600_Reg64:$dst_gpr), pattern> {
1417
1418   let MEGA_FETCH_COUNT = 8;
1419   let DST_SEL_X        = 0;
1420   let DST_SEL_Y        = 1;
1421   let DST_SEL_Z        = 7;
1422   let DST_SEL_W        = 7;
1423   let DATA_FORMAT      = 0x1D; // COLOR_32_32
1424 }
1425
1426 class VTX_READ_128_eg <bits<8> buffer_id, list<dag> pattern>
1427     : VTX_READ_eg <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1428                    (outs R600_Reg128:$dst_gpr), pattern> {
1429
1430   let MEGA_FETCH_COUNT = 16;
1431   let DST_SEL_X        =  0;
1432   let DST_SEL_Y        =  1;
1433   let DST_SEL_Z        =  2;
1434   let DST_SEL_W        =  3;
1435   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1436
1437   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1438   // that holds its buffer address to avoid potential hangs.  We can't use
1439   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1440   // registers are different sizes.
1441 }
1442
1443 //===----------------------------------------------------------------------===//
1444 // VTX Read from parameter memory space
1445 //===----------------------------------------------------------------------===//
1446
1447 def VTX_READ_PARAM_8_eg : VTX_READ_8_eg <0,
1448   [(set i32:$dst_gpr, (load_param_exti8 ADDRVTX_READ:$src_gpr))]
1449 >;
1450
1451 def VTX_READ_PARAM_16_eg : VTX_READ_16_eg <0,
1452   [(set i32:$dst_gpr, (load_param_exti16 ADDRVTX_READ:$src_gpr))]
1453 >;
1454
1455 def VTX_READ_PARAM_32_eg : VTX_READ_32_eg <0,
1456   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1457 >;
1458
1459 def VTX_READ_PARAM_64_eg : VTX_READ_64_eg <0,
1460   [(set v2i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1461 >;
1462
1463 def VTX_READ_PARAM_128_eg : VTX_READ_128_eg <0,
1464   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1465 >;
1466
1467 //===----------------------------------------------------------------------===//
1468 // VTX Read from global memory space
1469 //===----------------------------------------------------------------------===//
1470
1471 // 8-bit reads
1472 def VTX_READ_GLOBAL_8_eg : VTX_READ_8_eg <1,
1473   [(set i32:$dst_gpr, (az_extloadi8_global ADDRVTX_READ:$src_gpr))]
1474 >;
1475
1476 def VTX_READ_GLOBAL_16_eg : VTX_READ_16_eg <1,
1477   [(set i32:$dst_gpr, (az_extloadi16_global ADDRVTX_READ:$src_gpr))]
1478 >;
1479
1480 // 32-bit reads
1481 def VTX_READ_GLOBAL_32_eg : VTX_READ_32_eg <1,
1482   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1483 >;
1484
1485 // 64-bit reads
1486 def VTX_READ_GLOBAL_64_eg : VTX_READ_64_eg <1,
1487   [(set v2i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1488 >;
1489
1490 // 128-bit reads
1491 def VTX_READ_GLOBAL_128_eg : VTX_READ_128_eg <1,
1492   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1493 >;
1494
1495 } // End Predicates = [isEG]
1496
1497 //===----------------------------------------------------------------------===//
1498 // Evergreen / Cayman Instructions
1499 //===----------------------------------------------------------------------===//
1500
1501 let Predicates = [isEGorCayman] in {
1502
1503   // BFE_UINT - bit_extract, an optimization for mask and shift
1504   // Src0 = Input
1505   // Src1 = Offset
1506   // Src2 = Width
1507   //
1508   // bit_extract = (Input << (32 - Offset - Width)) >> (32 - Width)
1509   //
1510   // Example Usage:
1511   // (Offset, Width)
1512   //
1513   // (0, 8)           = (Input << 24) >> 24  = (Input &  0xff)       >> 0
1514   // (8, 8)           = (Input << 16) >> 24  = (Input &  0xffff)     >> 8
1515   // (16,8)           = (Input <<  8) >> 24  = (Input &  0xffffff)   >> 16
1516   // (24,8)           = (Input <<  0) >> 24  = (Input &  0xffffffff) >> 24
1517   def BFE_UINT_eg : R600_3OP <0x4, "BFE_UINT",
1518     [(set i32:$dst, (int_AMDIL_bit_extract_u32 i32:$src0, i32:$src1,
1519                                                i32:$src2))],
1520     VecALU
1521   >;
1522   def : BFEPattern <BFE_UINT_eg>;
1523
1524   def BFI_INT_eg : R600_3OP <0x06, "BFI_INT", [], VecALU>;
1525   defm : BFIPatterns <BFI_INT_eg>;
1526
1527   def MULADD_UINT24_eg : R600_3OP <0x10, "MULADD_UINT24",
1528     [(set i32:$dst, (add (mul U24:$src0, U24:$src1), i32:$src2))], VecALU
1529   >;
1530   def BIT_ALIGN_INT_eg : R600_3OP <0xC, "BIT_ALIGN_INT", [], VecALU>;
1531   def : ROTRPattern <BIT_ALIGN_INT_eg>;
1532
1533   def MULADD_eg : MULADD_Common<0x14>;
1534   def MULADD_IEEE_eg : MULADD_IEEE_Common<0x18>;
1535   def ASHR_eg : ASHR_Common<0x15>;
1536   def LSHR_eg : LSHR_Common<0x16>;
1537   def LSHL_eg : LSHL_Common<0x17>;
1538   def CNDE_eg : CNDE_Common<0x19>;
1539   def CNDGT_eg : CNDGT_Common<0x1A>;
1540   def CNDGE_eg : CNDGE_Common<0x1B>;
1541   def MUL_LIT_eg : MUL_LIT_Common<0x1F>;
1542   def LOG_CLAMPED_eg : LOG_CLAMPED_Common<0x82>;
1543   def MUL_UINT24_eg : R600_2OP <0xB5, "MUL_UINT24",
1544     [(set i32:$dst, (mul U24:$src0, U24:$src1))], VecALU
1545   >;
1546   def DOT4_eg : DOT4_Common<0xBE>;
1547   defm CUBE_eg : CUBE_Common<0xC0>;
1548
1549 let hasSideEffects = 1 in {
1550   def MOVA_INT_eg : R600_1OP <0xCC, "MOVA_INT", []>;
1551 }
1552
1553   def TGSI_LIT_Z_eg : TGSI_LIT_Z_Common<MUL_LIT_eg, LOG_CLAMPED_eg, EXP_IEEE_eg>;
1554
1555   def FLT_TO_INT_eg : FLT_TO_INT_Common<0x50> {
1556     let Pattern = [];
1557     let Itinerary = AnyALU;
1558   }
1559
1560   def INT_TO_FLT_eg : INT_TO_FLT_Common<0x9B>;
1561
1562   def FLT_TO_UINT_eg : FLT_TO_UINT_Common<0x9A> {
1563     let Pattern = [];
1564   }
1565
1566   def UINT_TO_FLT_eg : UINT_TO_FLT_Common<0x9C>;
1567
1568 def GROUP_BARRIER : InstR600 <
1569     (outs), (ins), "  GROUP_BARRIER", [(int_AMDGPU_barrier_local)], AnyALU>,
1570     R600ALU_Word0,
1571     R600ALU_Word1_OP2 <0x54> {
1572
1573   let dst = 0;
1574   let dst_rel = 0;
1575   let src0 = 0;
1576   let src0_rel = 0;
1577   let src0_neg = 0;
1578   let src0_abs = 0;
1579   let src1 = 0;
1580   let src1_rel = 0;
1581   let src1_neg = 0;
1582   let src1_abs = 0;
1583   let write = 0;
1584   let omod = 0;
1585   let clamp = 0;
1586   let last = 1;
1587   let bank_swizzle = 0;
1588   let pred_sel = 0;
1589   let update_exec_mask = 0;
1590   let update_pred = 0;
1591
1592   let Inst{31-0}  = Word0;
1593   let Inst{63-32} = Word1;
1594
1595   let ALUInst = 1;
1596 }
1597
1598 //===----------------------------------------------------------------------===//
1599 // LDS Instructions
1600 //===----------------------------------------------------------------------===//
1601 class R600_LDS  <bits<6> op, dag outs, dag ins, string asm,
1602                  list<dag> pattern = []> :
1603
1604     InstR600 <outs, ins, asm, pattern, XALU>,
1605     R600_ALU_LDS_Word0,
1606     R600LDS_Word1 {
1607
1608   bits<6>  offset = 0;
1609   let lds_op = op;
1610
1611   let Word1{27} = offset{0};
1612   let Word1{12} = offset{1};
1613   let Word1{28} = offset{2};
1614   let Word1{31} = offset{3};
1615   let Word0{12} = offset{4};
1616   let Word0{25} = offset{5};
1617
1618
1619   let Inst{31-0}  = Word0;
1620   let Inst{63-32} = Word1;
1621
1622   let ALUInst = 1;
1623   let HasNativeOperands = 1;
1624   let UseNamedOperandTable = 1;
1625 }
1626
1627 class R600_LDS_1A <bits<6> lds_op, string name, list<dag> pattern> : R600_LDS <
1628   lds_op,
1629   (outs R600_Reg32:$dst),
1630   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1631        LAST:$last, R600_Pred:$pred_sel,
1632        BANK_SWIZZLE:$bank_swizzle),
1633   "  "#name#" $last OQAP, $src0$src0_rel $pred_sel",
1634   pattern
1635   > {
1636
1637   let src1 = 0;
1638   let src1_rel = 0;
1639   let src2 = 0;
1640   let src2_rel = 0;
1641
1642   let Defs = [OQAP];
1643   let usesCustomInserter = 1;
1644   let LDS_1A = 1;
1645   let DisableEncoding = "$dst";
1646 }
1647
1648 class R600_LDS_1A1D <bits<6> lds_op, dag outs, string name, list<dag> pattern,
1649                      string dst =""> :
1650     R600_LDS <
1651   lds_op, outs,
1652   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1653        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
1654        LAST:$last, R600_Pred:$pred_sel,
1655        BANK_SWIZZLE:$bank_swizzle),
1656   "  "#name#" $last "#dst#"$src0$src0_rel, $src1$src1_rel, $pred_sel",
1657   pattern
1658   > {
1659
1660   field string BaseOp;
1661
1662   let src2 = 0;
1663   let src2_rel = 0;
1664   let LDS_1A1D = 1;
1665 }
1666
1667 class R600_LDS_1A1D_NORET <bits<6> lds_op, string name, list<dag> pattern> :
1668     R600_LDS_1A1D <lds_op, (outs), name, pattern> {
1669   let BaseOp = name;
1670 }
1671
1672 class R600_LDS_1A1D_RET <bits<6> lds_op, string name, list<dag> pattern> :
1673     R600_LDS_1A1D <lds_op,  (outs R600_Reg32:$dst), name##"_RET", pattern, "OQAP, "> {
1674
1675   let BaseOp = name;
1676   let usesCustomInserter = 1;
1677   let DisableEncoding = "$dst";
1678   let Defs = [OQAP];
1679 }
1680
1681 class R600_LDS_1A2D <bits<6> lds_op, string name, list<dag> pattern> :
1682     R600_LDS <
1683   lds_op,
1684   (outs),
1685   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1686        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
1687        R600_Reg32:$src2, REL:$src2_rel, SEL:$src2_sel,
1688        LAST:$last, R600_Pred:$pred_sel, BANK_SWIZZLE:$bank_swizzle),
1689   "  "#name# "$last $src0$src0_rel, $src1$src1_rel, $src2$src2_rel, $pred_sel",
1690   pattern> {
1691   let LDS_1A2D = 1;
1692 }
1693
1694 def LDS_ADD : R600_LDS_1A1D_NORET <0x0, "LDS_ADD", [] >;
1695 def LDS_SUB : R600_LDS_1A1D_NORET <0x1, "LDS_SUB", [] >;
1696 def LDS_WRITE : R600_LDS_1A1D_NORET <0xD, "LDS_WRITE",
1697   [(local_store (i32 R600_Reg32:$src1), R600_Reg32:$src0)]
1698 >;
1699 def LDS_BYTE_WRITE : R600_LDS_1A1D_NORET<0x12, "LDS_BYTE_WRITE",
1700   [(truncstorei8_local i32:$src1, i32:$src0)]
1701 >;
1702 def LDS_SHORT_WRITE : R600_LDS_1A1D_NORET<0x13, "LDS_SHORT_WRITE",
1703   [(truncstorei16_local i32:$src1, i32:$src0)]
1704 >;
1705 def LDS_ADD_RET : R600_LDS_1A1D_RET <0x20, "LDS_ADD",
1706   [(set i32:$dst, (atomic_load_add_local i32:$src0, i32:$src1))]
1707 >;
1708 def LDS_SUB_RET : R600_LDS_1A1D_RET <0x21, "LDS_SUB",
1709   [(set i32:$dst, (atomic_load_sub_local i32:$src0, i32:$src1))]
1710 >;
1711 def LDS_READ_RET : R600_LDS_1A <0x32, "LDS_READ_RET",
1712   [(set (i32 R600_Reg32:$dst), (local_load R600_Reg32:$src0))]
1713 >;
1714 def LDS_BYTE_READ_RET : R600_LDS_1A <0x36, "LDS_BYTE_READ_RET",
1715   [(set i32:$dst, (sextloadi8_local i32:$src0))]
1716 >;
1717 def LDS_UBYTE_READ_RET : R600_LDS_1A <0x37, "LDS_UBYTE_READ_RET",
1718   [(set i32:$dst, (az_extloadi8_local i32:$src0))]
1719 >;
1720 def LDS_SHORT_READ_RET : R600_LDS_1A <0x38, "LDS_SHORT_READ_RET",
1721   [(set i32:$dst, (sextloadi16_local i32:$src0))]
1722 >;
1723 def LDS_USHORT_READ_RET : R600_LDS_1A <0x39, "LDS_USHORT_READ_RET",
1724   [(set i32:$dst, (az_extloadi16_local i32:$src0))]
1725 >;
1726
1727   // TRUNC is used for the FLT_TO_INT instructions to work around a
1728   // perceived problem where the rounding modes are applied differently
1729   // depending on the instruction and the slot they are in.
1730   // See:
1731   // https://bugs.freedesktop.org/show_bug.cgi?id=50232
1732   // Mesa commit: a1a0974401c467cb86ef818f22df67c21774a38c
1733   //
1734   // XXX: Lowering SELECT_CC will sometimes generate fp_to_[su]int nodes,
1735   // which do not need to be truncated since the fp values are 0.0f or 1.0f.
1736   // We should look into handling these cases separately.
1737   def : Pat<(fp_to_sint f32:$src0), (FLT_TO_INT_eg (TRUNC $src0))>;
1738
1739   def : Pat<(fp_to_uint f32:$src0), (FLT_TO_UINT_eg (TRUNC $src0))>;
1740
1741   // SHA-256 Patterns
1742   def : SHA256MaPattern <BFI_INT_eg, XOR_INT>;
1743
1744   def : FROUNDPat <CNDGE_eg>;
1745
1746   def EG_ExportSwz : ExportSwzInst {
1747     let Word1{19-16} = 0; // BURST_COUNT
1748     let Word1{20} = 0; // VALID_PIXEL_MODE
1749     let Word1{21} = eop;
1750     let Word1{29-22} = inst;
1751     let Word1{30} = 0; // MARK
1752     let Word1{31} = 1; // BARRIER
1753   }
1754   defm : ExportPattern<EG_ExportSwz, 83>;
1755
1756   def EG_ExportBuf : ExportBufInst {
1757     let Word1{19-16} = 0; // BURST_COUNT
1758     let Word1{20} = 0; // VALID_PIXEL_MODE
1759     let Word1{21} = eop;
1760     let Word1{29-22} = inst;
1761     let Word1{30} = 0; // MARK
1762     let Word1{31} = 1; // BARRIER
1763   }
1764   defm : SteamOutputExportPattern<EG_ExportBuf, 0x40, 0x41, 0x42, 0x43>;
1765
1766   def CF_TC_EG : CF_CLAUSE_EG<1, (ins i32imm:$ADDR, i32imm:$COUNT),
1767   "TEX $COUNT @$ADDR"> {
1768     let POP_COUNT = 0;
1769   }
1770   def CF_VC_EG : CF_CLAUSE_EG<2, (ins i32imm:$ADDR, i32imm:$COUNT),
1771   "VTX $COUNT @$ADDR"> {
1772     let POP_COUNT = 0;
1773   }
1774   def WHILE_LOOP_EG : CF_CLAUSE_EG<6, (ins i32imm:$ADDR),
1775   "LOOP_START_DX10 @$ADDR"> {
1776     let POP_COUNT = 0;
1777     let COUNT = 0;
1778   }
1779   def END_LOOP_EG : CF_CLAUSE_EG<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1780     let POP_COUNT = 0;
1781     let COUNT = 0;
1782   }
1783   def LOOP_BREAK_EG : CF_CLAUSE_EG<9, (ins i32imm:$ADDR),
1784   "LOOP_BREAK @$ADDR"> {
1785     let POP_COUNT = 0;
1786     let COUNT = 0;
1787   }
1788   def CF_CONTINUE_EG : CF_CLAUSE_EG<8, (ins i32imm:$ADDR),
1789   "CONTINUE @$ADDR"> {
1790     let POP_COUNT = 0;
1791     let COUNT = 0;
1792   }
1793   def CF_JUMP_EG : CF_CLAUSE_EG<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1794   "JUMP @$ADDR POP:$POP_COUNT"> {
1795     let COUNT = 0;
1796   }
1797   def CF_ELSE_EG : CF_CLAUSE_EG<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1798   "ELSE @$ADDR POP:$POP_COUNT"> {
1799     let COUNT = 0;
1800   }
1801   def CF_CALL_FS_EG : CF_CLAUSE_EG<19, (ins), "CALL_FS"> {
1802     let ADDR = 0;
1803     let COUNT = 0;
1804     let POP_COUNT = 0;
1805   }
1806   def POP_EG : CF_CLAUSE_EG<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1807   "POP @$ADDR POP:$POP_COUNT"> {
1808     let COUNT = 0;
1809   }
1810   def CF_END_EG :  CF_CLAUSE_EG<0, (ins), "CF_END"> {
1811     let COUNT = 0;
1812     let POP_COUNT = 0;
1813     let ADDR = 0;
1814     let END_OF_PROGRAM = 1;
1815   }
1816
1817 } // End Predicates = [isEGorCayman]
1818
1819 //===----------------------------------------------------------------------===//
1820 // Regist loads and stores - for indirect addressing
1821 //===----------------------------------------------------------------------===//
1822
1823 defm R600_ : RegisterLoadStore <R600_Reg32, FRAMEri, ADDRIndirect>;
1824
1825 //===----------------------------------------------------------------------===//
1826 // Cayman Instructions
1827 //===----------------------------------------------------------------------===//
1828
1829 let Predicates = [isCayman] in {
1830
1831 def MULADD_INT24_cm : R600_3OP <0x08, "MULADD_INT24",
1832   [(set i32:$dst, (add (mul I24:$src0, I24:$src1), i32:$src2))], VecALU
1833 >;
1834 def MUL_INT24_cm : R600_2OP <0x5B, "MUL_INT24",
1835   [(set i32:$dst, (mul I24:$src0, I24:$src1))], VecALU
1836 >;
1837
1838 let isVector = 1 in {
1839
1840 def RECIP_IEEE_cm : RECIP_IEEE_Common<0x86>;
1841
1842 def MULLO_INT_cm : MULLO_INT_Common<0x8F>;
1843 def MULHI_INT_cm : MULHI_INT_Common<0x90>;
1844 def MULLO_UINT_cm : MULLO_UINT_Common<0x91>;
1845 def MULHI_UINT_cm : MULHI_UINT_Common<0x92>;
1846 def RECIPSQRT_CLAMPED_cm : RECIPSQRT_CLAMPED_Common<0x87>;
1847 def EXP_IEEE_cm : EXP_IEEE_Common<0x81>;
1848 def LOG_IEEE_cm : LOG_IEEE_Common<0x83>;
1849 def RECIP_CLAMPED_cm : RECIP_CLAMPED_Common<0x84>;
1850 def RECIPSQRT_IEEE_cm : RECIPSQRT_IEEE_Common<0x89>;
1851 def SIN_cm : SIN_Common<0x8D>;
1852 def COS_cm : COS_Common<0x8E>;
1853 } // End isVector = 1
1854
1855 def : POW_Common <LOG_IEEE_cm, EXP_IEEE_cm, MUL>;
1856
1857 defm DIV_cm : DIV_Common<RECIP_IEEE_cm>;
1858
1859 // RECIP_UINT emulation for Cayman
1860 // The multiplication scales from [0,1] to the unsigned integer range
1861 def : Pat <
1862   (AMDGPUurecip i32:$src0),
1863   (FLT_TO_UINT_eg (MUL_IEEE (RECIP_IEEE_cm (UINT_TO_FLT_eg $src0)),
1864                             (MOV_IMM_I32 CONST.FP_UINT_MAX_PLUS_1)))
1865 >;
1866
1867   def CF_END_CM : CF_CLAUSE_EG<32, (ins), "CF_END"> {
1868     let ADDR = 0;
1869     let POP_COUNT = 0;
1870     let COUNT = 0;
1871   }
1872
1873   def CF_PUSH_CM : CF_CLAUSE_EG<11, (ins i32imm:$ADDR, i32imm:$POP_COUNT), "PUSH @$ADDR POP:$POP_COUNT"> {
1874     let COUNT = 0;
1875   }
1876
1877 def : Pat<(fsqrt f32:$src), (MUL R600_Reg32:$src, (RECIPSQRT_CLAMPED_cm $src))>;
1878
1879 class RAT_STORE_DWORD <RegisterClass rc, ValueType vt, bits<4> mask> :
1880   CF_MEM_RAT_CACHELESS <0x14, 0, mask,
1881                         (ins rc:$rw_gpr, R600_TReg32_X:$index_gpr),
1882                         "STORE_DWORD $rw_gpr, $index_gpr",
1883                         [(global_store vt:$rw_gpr, i32:$index_gpr)]> {
1884   let eop = 0; // This bit is not used on Cayman.
1885 }
1886
1887 def RAT_STORE_DWORD32 : RAT_STORE_DWORD <R600_TReg32_X, i32, 0x1>;
1888 def RAT_STORE_DWORD64 : RAT_STORE_DWORD <R600_Reg64, v2i32, 0x3>;
1889 def RAT_STORE_DWORD128 : RAT_STORE_DWORD <R600_Reg128, v4i32, 0xf>;
1890
1891 class VTX_READ_cm <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1892     : VTX_WORD0_cm, VTX_READ<name, buffer_id, outs, pattern> {
1893
1894   // Static fields
1895   let VC_INST = 0;
1896   let FETCH_TYPE = 2;
1897   let FETCH_WHOLE_QUAD = 0;
1898   let BUFFER_ID = buffer_id;
1899   let SRC_REL = 0;
1900   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1901   // to store vertex addresses in any channel, not just X.
1902   let SRC_SEL_X = 0;
1903   let SRC_SEL_Y = 0;
1904   let STRUCTURED_READ = 0;
1905   let LDS_REQ = 0;
1906   let COALESCED_READ = 0;
1907
1908   let Inst{31-0} = Word0;
1909 }
1910
1911 class VTX_READ_8_cm <bits<8> buffer_id, list<dag> pattern>
1912     : VTX_READ_cm <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1913                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1914
1915   let DST_SEL_X = 0;
1916   let DST_SEL_Y = 7;   // Masked
1917   let DST_SEL_Z = 7;   // Masked
1918   let DST_SEL_W = 7;   // Masked
1919   let DATA_FORMAT = 1; // FMT_8
1920 }
1921
1922 class VTX_READ_16_cm <bits<8> buffer_id, list<dag> pattern>
1923     : VTX_READ_cm <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1924                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1925   let DST_SEL_X = 0;
1926   let DST_SEL_Y = 7;   // Masked
1927   let DST_SEL_Z = 7;   // Masked
1928   let DST_SEL_W = 7;   // Masked
1929   let DATA_FORMAT = 5; // FMT_16
1930
1931 }
1932
1933 class VTX_READ_32_cm <bits<8> buffer_id, list<dag> pattern>
1934     : VTX_READ_cm <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1935                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1936
1937   let DST_SEL_X        = 0;
1938   let DST_SEL_Y        = 7;   // Masked
1939   let DST_SEL_Z        = 7;   // Masked
1940   let DST_SEL_W        = 7;   // Masked
1941   let DATA_FORMAT      = 0xD; // COLOR_32
1942
1943   // This is not really necessary, but there were some GPU hangs that appeared
1944   // to be caused by ALU instructions in the next instruction group that wrote
1945   // to the $src_gpr registers of the VTX_READ.
1946   // e.g.
1947   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1948   // %T2_X<def> = MOV %ZERO
1949   //Adding this constraint prevents this from happening.
1950   let Constraints = "$src_gpr.ptr = $dst_gpr";
1951 }
1952
1953 class VTX_READ_64_cm <bits<8> buffer_id, list<dag> pattern>
1954     : VTX_READ_cm <"VTX_READ_64 $dst_gpr, $src_gpr", buffer_id,
1955                    (outs R600_Reg64:$dst_gpr), pattern> {
1956
1957   let DST_SEL_X        = 0;
1958   let DST_SEL_Y        = 1;
1959   let DST_SEL_Z        = 7;
1960   let DST_SEL_W        = 7;
1961   let DATA_FORMAT      = 0x1D; // COLOR_32_32
1962 }
1963
1964 class VTX_READ_128_cm <bits<8> buffer_id, list<dag> pattern>
1965     : VTX_READ_cm <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1966                    (outs R600_Reg128:$dst_gpr), pattern> {
1967
1968   let DST_SEL_X        =  0;
1969   let DST_SEL_Y        =  1;
1970   let DST_SEL_Z        =  2;
1971   let DST_SEL_W        =  3;
1972   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1973
1974   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1975   // that holds its buffer address to avoid potential hangs.  We can't use
1976   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1977   // registers are different sizes.
1978 }
1979
1980 //===----------------------------------------------------------------------===//
1981 // VTX Read from parameter memory space
1982 //===----------------------------------------------------------------------===//
1983 def VTX_READ_PARAM_8_cm : VTX_READ_8_cm <0,
1984   [(set i32:$dst_gpr, (load_param_exti8 ADDRVTX_READ:$src_gpr))]
1985 >;
1986
1987 def VTX_READ_PARAM_16_cm : VTX_READ_16_cm <0,
1988   [(set i32:$dst_gpr, (load_param_exti16 ADDRVTX_READ:$src_gpr))]
1989 >;
1990
1991 def VTX_READ_PARAM_32_cm : VTX_READ_32_cm <0,
1992   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1993 >;
1994
1995 def VTX_READ_PARAM_64_cm : VTX_READ_64_cm <0,
1996   [(set v2i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1997 >;
1998
1999 def VTX_READ_PARAM_128_cm : VTX_READ_128_cm <0,
2000   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
2001 >;
2002
2003 //===----------------------------------------------------------------------===//
2004 // VTX Read from global memory space
2005 //===----------------------------------------------------------------------===//
2006
2007 // 8-bit reads
2008 def VTX_READ_GLOBAL_8_cm : VTX_READ_8_cm <1,
2009   [(set i32:$dst_gpr, (az_extloadi8_global ADDRVTX_READ:$src_gpr))]
2010 >;
2011
2012 def VTX_READ_GLOBAL_16_cm : VTX_READ_16_cm <1,
2013   [(set i32:$dst_gpr, (az_extloadi16_global ADDRVTX_READ:$src_gpr))]
2014 >;
2015
2016 // 32-bit reads
2017 def VTX_READ_GLOBAL_32_cm : VTX_READ_32_cm <1,
2018   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
2019 >;
2020
2021 // 64-bit reads
2022 def VTX_READ_GLOBAL_64_cm : VTX_READ_64_cm <1,
2023   [(set v2i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
2024 >;
2025
2026 // 128-bit reads
2027 def VTX_READ_GLOBAL_128_cm : VTX_READ_128_cm <1,
2028   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
2029 >;
2030
2031 } // End isCayman
2032
2033 //===----------------------------------------------------------------------===//
2034 // Branch Instructions
2035 //===----------------------------------------------------------------------===//
2036
2037
2038 def IF_PREDICATE_SET  : ILFormat<(outs), (ins GPRI32:$src),
2039   "IF_PREDICATE_SET $src", []>;
2040
2041 //===----------------------------------------------------------------------===//
2042 // Pseudo instructions
2043 //===----------------------------------------------------------------------===//
2044
2045 let isPseudo = 1 in {
2046
2047 def PRED_X : InstR600 <
2048   (outs R600_Predicate_Bit:$dst),
2049   (ins R600_Reg32:$src0, i32imm:$src1, i32imm:$flags),
2050   "", [], NullALU> {
2051   let FlagOperandIdx = 3;
2052 }
2053
2054 let isTerminator = 1, isBranch = 1 in {
2055 def JUMP_COND : InstR600 <
2056           (outs),
2057           (ins brtarget:$target, R600_Predicate_Bit:$p),
2058           "JUMP $target ($p)",
2059           [], AnyALU
2060   >;
2061
2062 def JUMP : InstR600 <
2063           (outs),
2064           (ins brtarget:$target),
2065           "JUMP $target",
2066           [], AnyALU
2067   >
2068 {
2069   let isPredicable = 1;
2070   let isBarrier = 1;
2071 }
2072
2073 }  // End isTerminator = 1, isBranch = 1
2074
2075 let usesCustomInserter = 1 in {
2076
2077 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in {
2078
2079 def MASK_WRITE : AMDGPUShaderInst <
2080     (outs),
2081     (ins R600_Reg32:$src),
2082     "MASK_WRITE $src",
2083     []
2084 >;
2085
2086 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 1
2087
2088
2089 def TXD: InstR600 <
2090   (outs R600_Reg128:$dst),
2091   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
2092        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
2093   "TXD $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
2094   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
2095                      imm:$resourceId, imm:$samplerId, imm:$textureTarget))],
2096   NullALU > {
2097   let TEXInst = 1;
2098 }
2099
2100 def TXD_SHADOW: InstR600 <
2101   (outs R600_Reg128:$dst),
2102   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
2103        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
2104   "TXD_SHADOW $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
2105   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
2106         imm:$resourceId, imm:$samplerId, TEX_SHADOW:$textureTarget))],
2107    NullALU
2108 > {
2109   let TEXInst = 1;
2110 }
2111 } // End isPseudo = 1
2112 } // End usesCustomInserter = 1
2113
2114 //===---------------------------------------------------------------------===//
2115 // Return instruction
2116 //===---------------------------------------------------------------------===//
2117 let isTerminator = 1, isReturn = 1, hasCtrlDep = 1,
2118     usesCustomInserter = 1 in {
2119   def RETURN          : ILFormat<(outs), (ins variable_ops),
2120       "RETURN", [(IL_retflag)]>;
2121 }
2122
2123
2124 //===----------------------------------------------------------------------===//
2125 // Constant Buffer Addressing Support
2126 //===----------------------------------------------------------------------===//
2127
2128 let usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
2129 def CONST_COPY : Instruction {
2130   let OutOperandList = (outs R600_Reg32:$dst);
2131   let InOperandList = (ins i32imm:$src);
2132   let Pattern =
2133       [(set R600_Reg32:$dst, (CONST_ADDRESS ADDRGA_CONST_OFFSET:$src))];
2134   let AsmString = "CONST_COPY";
2135   let neverHasSideEffects = 1;
2136   let isAsCheapAsAMove = 1;
2137   let Itinerary = NullALU;
2138 }
2139 } // end usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"
2140
2141 def TEX_VTX_CONSTBUF :
2142   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "VTX_READ_eg $dst, $ptr",
2143       [(set v4i32:$dst, (CONST_ADDRESS ADDRGA_VAR_OFFSET:$ptr, (i32 imm:$BUFFER_ID)))]>,
2144   VTX_WORD1_GPR, VTX_WORD0_eg {
2145
2146   let VC_INST = 0;
2147   let FETCH_TYPE = 2;
2148   let FETCH_WHOLE_QUAD = 0;
2149   let SRC_REL = 0;
2150   let SRC_SEL_X = 0;
2151   let DST_REL = 0;
2152   let USE_CONST_FIELDS = 0;
2153   let NUM_FORMAT_ALL = 2;
2154   let FORMAT_COMP_ALL = 1;
2155   let SRF_MODE_ALL = 1;
2156   let MEGA_FETCH_COUNT = 16;
2157   let DST_SEL_X        = 0;
2158   let DST_SEL_Y        = 1;
2159   let DST_SEL_Z        = 2;
2160   let DST_SEL_W        = 3;
2161   let DATA_FORMAT      = 35;
2162
2163   let Inst{31-0} = Word0;
2164   let Inst{63-32} = Word1;
2165
2166 // LLVM can only encode 64-bit instructions, so these fields are manually
2167 // encoded in R600CodeEmitter
2168 //
2169 // bits<16> OFFSET;
2170 // bits<2>  ENDIAN_SWAP = 0;
2171 // bits<1>  CONST_BUF_NO_STRIDE = 0;
2172 // bits<1>  MEGA_FETCH = 0;
2173 // bits<1>  ALT_CONST = 0;
2174 // bits<2>  BUFFER_INDEX_MODE = 0;
2175
2176
2177
2178 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
2179 // is done in R600CodeEmitter
2180 //
2181 // Inst{79-64} = OFFSET;
2182 // Inst{81-80} = ENDIAN_SWAP;
2183 // Inst{82}    = CONST_BUF_NO_STRIDE;
2184 // Inst{83}    = MEGA_FETCH;
2185 // Inst{84}    = ALT_CONST;
2186 // Inst{86-85} = BUFFER_INDEX_MODE;
2187 // Inst{95-86} = 0; Reserved
2188
2189 // VTX_WORD3 (Padding)
2190 //
2191 // Inst{127-96} = 0;
2192   let VTXInst = 1;
2193 }
2194
2195 def TEX_VTX_TEXBUF:
2196   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "TEX_VTX_EXPLICIT_READ $dst, $ptr",
2197       [(set v4f32:$dst, (int_R600_load_texbuf ADDRGA_VAR_OFFSET:$ptr, imm:$BUFFER_ID))]>,
2198 VTX_WORD1_GPR, VTX_WORD0_eg {
2199
2200 let VC_INST = 0;
2201 let FETCH_TYPE = 2;
2202 let FETCH_WHOLE_QUAD = 0;
2203 let SRC_REL = 0;
2204 let SRC_SEL_X = 0;
2205 let DST_REL = 0;
2206 let USE_CONST_FIELDS = 1;
2207 let NUM_FORMAT_ALL = 0;
2208 let FORMAT_COMP_ALL = 0;
2209 let SRF_MODE_ALL = 1;
2210 let MEGA_FETCH_COUNT = 16;
2211 let DST_SEL_X        = 0;
2212 let DST_SEL_Y        = 1;
2213 let DST_SEL_Z        = 2;
2214 let DST_SEL_W        = 3;
2215 let DATA_FORMAT      = 0;
2216
2217 let Inst{31-0} = Word0;
2218 let Inst{63-32} = Word1;
2219
2220 // LLVM can only encode 64-bit instructions, so these fields are manually
2221 // encoded in R600CodeEmitter
2222 //
2223 // bits<16> OFFSET;
2224 // bits<2>  ENDIAN_SWAP = 0;
2225 // bits<1>  CONST_BUF_NO_STRIDE = 0;
2226 // bits<1>  MEGA_FETCH = 0;
2227 // bits<1>  ALT_CONST = 0;
2228 // bits<2>  BUFFER_INDEX_MODE = 0;
2229
2230
2231
2232 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
2233 // is done in R600CodeEmitter
2234 //
2235 // Inst{79-64} = OFFSET;
2236 // Inst{81-80} = ENDIAN_SWAP;
2237 // Inst{82}    = CONST_BUF_NO_STRIDE;
2238 // Inst{83}    = MEGA_FETCH;
2239 // Inst{84}    = ALT_CONST;
2240 // Inst{86-85} = BUFFER_INDEX_MODE;
2241 // Inst{95-86} = 0; Reserved
2242
2243 // VTX_WORD3 (Padding)
2244 //
2245 // Inst{127-96} = 0;
2246   let VTXInst = 1;
2247 }
2248
2249
2250
2251 //===--------------------------------------------------------------------===//
2252 // Instructions support
2253 //===--------------------------------------------------------------------===//
2254 //===---------------------------------------------------------------------===//
2255 // Custom Inserter for Branches and returns, this eventually will be a
2256 // seperate pass
2257 //===---------------------------------------------------------------------===//
2258 let isTerminator = 1, usesCustomInserter = 1, isBranch = 1, isBarrier = 1 in {
2259   def BRANCH : ILFormat<(outs), (ins brtarget:$target),
2260       "; Pseudo unconditional branch instruction",
2261       [(br bb:$target)]>;
2262   defm BRANCH_COND : BranchConditional<IL_brcond, R600_Reg32, R600_Reg32>;
2263 }
2264
2265 //===---------------------------------------------------------------------===//
2266 // Flow and Program control Instructions
2267 //===---------------------------------------------------------------------===//
2268 let isTerminator=1 in {
2269   def SWITCH      : ILFormat< (outs), (ins GPRI32:$src),
2270   !strconcat("SWITCH", " $src"), []>;
2271   def CASE        : ILFormat< (outs), (ins GPRI32:$src),
2272       !strconcat("CASE", " $src"), []>;
2273   def BREAK       : ILFormat< (outs), (ins),
2274       "BREAK", []>;
2275   def CONTINUE    : ILFormat< (outs), (ins),
2276       "CONTINUE", []>;
2277   def DEFAULT     : ILFormat< (outs), (ins),
2278       "DEFAULT", []>;
2279   def ELSE        : ILFormat< (outs), (ins),
2280       "ELSE", []>;
2281   def ENDSWITCH   : ILFormat< (outs), (ins),
2282       "ENDSWITCH", []>;
2283   def ENDMAIN     : ILFormat< (outs), (ins),
2284       "ENDMAIN", []>;
2285   def END         : ILFormat< (outs), (ins),
2286       "END", []>;
2287   def ENDFUNC     : ILFormat< (outs), (ins),
2288       "ENDFUNC", []>;
2289   def ENDIF       : ILFormat< (outs), (ins),
2290       "ENDIF", []>;
2291   def WHILELOOP   : ILFormat< (outs), (ins),
2292       "WHILE", []>;
2293   def ENDLOOP     : ILFormat< (outs), (ins),
2294       "ENDLOOP", []>;
2295   def FUNC        : ILFormat< (outs), (ins),
2296       "FUNC", []>;
2297   def RETDYN      : ILFormat< (outs), (ins),
2298       "RET_DYN", []>;
2299   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2300   defm IF_LOGICALNZ  : BranchInstr<"IF_LOGICALNZ">;
2301   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2302   defm IF_LOGICALZ   : BranchInstr<"IF_LOGICALZ">;
2303   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2304   defm BREAK_LOGICALNZ : BranchInstr<"BREAK_LOGICALNZ">;
2305   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2306   defm BREAK_LOGICALZ : BranchInstr<"BREAK_LOGICALZ">;
2307   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2308   defm CONTINUE_LOGICALNZ : BranchInstr<"CONTINUE_LOGICALNZ">;
2309   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2310   defm CONTINUE_LOGICALZ : BranchInstr<"CONTINUE_LOGICALZ">;
2311   defm IFC         : BranchInstr2<"IFC">;
2312   defm BREAKC      : BranchInstr2<"BREAKC">;
2313   defm CONTINUEC   : BranchInstr2<"CONTINUEC">;
2314 }
2315
2316 //===----------------------------------------------------------------------===//
2317 // ISel Patterns
2318 //===----------------------------------------------------------------------===//
2319
2320 // CND*_INT Pattterns for f32 True / False values
2321
2322 class CND_INT_f32 <InstR600 cnd, CondCode cc> : Pat <
2323   (selectcc i32:$src0, 0, f32:$src1, f32:$src2, cc),
2324   (cnd $src0, $src1, $src2)
2325 >;
2326
2327 def : CND_INT_f32 <CNDE_INT,  SETEQ>;
2328 def : CND_INT_f32 <CNDGT_INT, SETGT>;
2329 def : CND_INT_f32 <CNDGE_INT, SETGE>;
2330
2331 //CNDGE_INT extra pattern
2332 def : Pat <
2333   (selectcc i32:$src0, -1, i32:$src1, i32:$src2, COND_SGT),
2334   (CNDGE_INT $src0, $src1, $src2)
2335 >;
2336
2337 // KIL Patterns
2338 def KILP : Pat <
2339   (int_AMDGPU_kilp),
2340   (MASK_WRITE (KILLGT (f32 ONE), (f32 ZERO)))
2341 >;
2342
2343 def KIL : Pat <
2344   (int_AMDGPU_kill f32:$src0),
2345   (MASK_WRITE (KILLGT (f32 ZERO), $src0))
2346 >;
2347
2348 def : Extract_Element <f32, v4f32, 0, sub0>;
2349 def : Extract_Element <f32, v4f32, 1, sub1>;
2350 def : Extract_Element <f32, v4f32, 2, sub2>;
2351 def : Extract_Element <f32, v4f32, 3, sub3>;
2352
2353 def : Insert_Element <f32, v4f32, 0, sub0>;
2354 def : Insert_Element <f32, v4f32, 1, sub1>;
2355 def : Insert_Element <f32, v4f32, 2, sub2>;
2356 def : Insert_Element <f32, v4f32, 3, sub3>;
2357
2358 def : Extract_Element <i32, v4i32, 0, sub0>;
2359 def : Extract_Element <i32, v4i32, 1, sub1>;
2360 def : Extract_Element <i32, v4i32, 2, sub2>;
2361 def : Extract_Element <i32, v4i32, 3, sub3>;
2362
2363 def : Insert_Element <i32, v4i32, 0, sub0>;
2364 def : Insert_Element <i32, v4i32, 1, sub1>;
2365 def : Insert_Element <i32, v4i32, 2, sub2>;
2366 def : Insert_Element <i32, v4i32, 3, sub3>;
2367
2368 def : Vector4_Build <v4f32, f32>;
2369 def : Vector4_Build <v4i32, i32>;
2370
2371 def : Extract_Element <f32, v2f32, 0, sub0>;
2372 def : Extract_Element <f32, v2f32, 1, sub1>;
2373
2374 def : Insert_Element <f32, v2f32, 0, sub0>;
2375 def : Insert_Element <f32, v2f32, 1, sub1>;
2376
2377 def : Extract_Element <i32, v2i32, 0, sub0>;
2378 def : Extract_Element <i32, v2i32, 1, sub1>;
2379
2380 def : Insert_Element <i32, v2i32, 0, sub0>;
2381 def : Insert_Element <i32, v2i32, 1, sub1>;
2382
2383 // bitconvert patterns
2384
2385 def : BitConvert <i32, f32, R600_Reg32>;
2386 def : BitConvert <f32, i32, R600_Reg32>;
2387 def : BitConvert <v2f32, v2i32, R600_Reg64>;
2388 def : BitConvert <v2i32, v2f32, R600_Reg64>;
2389 def : BitConvert <v4f32, v4i32, R600_Reg128>;
2390 def : BitConvert <v4i32, v4f32, R600_Reg128>;
2391
2392 // DWORDADDR pattern
2393 def : DwordAddrPat  <i32, R600_Reg32>;
2394
2395 } // End isR600toCayman Predicate
2396
2397 def getLDSNoRetOp : InstrMapping {
2398   let FilterClass = "R600_LDS_1A1D";
2399   let RowFields = ["BaseOp"];
2400   let ColFields = ["DisableEncoding"];
2401   let KeyCol = ["$dst"];
2402   let ValueCols = [[""""]];
2403 }