lib/Target/R600/R600Instructions.td

   1 //===-- R600Instructions.td - R600 Instruction defs  -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // R600 Tablegen instruction definitions
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "R600Intrinsics.td"
  15 include "R600InstrFormats.td"
  16
  17 class InstR600ISA <dag outs, dag ins, string asm, list<dag> pattern> :
  18     InstR600 <outs, ins, asm, pattern, NullALU> {
  19
  20   let Namespace = "AMDGPU";
  21 }
  22
  23 def MEMxi : Operand<iPTR> {
  24   let MIOperandInfo = (ops R600_TReg32_X:$ptr, i32imm:$index);
  25   let PrintMethod = "printMemOperand";
  26 }
  27
  28 def MEMrr : Operand<iPTR> {
  29   let MIOperandInfo = (ops R600_Reg32:$ptr, R600_Reg32:$index);
  30 }
  31
  32 // Operands for non-registers
  33
  34 class InstFlag<string PM = "printOperand", int Default = 0>
  35     : OperandWithDefaultOps <i32, (ops (i32 Default))> {
  36   let PrintMethod = PM;
  37 }
  38
  39 // src_sel for ALU src operands, see also ALU_CONST, ALU_PARAM registers
  40 def SEL : OperandWithDefaultOps <i32, (ops (i32 -1))> {
  41   let PrintMethod = "printSel";
  42 }
  43 def BANK_SWIZZLE : OperandWithDefaultOps <i32, (ops (i32 0))> {
  44   let PrintMethod = "printBankSwizzle";
  45 }
  46
  47 def LITERAL : InstFlag<"printLiteral">;
  48
  49 def WRITE : InstFlag <"printWrite", 1>;
  50 def OMOD : InstFlag <"printOMOD">;
  51 def REL : InstFlag <"printRel">;
  52 def CLAMP : InstFlag <"printClamp">;
  53 def NEG : InstFlag <"printNeg">;
  54 def ABS : InstFlag <"printAbs">;
  55 def UEM : InstFlag <"printUpdateExecMask">;
  56 def UP : InstFlag <"printUpdatePred">;
  57
  58 // XXX: The r600g finalizer in Mesa expects last to be one in most cases.
  59 // Once we start using the packetizer in this backend we should have this
  60 // default to 0.
  61 def LAST : InstFlag<"printLast", 1>;
  62 def RSel : Operand<i32> {
  63   let PrintMethod = "printRSel";
  64 }
  65 def CT: Operand<i32> {
  66   let PrintMethod = "printCT";
  67 }
  68
  69 def FRAMEri : Operand<iPTR> {
  70   let MIOperandInfo = (ops R600_Reg32:$ptr, i32imm:$index);
  71 }
  72
  73 def ADDRParam : ComplexPattern<i32, 2, "SelectADDRParam", [], []>;
  74 def ADDRDWord : ComplexPattern<i32, 1, "SelectADDRDWord", [], []>;
  75 def ADDRVTX_READ : ComplexPattern<i32, 2, "SelectADDRVTX_READ", [], []>;
  76 def ADDRGA_CONST_OFFSET : ComplexPattern<i32, 1, "SelectGlobalValueConstantOffset", [], []>;
  77 def ADDRGA_VAR_OFFSET : ComplexPattern<i32, 2, "SelectGlobalValueVariableOffset", [], []>;
  78 def ADDRIndirect : ComplexPattern<iPTR, 2, "SelectADDRIndirect", [], []>;
  79
  80
  81 def R600_Pred : PredicateOperand<i32, (ops R600_Predicate),
  82                                      (ops PRED_SEL_OFF)>;
  83
  84
  85 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
  86
  87 // Class for instructions with only one source register.
  88 // If you add new ins to this instruction, make sure they are listed before
  89 // $literal, because the backend currently assumes that the last operand is
  90 // a literal.  Also be sure to update the enum R600Op1OperandIndex::ROI in
  91 // R600Defines.h, R600InstrInfo::buildDefaultInstruction(),
  92 // and R600InstrInfo::getOperandIdx().
  93 class R600_1OP <bits<11> inst, string opName, list<dag> pattern,
  94                 InstrItinClass itin = AnyALU> :
  95     InstR600 <(outs R600_Reg32:$dst),
  96               (ins WRITE:$write, OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
  97                    R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
  98                    LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
  99                    BANK_SWIZZLE:$bank_swizzle),
 100               !strconcat("  ", opName,
 101                    "$clamp $last $dst$write$dst_rel$omod, "
 102                    "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 103                    "$pred_sel $bank_swizzle"),
 104               pattern,
 105               itin>,
 106     R600ALU_Word0,
 107     R600ALU_Word1_OP2 <inst> {
 108
 109   let src1 = 0;
 110   let src1_rel = 0;
 111   let src1_neg = 0;
 112   let src1_abs = 0;
 113   let update_exec_mask = 0;
 114   let update_pred = 0;
 115   let HasNativeOperands = 1;
 116   let Op1 = 1;
 117   let DisableEncoding = "$literal";
 118
 119   let Inst{31-0}  = Word0;
 120   let Inst{63-32} = Word1;
 121 }
 122
 123 class R600_1OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 124                     InstrItinClass itin = AnyALU> :
 125     R600_1OP <inst, opName,
 126               [(set R600_Reg32:$dst, (node R600_Reg32:$src0))]
 127 >;
 128
 129 // If you add our change the operands for R600_2OP instructions, you must
 130 // also update the R600Op2OperandIndex::ROI enum in R600Defines.h,
 131 // R600InstrInfo::buildDefaultInstruction(), and R600InstrInfo::getOperandIdx().
 132 class R600_2OP <bits<11> inst, string opName, list<dag> pattern,
 133                 InstrItinClass itin = AnyALU> :
 134   InstR600 <(outs R600_Reg32:$dst),
 135           (ins UEM:$update_exec_mask, UP:$update_pred, WRITE:$write,
 136                OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
 137                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
 138                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, ABS:$src1_abs, SEL:$src1_sel,
 139                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 140                BANK_SWIZZLE:$bank_swizzle),
 141           !strconcat("  ", opName,
 142                 "$clamp $last $update_exec_mask$update_pred$dst$write$dst_rel$omod, "
 143                 "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 144                 "$src1_neg$src1_abs$src1$src1_abs$src1_rel, "
 145                 "$pred_sel $bank_swizzle"),
 146           pattern,
 147           itin>,
 148     R600ALU_Word0,
 149     R600ALU_Word1_OP2 <inst> {
 150
 151   let HasNativeOperands = 1;
 152   let Op2 = 1;
 153   let DisableEncoding = "$literal";
 154
 155   let Inst{31-0}  = Word0;
 156   let Inst{63-32} = Word1;
 157 }
 158
 159 class R600_2OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 160                        InstrItinClass itim = AnyALU> :
 161     R600_2OP <inst, opName,
 162               [(set R600_Reg32:$dst, (node R600_Reg32:$src0,
 163                                            R600_Reg32:$src1))]
 164 >;
 165
 166 // If you add our change the operands for R600_3OP instructions, you must
 167 // also update the R600Op3OperandIndex::ROI enum in R600Defines.h,
 168 // R600InstrInfo::buildDefaultInstruction(), and
 169 // R600InstrInfo::getOperandIdx().
 170 class R600_3OP <bits<5> inst, string opName, list<dag> pattern,
 171                 InstrItinClass itin = AnyALU> :
 172   InstR600 <(outs R600_Reg32:$dst),
 173           (ins REL:$dst_rel, CLAMP:$clamp,
 174                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, SEL:$src0_sel,
 175                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, SEL:$src1_sel,
 176                R600_Reg32:$src2, NEG:$src2_neg, REL:$src2_rel, SEL:$src2_sel,
 177                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 178                BANK_SWIZZLE:$bank_swizzle),
 179           !strconcat("  ", opName, "$clamp $last $dst$dst_rel, "
 180                              "$src0_neg$src0$src0_rel, "
 181                              "$src1_neg$src1$src1_rel, "
 182                              "$src2_neg$src2$src2_rel, "
 183                              "$pred_sel"
 184                              "$bank_swizzle"),
 185           pattern,
 186           itin>,
 187     R600ALU_Word0,
 188     R600ALU_Word1_OP3<inst>{
 189
 190   let HasNativeOperands = 1;
 191   let DisableEncoding = "$literal";
 192   let Op3 = 1;
 193
 194   let Inst{31-0}  = Word0;
 195   let Inst{63-32} = Word1;
 196 }
 197
 198 class R600_REDUCTION <bits<11> inst, dag ins, string asm, list<dag> pattern,
 199                       InstrItinClass itin = VecALU> :
 200   InstR600 <(outs R600_Reg32:$dst),
 201           ins,
 202           asm,
 203           pattern,
 204           itin>;
 205
 206
 207
 208 } // End mayLoad = 1, mayStore = 0, hasSideEffects = 0
 209
 210 def TEX_SHADOW : PatLeaf<
 211   (imm),
 212   [{uint32_t TType = (uint32_t)N->getZExtValue();
 213     return (TType >= 6 && TType <= 8) || (TType >= 11 && TType <= 13);
 214   }]
 215 >;
 216
 217 def TEX_RECT : PatLeaf<
 218   (imm),
 219   [{uint32_t TType = (uint32_t)N->getZExtValue();
 220     return TType == 5;
 221   }]
 222 >;
 223
 224 def TEX_ARRAY : PatLeaf<
 225   (imm),
 226   [{uint32_t TType = (uint32_t)N->getZExtValue();
 227     return TType == 9 || TType == 10 || TType == 15 || TType == 16;
 228   }]
 229 >;
 230
 231 def TEX_SHADOW_ARRAY : PatLeaf<
 232   (imm),
 233   [{uint32_t TType = (uint32_t)N->getZExtValue();
 234     return TType == 11 || TType == 12 || TType == 17;
 235   }]
 236 >;
 237
 238 class EG_CF_RAT <bits <8> cfinst, bits <6> ratinst, bits<4> ratid, dag outs,
 239                  dag ins, string asm, list<dag> pattern> :
 240     InstR600ISA <outs, ins, asm, pattern>,
 241     CF_ALLOC_EXPORT_WORD0_RAT, CF_ALLOC_EXPORT_WORD1_BUF  {
 242
 243   let cf_inst = cfinst;
 244   let rat_inst = ratinst;
 245   let rat_id = ratid;
 246
 247   let Inst{31-0} = Word0;
 248   let Inst{63-32} = Word1;
 249
 250 }
 251
 252 class LoadParamFrag <PatFrag load_type> : PatFrag <
 253   (ops node:$ptr), (load_type node:$ptr),
 254   [{ return isParamLoad(dyn_cast<LoadSDNode>(N)); }]
 255 >;
 256
 257 def load_param : LoadParamFrag<load>;
 258 def load_param_zexti8 : LoadParamFrag<zextloadi8>;
 259 def load_param_zexti16 : LoadParamFrag<zextloadi16>;
 260
 261 def isR600 : Predicate<"Subtarget.getGeneration() <= AMDGPUSubtarget::R700">;
 262 def isR700 : Predicate<"Subtarget.getGeneration() == AMDGPUSubtarget::R700">;
 263 def isEG : Predicate<
 264   "Subtarget.getGeneration() >= AMDGPUSubtarget::EVERGREEN && "
 265   "Subtarget.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS && "
 266   "!Subtarget.hasCaymanISA()">;
 267
 268 def isCayman : Predicate<"Subtarget.hasCaymanISA()">;
 269 def isEGorCayman : Predicate<"Subtarget.getGeneration() == "
 270                              "AMDGPUSubtarget::EVERGREEN"
 271                             "|| Subtarget.getGeneration() =="
 272                             "AMDGPUSubtarget::NORTHERN_ISLANDS">;
 273
 274 def isR600toCayman : Predicate<
 275                      "Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS">;
 276
 277 //===----------------------------------------------------------------------===//
 278 // R600 SDNodes
 279 //===----------------------------------------------------------------------===//
 280
 281 def INTERP_PAIR_XY :  AMDGPUShaderInst <
 282   (outs R600_TReg32_X:$dst0, R600_TReg32_Y:$dst1),
 283   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 284   "INTERP_PAIR_XY $src0 $src1 $src2 : $dst0 dst1",
 285   []>;
 286
 287 def INTERP_PAIR_ZW :  AMDGPUShaderInst <
 288   (outs R600_TReg32_Z:$dst0, R600_TReg32_W:$dst1),
 289   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 290   "INTERP_PAIR_ZW $src0 $src1 $src2 : $dst0 dst1",
 291   []>;
 292
 293 def CONST_ADDRESS: SDNode<"AMDGPUISD::CONST_ADDRESS",
 294   SDTypeProfile<1, -1, [SDTCisInt<0>, SDTCisPtrTy<1>]>,
 295   [SDNPVariadic]
 296 >;
 297
 298 def DOT4 : SDNode<"AMDGPUISD::DOT4",
 299   SDTypeProfile<1, 8, [SDTCisFP<0>, SDTCisVT<1, f32>, SDTCisVT<2, f32>,
 300       SDTCisVT<3, f32>, SDTCisVT<4, f32>, SDTCisVT<5, f32>,
 301       SDTCisVT<6, f32>, SDTCisVT<7, f32>, SDTCisVT<8, f32>]>,
 302   []
 303 >;
 304
 305 def TEXTURE_FETCH_Type : SDTypeProfile<1, 19, [SDTCisFP<0>]>;
 306
 307 def TEXTURE_FETCH: SDNode<"AMDGPUISD::TEXTURE_FETCH", TEXTURE_FETCH_Type, []>;
 308
 309 multiclass TexPattern<bits<32> TextureOp, Instruction inst, ValueType vt = v4f32> {
 310 def : Pat<(TEXTURE_FETCH (i32 TextureOp), vt:$SRC_GPR,
 311           (i32 imm:$srcx), (i32 imm:$srcy), (i32 imm:$srcz), (i32 imm:$srcw),
 312           (i32 imm:$offsetx), (i32 imm:$offsety), (i32 imm:$offsetz),
 313           (i32 imm:$DST_SEL_X), (i32 imm:$DST_SEL_Y), (i32 imm:$DST_SEL_Z),
 314           (i32 imm:$DST_SEL_W),
 315           (i32 imm:$RESOURCE_ID), (i32 imm:$SAMPLER_ID),
 316           (i32 imm:$COORD_TYPE_X), (i32 imm:$COORD_TYPE_Y), (i32 imm:$COORD_TYPE_Z),
 317           (i32 imm:$COORD_TYPE_W)),
 318           (inst R600_Reg128:$SRC_GPR,
 319           imm:$srcx, imm:$srcy, imm:$srcz, imm:$srcw,
 320           imm:$offsetx, imm:$offsety, imm:$offsetz,
 321           imm:$DST_SEL_X, imm:$DST_SEL_Y, imm:$DST_SEL_Z,
 322           imm:$DST_SEL_W,
 323           imm:$RESOURCE_ID, imm:$SAMPLER_ID,
 324           imm:$COORD_TYPE_X, imm:$COORD_TYPE_Y, imm:$COORD_TYPE_Z,
 325           imm:$COORD_TYPE_W)>;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 // Interpolation Instructions
 330 //===----------------------------------------------------------------------===//
 331
 332 def INTERP_VEC_LOAD :  AMDGPUShaderInst <
 333   (outs R600_Reg128:$dst),
 334   (ins i32imm:$src0),
 335   "INTERP_LOAD $src0 : $dst",
 336   []>;
 337
 338 def INTERP_XY : R600_2OP <0xD6, "INTERP_XY", []> {
 339   let bank_swizzle = 5;
 340 }
 341
 342 def INTERP_ZW : R600_2OP <0xD7, "INTERP_ZW", []> {
 343   let bank_swizzle = 5;
 344 }
 345
 346 def INTERP_LOAD_P0 : R600_1OP <0xE0, "INTERP_LOAD_P0", []>;
 347
 348 //===----------------------------------------------------------------------===//
 349 // Export Instructions
 350 //===----------------------------------------------------------------------===//
 351
 352 def ExportType : SDTypeProfile<0, 7, [SDTCisFP<0>, SDTCisInt<1>]>;
 353
 354 def EXPORT: SDNode<"AMDGPUISD::EXPORT", ExportType,
 355   [SDNPHasChain, SDNPSideEffect]>;
 356
 357 class ExportWord0 {
 358   field bits<32> Word0;
 359
 360   bits<13> arraybase;
 361   bits<2> type;
 362   bits<7> gpr;
 363   bits<2> elem_size;
 364
 365   let Word0{12-0} = arraybase;
 366   let Word0{14-13} = type;
 367   let Word0{21-15} = gpr;
 368   let Word0{22} = 0; // RW_REL
 369   let Word0{29-23} = 0; // INDEX_GPR
 370   let Word0{31-30} = elem_size;
 371 }
 372
 373 class ExportSwzWord1 {
 374   field bits<32> Word1;
 375
 376   bits<3> sw_x;
 377   bits<3> sw_y;
 378   bits<3> sw_z;
 379   bits<3> sw_w;
 380   bits<1> eop;
 381   bits<8> inst;
 382
 383   let Word1{2-0} = sw_x;
 384   let Word1{5-3} = sw_y;
 385   let Word1{8-6} = sw_z;
 386   let Word1{11-9} = sw_w;
 387 }
 388
 389 class ExportBufWord1 {
 390   field bits<32> Word1;
 391
 392   bits<12> arraySize;
 393   bits<4> compMask;
 394   bits<1> eop;
 395   bits<8> inst;
 396
 397   let Word1{11-0} = arraySize;
 398   let Word1{15-12} = compMask;
 399 }
 400
 401 multiclass ExportPattern<Instruction ExportInst, bits<8> cf_inst> {
 402   def : Pat<(int_R600_store_pixel_depth R600_Reg32:$reg),
 403     (ExportInst
 404         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 405         0, 61, 0, 7, 7, 7, cf_inst, 0)
 406   >;
 407
 408   def : Pat<(int_R600_store_pixel_stencil R600_Reg32:$reg),
 409     (ExportInst
 410         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 411         0, 61, 7, 0, 7, 7, cf_inst, 0)
 412   >;
 413
 414   def : Pat<(int_R600_store_dummy (i32 imm:$type)),
 415     (ExportInst
 416         (v4f32 (IMPLICIT_DEF)), imm:$type, 0, 7, 7, 7, 7, cf_inst, 0)
 417   >;
 418
 419   def : Pat<(int_R600_store_dummy 1),
 420     (ExportInst
 421         (v4f32 (IMPLICIT_DEF)), 1, 60, 7, 7, 7, 7, cf_inst, 0)
 422   >;
 423
 424   def : Pat<(EXPORT (v4f32 R600_Reg128:$src), (i32 imm:$base), (i32 imm:$type),
 425     (i32 imm:$swz_x), (i32 imm:$swz_y), (i32 imm:$swz_z), (i32 imm:$swz_w)),
 426         (ExportInst R600_Reg128:$src, imm:$type, imm:$base,
 427         imm:$swz_x, imm:$swz_y, imm:$swz_z, imm:$swz_w, cf_inst, 0)
 428   >;
 429
 430 }
 431
 432 multiclass SteamOutputExportPattern<Instruction ExportInst,
 433     bits<8> buf0inst, bits<8> buf1inst, bits<8> buf2inst, bits<8> buf3inst> {
 434 // Stream0
 435   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 436       (i32 imm:$arraybase), (i32 0), (i32 imm:$mask)),
 437       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 438       4095, imm:$mask, buf0inst, 0)>;
 439 // Stream1
 440   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 441       (i32 imm:$arraybase), (i32 1), (i32 imm:$mask)),
 442       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 443       4095, imm:$mask, buf1inst, 0)>;
 444 // Stream2
 445   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 446       (i32 imm:$arraybase), (i32 2), (i32 imm:$mask)),
 447       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 448       4095, imm:$mask, buf2inst, 0)>;
 449 // Stream3
 450   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 451       (i32 imm:$arraybase), (i32 3), (i32 imm:$mask)),
 452       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 453       4095, imm:$mask, buf3inst, 0)>;
 454 }
 455
 456 // Export Instructions should not be duplicated by TailDuplication pass
 457 // (which assumes that duplicable instruction are affected by exec mask)
 458 let usesCustomInserter = 1, isNotDuplicable = 1 in {
 459
 460 class ExportSwzInst : InstR600ISA<(
 461     outs),
 462     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 463     i32imm:$sw_x, i32imm:$sw_y, i32imm:$sw_z, i32imm:$sw_w, i32imm:$inst,
 464     i32imm:$eop),
 465     !strconcat("EXPORT", " $gpr"),
 466     []>, ExportWord0, ExportSwzWord1 {
 467   let elem_size = 3;
 468   let Inst{31-0} = Word0;
 469   let Inst{63-32} = Word1;
 470 }
 471
 472 } // End usesCustomInserter = 1
 473
 474 class ExportBufInst : InstR600ISA<(
 475     outs),
 476     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 477     i32imm:$arraySize, i32imm:$compMask, i32imm:$inst, i32imm:$eop),
 478     !strconcat("EXPORT", " $gpr"),
 479     []>, ExportWord0, ExportBufWord1 {
 480   let elem_size = 0;
 481   let Inst{31-0} = Word0;
 482   let Inst{63-32} = Word1;
 483 }
 484
 485 //===----------------------------------------------------------------------===//
 486 // Control Flow Instructions
 487 //===----------------------------------------------------------------------===//
 488
 489
 490 def KCACHE : InstFlag<"printKCache">;
 491
 492 class ALU_CLAUSE<bits<4> inst, string OpName> : AMDGPUInst <(outs),
 493 (ins i32imm:$ADDR, i32imm:$KCACHE_BANK0, i32imm:$KCACHE_BANK1,
 494 KCACHE:$KCACHE_MODE0, KCACHE:$KCACHE_MODE1,
 495 i32imm:$KCACHE_ADDR0, i32imm:$KCACHE_ADDR1,
 496 i32imm:$COUNT),
 497 !strconcat(OpName, " $COUNT, @$ADDR, "
 498 "KC0[$KCACHE_MODE0], KC1[$KCACHE_MODE1]"),
 499 [] >, CF_ALU_WORD0, CF_ALU_WORD1 {
 500   field bits<64> Inst;
 501
 502   let CF_INST = inst;
 503   let ALT_CONST = 0;
 504   let WHOLE_QUAD_MODE = 0;
 505   let BARRIER = 1;
 506
 507   let Inst{31-0} = Word0;
 508   let Inst{63-32} = Word1;
 509 }
 510
 511 class CF_WORD0_R600 {
 512   field bits<32> Word0;
 513
 514   bits<32> ADDR;
 515
 516   let Word0 = ADDR;
 517 }
 518
 519 class CF_CLAUSE_R600 <bits<7> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 520 ins, AsmPrint, [] >, CF_WORD0_R600, CF_WORD1_R600 {
 521   field bits<64> Inst;
 522
 523   let CF_INST = inst;
 524   let BARRIER = 1;
 525   let CF_CONST = 0;
 526   let VALID_PIXEL_MODE = 0;
 527   let COND = 0;
 528   let CALL_COUNT = 0;
 529   let COUNT_3 = 0;
 530   let END_OF_PROGRAM = 0;
 531   let WHOLE_QUAD_MODE = 0;
 532
 533   let Inst{31-0} = Word0;
 534   let Inst{63-32} = Word1;
 535 }
 536
 537 class CF_CLAUSE_EG <bits<8> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 538 ins, AsmPrint, [] >, CF_WORD0_EG, CF_WORD1_EG {
 539   field bits<64> Inst;
 540
 541   let CF_INST = inst;
 542   let BARRIER = 1;
 543   let JUMPTABLE_SEL = 0;
 544   let CF_CONST = 0;
 545   let VALID_PIXEL_MODE = 0;
 546   let COND = 0;
 547   let END_OF_PROGRAM = 0;
 548
 549   let Inst{31-0} = Word0;
 550   let Inst{63-32} = Word1;
 551 }
 552
 553 def CF_ALU : ALU_CLAUSE<8, "ALU">;
 554 def CF_ALU_PUSH_BEFORE : ALU_CLAUSE<9, "ALU_PUSH_BEFORE">;
 555
 556 def FETCH_CLAUSE : AMDGPUInst <(outs),
 557 (ins i32imm:$addr), "Fetch clause starting at $addr:", [] > {
 558   field bits<8> Inst;
 559   bits<8> num;
 560   let Inst = num;
 561 }
 562
 563 def ALU_CLAUSE : AMDGPUInst <(outs),
 564 (ins i32imm:$addr), "ALU clause starting at $addr:", [] > {
 565   field bits<8> Inst;
 566   bits<8> num;
 567   let Inst = num;
 568 }
 569
 570 def LITERALS : AMDGPUInst <(outs),
 571 (ins LITERAL:$literal1, LITERAL:$literal2), "$literal1, $literal2", [] > {
 572   field bits<64> Inst;
 573   bits<32> literal1;
 574   bits<32> literal2;
 575
 576   let Inst{31-0} = literal1;
 577   let Inst{63-32} = literal2;
 578 }
 579
 580 def PAD : AMDGPUInst <(outs), (ins), "PAD", [] > {
 581   field bits<64> Inst;
 582 }
 583
 584 let Predicates = [isR600toCayman] in {
 585
 586 //===----------------------------------------------------------------------===//
 587 // Common Instructions R600, R700, Evergreen, Cayman
 588 //===----------------------------------------------------------------------===//
 589
 590 def ADD : R600_2OP_Helper <0x0, "ADD", fadd>;
 591 // Non-IEEE MUL: 0 * anything = 0
 592 def MUL : R600_2OP_Helper <0x1, "MUL NON-IEEE", int_AMDGPU_mul>;
 593 def MUL_IEEE : R600_2OP_Helper <0x2, "MUL_IEEE", fmul>;
 594 def MAX : R600_2OP_Helper <0x3, "MAX", AMDGPUfmax>;
 595 def MIN : R600_2OP_Helper <0x4, "MIN", AMDGPUfmin>;
 596
 597 // For the SET* instructions there is a naming conflict in TargetSelectionDAG.td,
 598 // so some of the instruction names don't match the asm string.
 599 // XXX: Use the defs in TargetSelectionDAG.td instead of intrinsics.
 600 def SETE : R600_2OP <
 601   0x08, "SETE",
 602   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_EQ))]
 603 >;
 604
 605 def SGT : R600_2OP <
 606   0x09, "SETGT",
 607   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_GT))]
 608 >;
 609
 610 def SGE : R600_2OP <
 611   0xA, "SETGE",
 612   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_GE))]
 613 >;
 614
 615 def SNE : R600_2OP <
 616   0xB, "SETNE",
 617   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_NE))]
 618 >;
 619
 620 def SETE_DX10 : R600_2OP <
 621   0xC, "SETE_DX10",
 622   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_EQ))]
 623 >;
 624
 625 def SETGT_DX10 : R600_2OP <
 626   0xD, "SETGT_DX10",
 627   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_GT))]
 628 >;
 629
 630 def SETGE_DX10 : R600_2OP <
 631   0xE, "SETGE_DX10",
 632   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_GE))]
 633 >;
 634
 635 def SETNE_DX10 : R600_2OP <
 636   0xF, "SETNE_DX10",
 637   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_NE))]
 638 >;
 639
 640 def FRACT : R600_1OP_Helper <0x10, "FRACT", AMDGPUfract>;
 641 def TRUNC : R600_1OP_Helper <0x11, "TRUNC", int_AMDGPU_trunc>;
 642 def CEIL : R600_1OP_Helper <0x12, "CEIL", fceil>;
 643 def RNDNE : R600_1OP_Helper <0x13, "RNDNE", frint>;
 644 def FLOOR : R600_1OP_Helper <0x14, "FLOOR", ffloor>;
 645
 646 def MOV : R600_1OP <0x19, "MOV", []>;
 647
 648 let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1 in {
 649
 650 class MOV_IMM <ValueType vt, Operand immType> : AMDGPUInst <
 651   (outs R600_Reg32:$dst),
 652   (ins immType:$imm),
 653   "",
 654   []
 655 >;
 656
 657 } // end let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1
 658
 659 def MOV_IMM_I32 : MOV_IMM<i32, i32imm>;
 660 def : Pat <
 661   (imm:$val),
 662   (MOV_IMM_I32 imm:$val)
 663 >;
 664
 665 def MOV_IMM_F32 : MOV_IMM<f32, f32imm>;
 666 def : Pat <
 667   (fpimm:$val),
 668   (MOV_IMM_F32  fpimm:$val)
 669 >;
 670
 671 def PRED_SETE : R600_2OP <0x20, "PRED_SETE", []>;
 672 def PRED_SETGT : R600_2OP <0x21, "PRED_SETGT", []>;
 673 def PRED_SETGE : R600_2OP <0x22, "PRED_SETGE", []>;
 674 def PRED_SETNE : R600_2OP <0x23, "PRED_SETNE", []>;
 675
 676 let hasSideEffects = 1 in {
 677
 678 def KILLGT : R600_2OP <0x2D, "KILLGT", []>;
 679
 680 } // end hasSideEffects
 681
 682 def AND_INT : R600_2OP_Helper <0x30, "AND_INT", and>;
 683 def OR_INT : R600_2OP_Helper <0x31, "OR_INT", or>;
 684 def XOR_INT : R600_2OP_Helper <0x32, "XOR_INT", xor>;
 685 def NOT_INT : R600_1OP_Helper <0x33, "NOT_INT", not>;
 686 def ADD_INT : R600_2OP_Helper <0x34, "ADD_INT", add>;
 687 def SUB_INT : R600_2OP_Helper <0x35, "SUB_INT", sub>;
 688 def MAX_INT : R600_2OP_Helper <0x36, "MAX_INT", AMDGPUsmax>;
 689 def MIN_INT : R600_2OP_Helper <0x37, "MIN_INT", AMDGPUsmin>;
 690 def MAX_UINT : R600_2OP_Helper <0x38, "MAX_UINT", AMDGPUumax>;
 691 def MIN_UINT : R600_2OP_Helper <0x39, "MIN_UINT", AMDGPUumin>;
 692
 693 def SETE_INT : R600_2OP <
 694   0x3A, "SETE_INT",
 695   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETEQ))]
 696 >;
 697
 698 def SETGT_INT : R600_2OP <
 699   0x3B, "SETGT_INT",
 700   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGT))]
 701 >;
 702
 703 def SETGE_INT : R600_2OP <
 704   0x3C, "SETGE_INT",
 705   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGE))]
 706 >;
 707
 708 def SETNE_INT : R600_2OP <
 709   0x3D, "SETNE_INT",
 710   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETNE))]
 711 >;
 712
 713 def SETGT_UINT : R600_2OP <
 714   0x3E, "SETGT_UINT",
 715   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGT))]
 716 >;
 717
 718 def SETGE_UINT : R600_2OP <
 719   0x3F, "SETGE_UINT",
 720   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGE))]
 721 >;
 722
 723 def PRED_SETE_INT : R600_2OP <0x42, "PRED_SETE_INT", []>;
 724 def PRED_SETGT_INT : R600_2OP <0x43, "PRED_SETGE_INT", []>;
 725 def PRED_SETGE_INT : R600_2OP <0x44, "PRED_SETGE_INT", []>;
 726 def PRED_SETNE_INT : R600_2OP <0x45, "PRED_SETNE_INT", []>;
 727
 728 def CNDE_INT : R600_3OP <
 729   0x1C, "CNDE_INT",
 730   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_EQ))]
 731 >;
 732
 733 def CNDGE_INT : R600_3OP <
 734   0x1E, "CNDGE_INT",
 735   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GE))]
 736 >;
 737
 738 def CNDGT_INT : R600_3OP <
 739   0x1D, "CNDGT_INT",
 740   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GT))]
 741 >;
 742
 743 //===----------------------------------------------------------------------===//
 744 // Texture instructions
 745 //===----------------------------------------------------------------------===//
 746
 747 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 748
 749 class R600_TEX <bits<11> inst, string opName> :
 750   InstR600 <(outs R600_Reg128:$DST_GPR),
 751           (ins R600_Reg128:$SRC_GPR,
 752           RSel:$srcx, RSel:$srcy, RSel:$srcz, RSel:$srcw,
 753           i32imm:$offsetx, i32imm:$offsety, i32imm:$offsetz,
 754           RSel:$DST_SEL_X, RSel:$DST_SEL_Y, RSel:$DST_SEL_Z, RSel:$DST_SEL_W,
 755           i32imm:$RESOURCE_ID, i32imm:$SAMPLER_ID,
 756           CT:$COORD_TYPE_X, CT:$COORD_TYPE_Y, CT:$COORD_TYPE_Z,
 757           CT:$COORD_TYPE_W),
 758           !strconcat(opName,
 759           " $DST_GPR.$DST_SEL_X$DST_SEL_Y$DST_SEL_Z$DST_SEL_W, "
 760           "$SRC_GPR.$srcx$srcy$srcz$srcw "
 761           "RID:$RESOURCE_ID SID:$SAMPLER_ID "
 762           "CT:$COORD_TYPE_X$COORD_TYPE_Y$COORD_TYPE_Z$COORD_TYPE_W"),
 763           [],
 764           NullALU>, TEX_WORD0, TEX_WORD1, TEX_WORD2 {
 765   let Inst{31-0} = Word0;
 766   let Inst{63-32} = Word1;
 767
 768   let TEX_INST = inst{4-0};
 769   let SRC_REL = 0;
 770   let DST_REL = 0;
 771   let LOD_BIAS = 0;
 772
 773   let INST_MOD = 0;
 774   let FETCH_WHOLE_QUAD = 0;
 775   let ALT_CONST = 0;
 776   let SAMPLER_INDEX_MODE = 0;
 777   let RESOURCE_INDEX_MODE = 0;
 778
 779   let TEXInst = 1;
 780 }
 781
 782 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 783
 784
 785
 786 def TEX_SAMPLE : R600_TEX <0x10, "TEX_SAMPLE">;
 787 def TEX_SAMPLE_C : R600_TEX <0x18, "TEX_SAMPLE_C">;
 788 def TEX_SAMPLE_L : R600_TEX <0x11, "TEX_SAMPLE_L">;
 789 def TEX_SAMPLE_C_L : R600_TEX <0x19, "TEX_SAMPLE_C_L">;
 790 def TEX_SAMPLE_LB : R600_TEX <0x12, "TEX_SAMPLE_LB">;
 791 def TEX_SAMPLE_C_LB : R600_TEX <0x1A, "TEX_SAMPLE_C_LB">;
 792 def TEX_LD : R600_TEX <0x03, "TEX_LD">;
 793 def TEX_GET_TEXTURE_RESINFO : R600_TEX <0x04, "TEX_GET_TEXTURE_RESINFO">;
 794 def TEX_GET_GRADIENTS_H : R600_TEX <0x07, "TEX_GET_GRADIENTS_H">;
 795 def TEX_GET_GRADIENTS_V : R600_TEX <0x08, "TEX_GET_GRADIENTS_V">;
 796 def TEX_SET_GRADIENTS_H : R600_TEX <0x0B, "TEX_SET_GRADIENTS_H">;
 797 def TEX_SET_GRADIENTS_V : R600_TEX <0x0C, "TEX_SET_GRADIENTS_V">;
 798 def TEX_SAMPLE_G : R600_TEX <0x14, "TEX_SAMPLE_G">;
 799 def TEX_SAMPLE_C_G : R600_TEX <0x1C, "TEX_SAMPLE_C_G">;
 800
 801 defm : TexPattern<0, TEX_SAMPLE>;
 802 defm : TexPattern<1, TEX_SAMPLE_C>;
 803 defm : TexPattern<2, TEX_SAMPLE_L>;
 804 defm : TexPattern<3, TEX_SAMPLE_C_L>;
 805 defm : TexPattern<4, TEX_SAMPLE_LB>;
 806 defm : TexPattern<5, TEX_SAMPLE_C_LB>;
 807 defm : TexPattern<6, TEX_LD, v4i32>;
 808 defm : TexPattern<7, TEX_GET_TEXTURE_RESINFO, v4i32>;
 809 defm : TexPattern<8, TEX_GET_GRADIENTS_H>;
 810 defm : TexPattern<9, TEX_GET_GRADIENTS_V>;
 811
 812 //===----------------------------------------------------------------------===//
 813 // Helper classes for common instructions
 814 //===----------------------------------------------------------------------===//
 815
 816 class MUL_LIT_Common <bits<5> inst> : R600_3OP <
 817   inst, "MUL_LIT",
 818   []
 819 >;
 820
 821 class MULADD_Common <bits<5> inst> : R600_3OP <
 822   inst, "MULADD",
 823   []
 824 >;
 825
 826 class MULADD_IEEE_Common <bits<5> inst> : R600_3OP <
 827   inst, "MULADD_IEEE",
 828   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
 829 >;
 830
 831 class CNDE_Common <bits<5> inst> : R600_3OP <
 832   inst, "CNDE",
 833   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_EQ))]
 834 >;
 835
 836 class CNDGT_Common <bits<5> inst> : R600_3OP <
 837   inst, "CNDGT",
 838   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_GT))]
 839 >;
 840
 841 class CNDGE_Common <bits<5> inst> : R600_3OP <
 842   inst, "CNDGE",
 843   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_GE))]
 844 >;
 845
 846
 847 let isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
 848 class R600_VEC2OP<list<dag> pattern> : InstR600 <(outs R600_Reg32:$dst), (ins
 849 // Slot X
 850    UEM:$update_exec_mask_X, UP:$update_pred_X, WRITE:$write_X,
 851    OMOD:$omod_X, REL:$dst_rel_X, CLAMP:$clamp_X,
 852    R600_TReg32_X:$src0_X, NEG:$src0_neg_X, REL:$src0_rel_X, ABS:$src0_abs_X, SEL:$src0_sel_X,
 853    R600_TReg32_X:$src1_X, NEG:$src1_neg_X, REL:$src1_rel_X, ABS:$src1_abs_X, SEL:$src1_sel_X,
 854    R600_Pred:$pred_sel_X,
 855 // Slot Y
 856    UEM:$update_exec_mask_Y, UP:$update_pred_Y, WRITE:$write_Y,
 857    OMOD:$omod_Y, REL:$dst_rel_Y, CLAMP:$clamp_Y,
 858    R600_TReg32_Y:$src0_Y, NEG:$src0_neg_Y, REL:$src0_rel_Y, ABS:$src0_abs_Y, SEL:$src0_sel_Y,
 859    R600_TReg32_Y:$src1_Y, NEG:$src1_neg_Y, REL:$src1_rel_Y, ABS:$src1_abs_Y, SEL:$src1_sel_Y,
 860    R600_Pred:$pred_sel_Y,
 861 // Slot Z
 862    UEM:$update_exec_mask_Z, UP:$update_pred_Z, WRITE:$write_Z,
 863    OMOD:$omod_Z, REL:$dst_rel_Z, CLAMP:$clamp_Z,
 864    R600_TReg32_Z:$src0_Z, NEG:$src0_neg_Z, REL:$src0_rel_Z, ABS:$src0_abs_Z, SEL:$src0_sel_Z,
 865    R600_TReg32_Z:$src1_Z, NEG:$src1_neg_Z, REL:$src1_rel_Z, ABS:$src1_abs_Z, SEL:$src1_sel_Z,
 866    R600_Pred:$pred_sel_Z,
 867 // Slot W
 868    UEM:$update_exec_mask_W, UP:$update_pred_W, WRITE:$write_W,
 869    OMOD:$omod_W, REL:$dst_rel_W, CLAMP:$clamp_W,
 870    R600_TReg32_W:$src0_W, NEG:$src0_neg_W, REL:$src0_rel_W, ABS:$src0_abs_W, SEL:$src0_sel_W,
 871    R600_TReg32_W:$src1_W, NEG:$src1_neg_W, REL:$src1_rel_W, ABS:$src1_abs_W, SEL:$src1_sel_W,
 872    R600_Pred:$pred_sel_W,
 873    LITERAL:$literal0, LITERAL:$literal1),
 874   "",
 875   pattern,
 876   AnyALU> {}
 877 }
 878
 879 def DOT_4 : R600_VEC2OP<[(set R600_Reg32:$dst, (DOT4
 880   R600_TReg32_X:$src0_X, R600_TReg32_X:$src1_X,
 881   R600_TReg32_Y:$src0_Y, R600_TReg32_Y:$src1_Y,
 882   R600_TReg32_Z:$src0_Z, R600_TReg32_Z:$src1_Z,
 883   R600_TReg32_W:$src0_W, R600_TReg32_W:$src1_W))]>;
 884
 885
 886 class DOT4_Common <bits<11> inst> : R600_2OP <inst, "DOT4", []>;
 887
 888
 889 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 890 multiclass CUBE_Common <bits<11> inst> {
 891
 892   def _pseudo : InstR600 <
 893     (outs R600_Reg128:$dst),
 894     (ins R600_Reg128:$src),
 895     "CUBE $dst $src",
 896     [(set v4f32:$dst, (int_AMDGPU_cube v4f32:$src))],
 897     VecALU
 898   > {
 899     let isPseudo = 1;
 900   }
 901
 902   def _real : R600_2OP <inst, "CUBE", []>;
 903 }
 904 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 905
 906 class EXP_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
 907   inst, "EXP_IEEE", fexp2
 908 > {
 909   let TransOnly = 1;
 910   let Itinerary = TransALU;
 911 }
 912
 913 class FLT_TO_INT_Common <bits<11> inst> : R600_1OP_Helper <
 914   inst, "FLT_TO_INT", fp_to_sint
 915 > {
 916   let TransOnly = 1;
 917   let Itinerary = TransALU;
 918 }
 919
 920 class INT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
 921   inst, "INT_TO_FLT", sint_to_fp
 922 > {
 923   let TransOnly = 1;
 924   let Itinerary = TransALU;
 925 }
 926
 927 class FLT_TO_UINT_Common <bits<11> inst> : R600_1OP_Helper <
 928   inst, "FLT_TO_UINT", fp_to_uint
 929 > {
 930   let TransOnly = 1;
 931   let Itinerary = TransALU;
 932 }
 933
 934 class UINT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
 935   inst, "UINT_TO_FLT", uint_to_fp
 936 > {
 937   let TransOnly = 1;
 938   let Itinerary = TransALU;
 939 }
 940
 941 class LOG_CLAMPED_Common <bits<11> inst> : R600_1OP <
 942   inst, "LOG_CLAMPED", []
 943 >;
 944
 945 class LOG_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
 946   inst, "LOG_IEEE", flog2
 947 > {
 948   let TransOnly = 1;
 949   let Itinerary = TransALU;
 950 }
 951
 952 class LSHL_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHL", shl>;
 953 class LSHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHR", srl>;
 954 class ASHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "ASHR", sra>;
 955 class MULHI_INT_Common <bits<11> inst> : R600_2OP_Helper <
 956   inst, "MULHI_INT", mulhs
 957 > {
 958   let TransOnly = 1;
 959   let Itinerary = TransALU;
 960 }
 961 class MULHI_UINT_Common <bits<11> inst> : R600_2OP_Helper <
 962   inst, "MULHI", mulhu
 963 > {
 964   let TransOnly = 1;
 965   let Itinerary = TransALU;
 966 }
 967 class MULLO_INT_Common <bits<11> inst> : R600_2OP_Helper <
 968   inst, "MULLO_INT", mul
 969 > {
 970   let TransOnly = 1;
 971   let Itinerary = TransALU;
 972 }
 973 class MULLO_UINT_Common <bits<11> inst> : R600_2OP <inst, "MULLO_UINT", []> {
 974   let TransOnly = 1;
 975   let Itinerary = TransALU;
 976 }
 977
 978 class RECIP_CLAMPED_Common <bits<11> inst> : R600_1OP <
 979   inst, "RECIP_CLAMPED", []
 980 > {
 981   let TransOnly = 1;
 982   let Itinerary = TransALU;
 983 }
 984
 985 class RECIP_IEEE_Common <bits<11> inst> : R600_1OP <
 986   inst, "RECIP_IEEE", [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
 987 > {
 988   let TransOnly = 1;
 989   let Itinerary = TransALU;
 990 }
 991
 992 class RECIP_UINT_Common <bits<11> inst> : R600_1OP_Helper <
 993   inst, "RECIP_UINT", AMDGPUurecip
 994 > {
 995   let TransOnly = 1;
 996   let Itinerary = TransALU;
 997 }
 998
 999 class RECIPSQRT_CLAMPED_Common <bits<11> inst> : R600_1OP_Helper <
1000   inst, "RECIPSQRT_CLAMPED", int_AMDGPU_rsq
1001 > {
1002   let TransOnly = 1;
1003   let Itinerary = TransALU;
1004 }
1005
1006 class RECIPSQRT_IEEE_Common <bits<11> inst> : R600_1OP <
1007   inst, "RECIPSQRT_IEEE", []
1008 > {
1009   let TransOnly = 1;
1010   let Itinerary = TransALU;
1011 }
1012
1013 class SIN_Common <bits<11> inst> : R600_1OP <
1014   inst, "SIN", []>{
1015   let Trig = 1;
1016   let TransOnly = 1;
1017   let Itinerary = TransALU;
1018 }
1019
1020 class COS_Common <bits<11> inst> : R600_1OP <
1021   inst, "COS", []> {
1022   let Trig = 1;
1023   let TransOnly = 1;
1024   let Itinerary = TransALU;
1025 }
1026
1027 //===----------------------------------------------------------------------===//
1028 // Helper patterns for complex intrinsics
1029 //===----------------------------------------------------------------------===//
1030
1031 multiclass DIV_Common <InstR600 recip_ieee> {
1032 def : Pat<
1033   (int_AMDGPU_div f32:$src0, f32:$src1),
1034   (MUL_IEEE $src0, (recip_ieee $src1))
1035 >;
1036
1037 def : Pat<
1038   (fdiv f32:$src0, f32:$src1),
1039   (MUL_IEEE $src0, (recip_ieee $src1))
1040 >;
1041 }
1042
1043 class TGSI_LIT_Z_Common <InstR600 mul_lit, InstR600 log_clamped, InstR600 exp_ieee>
1044   : Pat <
1045   (int_TGSI_lit_z f32:$src_x, f32:$src_y, f32:$src_w),
1046   (exp_ieee (mul_lit (log_clamped (MAX $src_y, (f32 ZERO))), $src_w, $src_x))
1047 >;
1048
1049 //===----------------------------------------------------------------------===//
1050 // R600 / R700 Instructions
1051 //===----------------------------------------------------------------------===//
1052
1053 let Predicates = [isR600] in {
1054
1055   def MUL_LIT_r600 : MUL_LIT_Common<0x0C>;
1056   def MULADD_r600 : MULADD_Common<0x10>;
1057   def MULADD_IEEE_r600 : MULADD_IEEE_Common<0x14>;
1058   def CNDE_r600 : CNDE_Common<0x18>;
1059   def CNDGT_r600 : CNDGT_Common<0x19>;
1060   def CNDGE_r600 : CNDGE_Common<0x1A>;
1061   def DOT4_r600 : DOT4_Common<0x50>;
1062   defm CUBE_r600 : CUBE_Common<0x52>;
1063   def EXP_IEEE_r600 : EXP_IEEE_Common<0x61>;
1064   def LOG_CLAMPED_r600 : LOG_CLAMPED_Common<0x62>;
1065   def LOG_IEEE_r600 : LOG_IEEE_Common<0x63>;
1066   def RECIP_CLAMPED_r600 : RECIP_CLAMPED_Common<0x64>;
1067   def RECIP_IEEE_r600 : RECIP_IEEE_Common<0x66>;
1068   def RECIPSQRT_CLAMPED_r600 : RECIPSQRT_CLAMPED_Common<0x67>;
1069   def RECIPSQRT_IEEE_r600 : RECIPSQRT_IEEE_Common<0x69>;
1070   def FLT_TO_INT_r600 : FLT_TO_INT_Common<0x6b>;
1071   def INT_TO_FLT_r600 : INT_TO_FLT_Common<0x6c>;
1072   def FLT_TO_UINT_r600 : FLT_TO_UINT_Common<0x79>;
1073   def UINT_TO_FLT_r600 : UINT_TO_FLT_Common<0x6d>;
1074   def SIN_r600 : SIN_Common<0x6E>;
1075   def COS_r600 : COS_Common<0x6F>;
1076   def ASHR_r600 : ASHR_Common<0x70>;
1077   def LSHR_r600 : LSHR_Common<0x71>;
1078   def LSHL_r600 : LSHL_Common<0x72>;
1079   def MULLO_INT_r600 : MULLO_INT_Common<0x73>;
1080   def MULHI_INT_r600 : MULHI_INT_Common<0x74>;
1081   def MULLO_UINT_r600 : MULLO_UINT_Common<0x75>;
1082   def MULHI_UINT_r600 : MULHI_UINT_Common<0x76>;
1083   def RECIP_UINT_r600 : RECIP_UINT_Common <0x78>;
1084
1085   defm DIV_r600 : DIV_Common<RECIP_IEEE_r600>;
1086   def : POW_Common <LOG_IEEE_r600, EXP_IEEE_r600, MUL>;
1087   def TGSI_LIT_Z_r600 : TGSI_LIT_Z_Common<MUL_LIT_r600, LOG_CLAMPED_r600, EXP_IEEE_r600>;
1088
1089   def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_r600 $src))>;
1090
1091   def R600_ExportSwz : ExportSwzInst {
1092     let Word1{20-17} = 0; // BURST_COUNT
1093     let Word1{21} = eop;
1094     let Word1{22} = 1; // VALID_PIXEL_MODE
1095     let Word1{30-23} = inst;
1096     let Word1{31} = 1; // BARRIER
1097   }
1098   defm : ExportPattern<R600_ExportSwz, 39>;
1099
1100   def R600_ExportBuf : ExportBufInst {
1101     let Word1{20-17} = 0; // BURST_COUNT
1102     let Word1{21} = eop;
1103     let Word1{22} = 1; // VALID_PIXEL_MODE
1104     let Word1{30-23} = inst;
1105     let Word1{31} = 1; // BARRIER
1106   }
1107   defm : SteamOutputExportPattern<R600_ExportBuf, 0x20, 0x21, 0x22, 0x23>;
1108
1109   def CF_TC_R600 : CF_CLAUSE_R600<1, (ins i32imm:$ADDR, i32imm:$COUNT),
1110   "TEX $COUNT @$ADDR"> {
1111     let POP_COUNT = 0;
1112   }
1113   def CF_VC_R600 : CF_CLAUSE_R600<2, (ins i32imm:$ADDR, i32imm:$COUNT),
1114   "VTX $COUNT @$ADDR"> {
1115     let POP_COUNT = 0;
1116   }
1117   def WHILE_LOOP_R600 : CF_CLAUSE_R600<6, (ins i32imm:$ADDR),
1118   "LOOP_START_DX10 @$ADDR"> {
1119     let POP_COUNT = 0;
1120     let COUNT = 0;
1121   }
1122   def END_LOOP_R600 : CF_CLAUSE_R600<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1123     let POP_COUNT = 0;
1124     let COUNT = 0;
1125   }
1126   def LOOP_BREAK_R600 : CF_CLAUSE_R600<9, (ins i32imm:$ADDR),
1127   "LOOP_BREAK @$ADDR"> {
1128     let POP_COUNT = 0;
1129     let COUNT = 0;
1130   }
1131   def CF_CONTINUE_R600 : CF_CLAUSE_R600<8, (ins i32imm:$ADDR),
1132   "CONTINUE @$ADDR"> {
1133     let POP_COUNT = 0;
1134     let COUNT = 0;
1135   }
1136   def CF_JUMP_R600 : CF_CLAUSE_R600<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1137   "JUMP @$ADDR POP:$POP_COUNT"> {
1138     let COUNT = 0;
1139   }
1140   def CF_ELSE_R600 : CF_CLAUSE_R600<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1141   "ELSE @$ADDR POP:$POP_COUNT"> {
1142     let COUNT = 0;
1143   }
1144   def CF_CALL_FS_R600 : CF_CLAUSE_R600<19, (ins), "CALL_FS"> {
1145     let ADDR = 0;
1146     let COUNT = 0;
1147     let POP_COUNT = 0;
1148   }
1149   def POP_R600 : CF_CLAUSE_R600<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1150   "POP @$ADDR POP:$POP_COUNT"> {
1151     let COUNT = 0;
1152   }
1153   def CF_END_R600 : CF_CLAUSE_R600<0, (ins), "CF_END"> {
1154     let COUNT = 0;
1155     let POP_COUNT = 0;
1156     let ADDR = 0;
1157     let END_OF_PROGRAM = 1;
1158   }
1159
1160 }
1161
1162 // Helper pattern for normalizing inputs to triginomic instructions for R700+
1163 // cards.
1164 class COS_PAT <InstR600 trig> : Pat<
1165   (fcos f32:$src),
1166   (trig (MUL_IEEE (MOV_IMM_I32 CONST.TWO_PI_INV), $src))
1167 >;
1168
1169 class SIN_PAT <InstR600 trig> : Pat<
1170   (fsin f32:$src),
1171   (trig (MUL_IEEE (MOV_IMM_I32 CONST.TWO_PI_INV), $src))
1172 >;
1173
1174 //===----------------------------------------------------------------------===//
1175 // R700 Only instructions
1176 //===----------------------------------------------------------------------===//
1177
1178 let Predicates = [isR700] in {
1179   def SIN_r700 : SIN_Common<0x6E>;
1180   def COS_r700 : COS_Common<0x6F>;
1181
1182   // R700 normalizes inputs to SIN/COS the same as EG
1183   def : SIN_PAT <SIN_r700>;
1184   def : COS_PAT <COS_r700>;
1185 }
1186
1187 //===----------------------------------------------------------------------===//
1188 // Evergreen Only instructions
1189 //===----------------------------------------------------------------------===//
1190
1191 let Predicates = [isEG] in {
1192
1193 def RECIP_IEEE_eg : RECIP_IEEE_Common<0x86>;
1194 defm DIV_eg : DIV_Common<RECIP_IEEE_eg>;
1195
1196 def MULLO_INT_eg : MULLO_INT_Common<0x8F>;
1197 def MULHI_INT_eg : MULHI_INT_Common<0x90>;
1198 def MULLO_UINT_eg : MULLO_UINT_Common<0x91>;
1199 def MULHI_UINT_eg : MULHI_UINT_Common<0x92>;
1200 def RECIP_UINT_eg : RECIP_UINT_Common<0x94>;
1201 def RECIPSQRT_CLAMPED_eg : RECIPSQRT_CLAMPED_Common<0x87>;
1202 def EXP_IEEE_eg : EXP_IEEE_Common<0x81>;
1203 def LOG_IEEE_eg : LOG_IEEE_Common<0x83>;
1204 def RECIP_CLAMPED_eg : RECIP_CLAMPED_Common<0x84>;
1205 def RECIPSQRT_IEEE_eg : RECIPSQRT_IEEE_Common<0x89>;
1206 def SIN_eg : SIN_Common<0x8D>;
1207 def COS_eg : COS_Common<0x8E>;
1208
1209 def : POW_Common <LOG_IEEE_eg, EXP_IEEE_eg, MUL>;
1210 def : SIN_PAT <SIN_eg>;
1211 def : COS_PAT <COS_eg>;
1212 def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_eg $src))>;
1213 } // End Predicates = [isEG]
1214
1215 //===----------------------------------------------------------------------===//
1216 // Evergreen / Cayman Instructions
1217 //===----------------------------------------------------------------------===//
1218
1219 let Predicates = [isEGorCayman] in {
1220
1221   // BFE_UINT - bit_extract, an optimization for mask and shift
1222   // Src0 = Input
1223   // Src1 = Offset
1224   // Src2 = Width
1225   //
1226   // bit_extract = (Input << (32 - Offset - Width)) >> (32 - Width)
1227   //
1228   // Example Usage:
1229   // (Offset, Width)
1230   //
1231   // (0, 8)           = (Input << 24) >> 24  = (Input &  0xff)       >> 0
1232   // (8, 8)           = (Input << 16) >> 24  = (Input &  0xffff)     >> 8
1233   // (16,8)           = (Input <<  8) >> 24  = (Input &  0xffffff)   >> 16
1234   // (24,8)           = (Input <<  0) >> 24  = (Input &  0xffffffff) >> 24
1235   def BFE_UINT_eg : R600_3OP <0x4, "BFE_UINT",
1236     [(set i32:$dst, (int_AMDIL_bit_extract_u32 i32:$src0, i32:$src1,
1237                                                i32:$src2))],
1238     VecALU
1239   >;
1240   def : BFEPattern <BFE_UINT_eg>;
1241
1242   def BFI_INT_eg : R600_3OP <0x06, "BFI_INT", [], VecALU>;
1243   defm : BFIPatterns <BFI_INT_eg>;
1244
1245   def BIT_ALIGN_INT_eg : R600_3OP <0xC, "BIT_ALIGN_INT", [], VecALU>;
1246   def : ROTRPattern <BIT_ALIGN_INT_eg>;
1247
1248   def MULADD_eg : MULADD_Common<0x14>;
1249   def MULADD_IEEE_eg : MULADD_IEEE_Common<0x18>;
1250   def ASHR_eg : ASHR_Common<0x15>;
1251   def LSHR_eg : LSHR_Common<0x16>;
1252   def LSHL_eg : LSHL_Common<0x17>;
1253   def CNDE_eg : CNDE_Common<0x19>;
1254   def CNDGT_eg : CNDGT_Common<0x1A>;
1255   def CNDGE_eg : CNDGE_Common<0x1B>;
1256   def MUL_LIT_eg : MUL_LIT_Common<0x1F>;
1257   def LOG_CLAMPED_eg : LOG_CLAMPED_Common<0x82>;
1258   def DOT4_eg : DOT4_Common<0xBE>;
1259   defm CUBE_eg : CUBE_Common<0xC0>;
1260
1261 let hasSideEffects = 1 in {
1262   def MOVA_INT_eg : R600_1OP <0xCC, "MOVA_INT", []>;
1263 }
1264
1265   def TGSI_LIT_Z_eg : TGSI_LIT_Z_Common<MUL_LIT_eg, LOG_CLAMPED_eg, EXP_IEEE_eg>;
1266
1267   def FLT_TO_INT_eg : FLT_TO_INT_Common<0x50> {
1268     let Pattern = [];
1269   }
1270
1271   def INT_TO_FLT_eg : INT_TO_FLT_Common<0x9B>;
1272
1273   def FLT_TO_UINT_eg : FLT_TO_UINT_Common<0x9A> {
1274     let Pattern = [];
1275   }
1276
1277   def UINT_TO_FLT_eg : UINT_TO_FLT_Common<0x9C>;
1278
1279   // TRUNC is used for the FLT_TO_INT instructions to work around a
1280   // perceived problem where the rounding modes are applied differently
1281   // depending on the instruction and the slot they are in.
1282   // See:
1283   // https://bugs.freedesktop.org/show_bug.cgi?id=50232
1284   // Mesa commit: a1a0974401c467cb86ef818f22df67c21774a38c
1285   //
1286   // XXX: Lowering SELECT_CC will sometimes generate fp_to_[su]int nodes,
1287   // which do not need to be truncated since the fp values are 0.0f or 1.0f.
1288   // We should look into handling these cases separately.
1289   def : Pat<(fp_to_sint f32:$src0), (FLT_TO_INT_eg (TRUNC $src0))>;
1290
1291   def : Pat<(fp_to_uint f32:$src0), (FLT_TO_UINT_eg (TRUNC $src0))>;
1292
1293   // SHA-256 Patterns
1294   def : SHA256MaPattern <BFI_INT_eg, XOR_INT>;
1295
1296   def EG_ExportSwz : ExportSwzInst {
1297     let Word1{19-16} = 0; // BURST_COUNT
1298     let Word1{20} = 1; // VALID_PIXEL_MODE
1299     let Word1{21} = eop;
1300     let Word1{29-22} = inst;
1301     let Word1{30} = 0; // MARK
1302     let Word1{31} = 1; // BARRIER
1303   }
1304   defm : ExportPattern<EG_ExportSwz, 83>;
1305
1306   def EG_ExportBuf : ExportBufInst {
1307     let Word1{19-16} = 0; // BURST_COUNT
1308     let Word1{20} = 1; // VALID_PIXEL_MODE
1309     let Word1{21} = eop;
1310     let Word1{29-22} = inst;
1311     let Word1{30} = 0; // MARK
1312     let Word1{31} = 1; // BARRIER
1313   }
1314   defm : SteamOutputExportPattern<EG_ExportBuf, 0x40, 0x41, 0x42, 0x43>;
1315
1316   def CF_TC_EG : CF_CLAUSE_EG<1, (ins i32imm:$ADDR, i32imm:$COUNT),
1317   "TEX $COUNT @$ADDR"> {
1318     let POP_COUNT = 0;
1319   }
1320   def CF_VC_EG : CF_CLAUSE_EG<2, (ins i32imm:$ADDR, i32imm:$COUNT),
1321   "VTX $COUNT @$ADDR"> {
1322     let POP_COUNT = 0;
1323   }
1324   def WHILE_LOOP_EG : CF_CLAUSE_EG<6, (ins i32imm:$ADDR),
1325   "LOOP_START_DX10 @$ADDR"> {
1326     let POP_COUNT = 0;
1327     let COUNT = 0;
1328   }
1329   def END_LOOP_EG : CF_CLAUSE_EG<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1330     let POP_COUNT = 0;
1331     let COUNT = 0;
1332   }
1333   def LOOP_BREAK_EG : CF_CLAUSE_EG<9, (ins i32imm:$ADDR),
1334   "LOOP_BREAK @$ADDR"> {
1335     let POP_COUNT = 0;
1336     let COUNT = 0;
1337   }
1338   def CF_CONTINUE_EG : CF_CLAUSE_EG<8, (ins i32imm:$ADDR),
1339   "CONTINUE @$ADDR"> {
1340     let POP_COUNT = 0;
1341     let COUNT = 0;
1342   }
1343   def CF_JUMP_EG : CF_CLAUSE_EG<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1344   "JUMP @$ADDR POP:$POP_COUNT"> {
1345     let COUNT = 0;
1346   }
1347   def CF_ELSE_EG : CF_CLAUSE_EG<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1348   "ELSE @$ADDR POP:$POP_COUNT"> {
1349     let COUNT = 0;
1350   }
1351   def CF_CALL_FS_EG : CF_CLAUSE_EG<19, (ins), "CALL_FS"> {
1352     let ADDR = 0;
1353     let COUNT = 0;
1354     let POP_COUNT = 0;
1355   }
1356   def POP_EG : CF_CLAUSE_EG<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1357   "POP @$ADDR POP:$POP_COUNT"> {
1358     let COUNT = 0;
1359   }
1360   def CF_END_EG :  CF_CLAUSE_EG<0, (ins), "CF_END"> {
1361     let COUNT = 0;
1362     let POP_COUNT = 0;
1363     let ADDR = 0;
1364     let END_OF_PROGRAM = 1;
1365   }
1366
1367 //===----------------------------------------------------------------------===//
1368 // Memory read/write instructions
1369 //===----------------------------------------------------------------------===//
1370 let usesCustomInserter = 1 in {
1371
1372 class RAT_WRITE_CACHELESS_eg <dag ins, bits<4> mask, string name,
1373                               list<dag> pattern>
1374     : EG_CF_RAT <0x57, 0x2, 0, (outs), ins, name, pattern> {
1375   let rim         = 0;
1376   // XXX: Have a separate instruction for non-indexed writes.
1377   let type        = 1;
1378   let rw_rel      = 0;
1379   let elem_size   = 0;
1380
1381   let array_size  = 0;
1382   let comp_mask   = mask;
1383   let burst_count = 0;
1384   let vpm         = 0;
1385   let mark        = 0;
1386   let barrier     = 1;
1387 }
1388
1389 } // End usesCustomInserter = 1
1390
1391 // 32-bit store
1392 def RAT_WRITE_CACHELESS_32_eg : RAT_WRITE_CACHELESS_eg <
1393   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1394   0x1, "RAT_WRITE_CACHELESS_32_eg $rw_gpr, $index_gpr, $eop",
1395   [(global_store i32:$rw_gpr, i32:$index_gpr)]
1396 >;
1397
1398 //128-bit store
1399 def RAT_WRITE_CACHELESS_128_eg : RAT_WRITE_CACHELESS_eg <
1400   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1401   0xf, "RAT_WRITE_CACHELESS_128 $rw_gpr.XYZW, $index_gpr, $eop",
1402   [(global_store v4i32:$rw_gpr, i32:$index_gpr)]
1403 >;
1404
1405 class VTX_READ_eg <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1406     : InstR600ISA <outs, (ins MEMxi:$ptr), name, pattern>,
1407       VTX_WORD1_GPR, VTX_WORD0 {
1408
1409   // Static fields
1410   let VC_INST = 0;
1411   let FETCH_TYPE = 2;
1412   let FETCH_WHOLE_QUAD = 0;
1413   let BUFFER_ID = buffer_id;
1414   let SRC_REL = 0;
1415   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1416   // to store vertex addresses in any channel, not just X.
1417   let SRC_SEL_X = 0;
1418   let DST_REL = 0;
1419   // The docs say that if this bit is set, then DATA_FORMAT, NUM_FORMAT_ALL,
1420   // FORMAT_COMP_ALL, SRF_MODE_ALL, and ENDIAN_SWAP fields will be ignored,
1421   // however, based on my testing if USE_CONST_FIELDS is set, then all
1422   // these fields need to be set to 0.
1423   let USE_CONST_FIELDS = 0;
1424   let NUM_FORMAT_ALL = 1;
1425   let FORMAT_COMP_ALL = 0;
1426   let SRF_MODE_ALL = 0;
1427
1428   let Inst{31-0} = Word0;
1429   let Inst{63-32} = Word1;
1430   // LLVM can only encode 64-bit instructions, so these fields are manually
1431   // encoded in R600CodeEmitter
1432   //
1433   // bits<16> OFFSET;
1434   // bits<2>  ENDIAN_SWAP = 0;
1435   // bits<1>  CONST_BUF_NO_STRIDE = 0;
1436   // bits<1>  MEGA_FETCH = 0;
1437   // bits<1>  ALT_CONST = 0;
1438   // bits<2>  BUFFER_INDEX_MODE = 0;
1439
1440
1441
1442   // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
1443   // is done in R600CodeEmitter
1444   //
1445   // Inst{79-64} = OFFSET;
1446   // Inst{81-80} = ENDIAN_SWAP;
1447   // Inst{82}    = CONST_BUF_NO_STRIDE;
1448   // Inst{83}    = MEGA_FETCH;
1449   // Inst{84}    = ALT_CONST;
1450   // Inst{86-85} = BUFFER_INDEX_MODE;
1451   // Inst{95-86} = 0; Reserved
1452
1453   // VTX_WORD3 (Padding)
1454   //
1455   // Inst{127-96} = 0;
1456
1457   let VTXInst = 1;
1458 }
1459
1460 class VTX_READ_8_eg <bits<8> buffer_id, list<dag> pattern>
1461     : VTX_READ_eg <"VTX_READ_8 $dst, $ptr", buffer_id, (outs R600_TReg32_X:$dst),
1462                    pattern> {
1463
1464   let MEGA_FETCH_COUNT = 1;
1465   let DST_SEL_X = 0;
1466   let DST_SEL_Y = 7;   // Masked
1467   let DST_SEL_Z = 7;   // Masked
1468   let DST_SEL_W = 7;   // Masked
1469   let DATA_FORMAT = 1; // FMT_8
1470 }
1471
1472 class VTX_READ_16_eg <bits<8> buffer_id, list<dag> pattern>
1473     : VTX_READ_eg <"VTX_READ_16 $dst, $ptr", buffer_id, (outs R600_TReg32_X:$dst),
1474                     pattern> {
1475   let MEGA_FETCH_COUNT = 2;
1476   let DST_SEL_X = 0;
1477   let DST_SEL_Y = 7;   // Masked
1478   let DST_SEL_Z = 7;   // Masked
1479   let DST_SEL_W = 7;   // Masked
1480   let DATA_FORMAT = 5; // FMT_16
1481
1482 }
1483
1484 class VTX_READ_32_eg <bits<8> buffer_id, list<dag> pattern>
1485     : VTX_READ_eg <"VTX_READ_32 $dst, $ptr", buffer_id, (outs R600_TReg32_X:$dst),
1486                    pattern> {
1487
1488   let MEGA_FETCH_COUNT = 4;
1489   let DST_SEL_X        = 0;
1490   let DST_SEL_Y        = 7;   // Masked
1491   let DST_SEL_Z        = 7;   // Masked
1492   let DST_SEL_W        = 7;   // Masked
1493   let DATA_FORMAT      = 0xD; // COLOR_32
1494
1495   // This is not really necessary, but there were some GPU hangs that appeared
1496   // to be caused by ALU instructions in the next instruction group that wrote
1497   // to the $ptr registers of the VTX_READ.
1498   // e.g.
1499   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1500   // %T2_X<def> = MOV %ZERO
1501   //Adding this constraint prevents this from happening.
1502   let Constraints = "$ptr.ptr = $dst";
1503 }
1504
1505 class VTX_READ_128_eg <bits<8> buffer_id, list<dag> pattern>
1506     : VTX_READ_eg <"VTX_READ_128 $dst.XYZW, $ptr", buffer_id, (outs R600_Reg128:$dst),
1507                    pattern> {
1508
1509   let MEGA_FETCH_COUNT = 16;
1510   let DST_SEL_X        =  0;
1511   let DST_SEL_Y        =  1;
1512   let DST_SEL_Z        =  2;
1513   let DST_SEL_W        =  3;
1514   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1515
1516   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1517   // that holds its buffer address to avoid potential hangs.  We can't use
1518   // the same constraint as VTX_READ_32_eg, because the $ptr.ptr and $dst
1519   // registers are different sizes.
1520 }
1521
1522 //===----------------------------------------------------------------------===//
1523 // VTX Read from parameter memory space
1524 //===----------------------------------------------------------------------===//
1525
1526 def VTX_READ_PARAM_8_eg : VTX_READ_8_eg <0,
1527   [(set i32:$dst, (load_param_zexti8 ADDRVTX_READ:$ptr))]
1528 >;
1529
1530 def VTX_READ_PARAM_16_eg : VTX_READ_16_eg <0,
1531   [(set i32:$dst, (load_param_zexti16 ADDRVTX_READ:$ptr))]
1532 >;
1533
1534 def VTX_READ_PARAM_32_eg : VTX_READ_32_eg <0,
1535   [(set i32:$dst, (load_param ADDRVTX_READ:$ptr))]
1536 >;
1537
1538 def VTX_READ_PARAM_128_eg : VTX_READ_128_eg <0,
1539   [(set v4i32:$dst, (load_param ADDRVTX_READ:$ptr))]
1540 >;
1541
1542 //===----------------------------------------------------------------------===//
1543 // VTX Read from global memory space
1544 //===----------------------------------------------------------------------===//
1545
1546 // 8-bit reads
1547 def VTX_READ_GLOBAL_8_eg : VTX_READ_8_eg <1,
1548   [(set i32:$dst, (zextloadi8_global ADDRVTX_READ:$ptr))]
1549 >;
1550
1551 // 32-bit reads
1552 def VTX_READ_GLOBAL_32_eg : VTX_READ_32_eg <1,
1553   [(set i32:$dst, (global_load ADDRVTX_READ:$ptr))]
1554 >;
1555
1556 // 128-bit reads
1557 def VTX_READ_GLOBAL_128_eg : VTX_READ_128_eg <1,
1558   [(set v4i32:$dst, (global_load ADDRVTX_READ:$ptr))]
1559 >;
1560
1561 //===----------------------------------------------------------------------===//
1562 // Constant Loads
1563 // XXX: We are currently storing all constants in the global address space.
1564 //===----------------------------------------------------------------------===//
1565
1566 def CONSTANT_LOAD_eg : VTX_READ_32_eg <1,
1567   [(set i32:$dst, (constant_load ADDRVTX_READ:$ptr))]
1568 >;
1569
1570 }
1571
1572 //===----------------------------------------------------------------------===//
1573 // Regist loads and stores - for indirect addressing
1574 //===----------------------------------------------------------------------===//
1575
1576 defm R600_ : RegisterLoadStore <R600_Reg32, FRAMEri, ADDRIndirect>;
1577
1578 let Predicates = [isCayman] in {
1579
1580 let isVector = 1 in {
1581
1582 def RECIP_IEEE_cm : RECIP_IEEE_Common<0x86>;
1583
1584 def MULLO_INT_cm : MULLO_INT_Common<0x8F>;
1585 def MULHI_INT_cm : MULHI_INT_Common<0x90>;
1586 def MULLO_UINT_cm : MULLO_UINT_Common<0x91>;
1587 def MULHI_UINT_cm : MULHI_UINT_Common<0x92>;
1588 def RECIPSQRT_CLAMPED_cm : RECIPSQRT_CLAMPED_Common<0x87>;
1589 def EXP_IEEE_cm : EXP_IEEE_Common<0x81>;
1590 def LOG_IEEE_cm : LOG_IEEE_Common<0x83>;
1591 def RECIP_CLAMPED_cm : RECIP_CLAMPED_Common<0x84>;
1592 def RECIPSQRT_IEEE_cm : RECIPSQRT_IEEE_Common<0x89>;
1593 def SIN_cm : SIN_Common<0x8D>;
1594 def COS_cm : COS_Common<0x8E>;
1595 } // End isVector = 1
1596
1597 def : POW_Common <LOG_IEEE_cm, EXP_IEEE_cm, MUL>;
1598 def : SIN_PAT <SIN_cm>;
1599 def : COS_PAT <COS_cm>;
1600
1601 defm DIV_cm : DIV_Common<RECIP_IEEE_cm>;
1602
1603 // RECIP_UINT emulation for Cayman
1604 // The multiplication scales from [0,1] to the unsigned integer range
1605 def : Pat <
1606   (AMDGPUurecip i32:$src0),
1607   (FLT_TO_UINT_eg (MUL_IEEE (RECIP_IEEE_cm (UINT_TO_FLT_eg $src0)),
1608                             (MOV_IMM_I32 CONST.FP_UINT_MAX_PLUS_1)))
1609 >;
1610
1611   def CF_END_CM : CF_CLAUSE_EG<32, (ins), "CF_END"> {
1612     let ADDR = 0;
1613     let POP_COUNT = 0;
1614     let COUNT = 0;
1615   }
1616
1617 def : Pat<(fsqrt f32:$src), (MUL R600_Reg32:$src, (RECIPSQRT_CLAMPED_cm $src))>;
1618
1619 } // End isCayman
1620
1621 //===----------------------------------------------------------------------===//
1622 // Branch Instructions
1623 //===----------------------------------------------------------------------===//
1624
1625
1626 def IF_PREDICATE_SET  : ILFormat<(outs), (ins GPRI32:$src),
1627   "IF_PREDICATE_SET $src", []>;
1628
1629 def PREDICATED_BREAK : ILFormat<(outs), (ins GPRI32:$src),
1630   "PREDICATED_BREAK $src", []>;
1631
1632 //===----------------------------------------------------------------------===//
1633 // Pseudo instructions
1634 //===----------------------------------------------------------------------===//
1635
1636 let isPseudo = 1 in {
1637
1638 def PRED_X : InstR600 <
1639   (outs R600_Predicate_Bit:$dst),
1640   (ins R600_Reg32:$src0, i32imm:$src1, i32imm:$flags),
1641   "", [], NullALU> {
1642   let FlagOperandIdx = 3;
1643 }
1644
1645 let isTerminator = 1, isBranch = 1 in {
1646 def JUMP_COND : InstR600 <
1647           (outs),
1648           (ins brtarget:$target, R600_Predicate_Bit:$p),
1649           "JUMP $target ($p)",
1650           [], AnyALU
1651   >;
1652
1653 def JUMP : InstR600 <
1654           (outs),
1655           (ins brtarget:$target),
1656           "JUMP $target",
1657           [], AnyALU
1658   >
1659 {
1660   let isPredicable = 1;
1661   let isBarrier = 1;
1662 }
1663
1664 }  // End isTerminator = 1, isBranch = 1
1665
1666 let usesCustomInserter = 1 in {
1667
1668 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in {
1669
1670 def MASK_WRITE : AMDGPUShaderInst <
1671     (outs),
1672     (ins R600_Reg32:$src),
1673     "MASK_WRITE $src",
1674     []
1675 >;
1676
1677 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 1
1678
1679
1680 def TXD: InstR600 <
1681   (outs R600_Reg128:$dst),
1682   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1683        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1684   "TXD $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
1685   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
1686                      imm:$resourceId, imm:$samplerId, imm:$textureTarget))],
1687   NullALU > {
1688   let TEXInst = 1;
1689 }
1690
1691 def TXD_SHADOW: InstR600 <
1692   (outs R600_Reg128:$dst),
1693   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1694        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1695   "TXD_SHADOW $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
1696   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
1697         imm:$resourceId, imm:$samplerId, TEX_SHADOW:$textureTarget))],
1698    NullALU
1699 > {
1700   let TEXInst = 1;
1701 }
1702 } // End isPseudo = 1
1703 } // End usesCustomInserter = 1
1704
1705 def CLAMP_R600 :  CLAMP <R600_Reg32>;
1706 def FABS_R600 : FABS<R600_Reg32>;
1707 def FNEG_R600 : FNEG<R600_Reg32>;
1708
1709 //===---------------------------------------------------------------------===//
1710 // Return instruction
1711 //===---------------------------------------------------------------------===//
1712 let isTerminator = 1, isReturn = 1, hasCtrlDep = 1,
1713     usesCustomInserter = 1 in {
1714   def RETURN          : ILFormat<(outs), (ins variable_ops),
1715       "RETURN", [(IL_retflag)]>;
1716 }
1717
1718
1719 //===----------------------------------------------------------------------===//
1720 // Constant Buffer Addressing Support
1721 //===----------------------------------------------------------------------===//
1722
1723 let usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
1724 def CONST_COPY : Instruction {
1725   let OutOperandList = (outs R600_Reg32:$dst);
1726   let InOperandList = (ins i32imm:$src);
1727   let Pattern =
1728       [(set R600_Reg32:$dst, (CONST_ADDRESS ADDRGA_CONST_OFFSET:$src))];
1729   let AsmString = "CONST_COPY";
1730   let neverHasSideEffects = 1;
1731   let isAsCheapAsAMove = 1;
1732   let Itinerary = NullALU;
1733 }
1734 } // end usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"
1735
1736 def TEX_VTX_CONSTBUF :
1737   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "VTX_READ_eg $dst, $ptr",
1738       [(set v4i32:$dst, (CONST_ADDRESS ADDRGA_VAR_OFFSET:$ptr, (i32 imm:$BUFFER_ID)))]>,
1739   VTX_WORD1_GPR, VTX_WORD0 {
1740
1741   let VC_INST = 0;
1742   let FETCH_TYPE = 2;
1743   let FETCH_WHOLE_QUAD = 0;
1744   let SRC_REL = 0;
1745   let SRC_SEL_X = 0;
1746   let DST_REL = 0;
1747   let USE_CONST_FIELDS = 0;
1748   let NUM_FORMAT_ALL = 2;
1749   let FORMAT_COMP_ALL = 1;
1750   let SRF_MODE_ALL = 1;
1751   let MEGA_FETCH_COUNT = 16;
1752   let DST_SEL_X        = 0;
1753   let DST_SEL_Y        = 1;
1754   let DST_SEL_Z        = 2;
1755   let DST_SEL_W        = 3;
1756   let DATA_FORMAT      = 35;
1757
1758   let Inst{31-0} = Word0;
1759   let Inst{63-32} = Word1;
1760
1761 // LLVM can only encode 64-bit instructions, so these fields are manually
1762 // encoded in R600CodeEmitter
1763 //
1764 // bits<16> OFFSET;
1765 // bits<2>  ENDIAN_SWAP = 0;
1766 // bits<1>  CONST_BUF_NO_STRIDE = 0;
1767 // bits<1>  MEGA_FETCH = 0;
1768 // bits<1>  ALT_CONST = 0;
1769 // bits<2>  BUFFER_INDEX_MODE = 0;
1770
1771
1772
1773 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
1774 // is done in R600CodeEmitter
1775 //
1776 // Inst{79-64} = OFFSET;
1777 // Inst{81-80} = ENDIAN_SWAP;
1778 // Inst{82}    = CONST_BUF_NO_STRIDE;
1779 // Inst{83}    = MEGA_FETCH;
1780 // Inst{84}    = ALT_CONST;
1781 // Inst{86-85} = BUFFER_INDEX_MODE;
1782 // Inst{95-86} = 0; Reserved
1783
1784 // VTX_WORD3 (Padding)
1785 //
1786 // Inst{127-96} = 0;
1787   let VTXInst = 1;
1788 }
1789
1790 def TEX_VTX_TEXBUF:
1791   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "TEX_VTX_EXPLICIT_READ $dst, $ptr",
1792       [(set v4f32:$dst, (int_R600_load_texbuf ADDRGA_VAR_OFFSET:$ptr, imm:$BUFFER_ID))]>,
1793 VTX_WORD1_GPR, VTX_WORD0 {
1794
1795 let VC_INST = 0;
1796 let FETCH_TYPE = 2;
1797 let FETCH_WHOLE_QUAD = 0;
1798 let SRC_REL = 0;
1799 let SRC_SEL_X = 0;
1800 let DST_REL = 0;
1801 let USE_CONST_FIELDS = 1;
1802 let NUM_FORMAT_ALL = 0;
1803 let FORMAT_COMP_ALL = 0;
1804 let SRF_MODE_ALL = 1;
1805 let MEGA_FETCH_COUNT = 16;
1806 let DST_SEL_X        = 0;
1807 let DST_SEL_Y        = 1;
1808 let DST_SEL_Z        = 2;
1809 let DST_SEL_W        = 3;
1810 let DATA_FORMAT      = 0;
1811
1812 let Inst{31-0} = Word0;
1813 let Inst{63-32} = Word1;
1814
1815 // LLVM can only encode 64-bit instructions, so these fields are manually
1816 // encoded in R600CodeEmitter
1817 //
1818 // bits<16> OFFSET;
1819 // bits<2>  ENDIAN_SWAP = 0;
1820 // bits<1>  CONST_BUF_NO_STRIDE = 0;
1821 // bits<1>  MEGA_FETCH = 0;
1822 // bits<1>  ALT_CONST = 0;
1823 // bits<2>  BUFFER_INDEX_MODE = 0;
1824
1825
1826
1827 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
1828 // is done in R600CodeEmitter
1829 //
1830 // Inst{79-64} = OFFSET;
1831 // Inst{81-80} = ENDIAN_SWAP;
1832 // Inst{82}    = CONST_BUF_NO_STRIDE;
1833 // Inst{83}    = MEGA_FETCH;
1834 // Inst{84}    = ALT_CONST;
1835 // Inst{86-85} = BUFFER_INDEX_MODE;
1836 // Inst{95-86} = 0; Reserved
1837
1838 // VTX_WORD3 (Padding)
1839 //
1840 // Inst{127-96} = 0;
1841   let VTXInst = 1;
1842 }
1843
1844
1845
1846 //===--------------------------------------------------------------------===//
1847 // Instructions support
1848 //===--------------------------------------------------------------------===//
1849 //===---------------------------------------------------------------------===//
1850 // Custom Inserter for Branches and returns, this eventually will be a
1851 // seperate pass
1852 //===---------------------------------------------------------------------===//
1853 let isTerminator = 1, usesCustomInserter = 1, isBranch = 1, isBarrier = 1 in {
1854   def BRANCH : ILFormat<(outs), (ins brtarget:$target),
1855       "; Pseudo unconditional branch instruction",
1856       [(br bb:$target)]>;
1857   defm BRANCH_COND : BranchConditional<IL_brcond>;
1858 }
1859
1860 //===---------------------------------------------------------------------===//
1861 // Flow and Program control Instructions
1862 //===---------------------------------------------------------------------===//
1863 let isTerminator=1 in {
1864   def SWITCH      : ILFormat< (outs), (ins GPRI32:$src),
1865   !strconcat("SWITCH", " $src"), []>;
1866   def CASE        : ILFormat< (outs), (ins GPRI32:$src),
1867       !strconcat("CASE", " $src"), []>;
1868   def BREAK       : ILFormat< (outs), (ins),
1869       "BREAK", []>;
1870   def CONTINUE    : ILFormat< (outs), (ins),
1871       "CONTINUE", []>;
1872   def DEFAULT     : ILFormat< (outs), (ins),
1873       "DEFAULT", []>;
1874   def ELSE        : ILFormat< (outs), (ins),
1875       "ELSE", []>;
1876   def ENDSWITCH   : ILFormat< (outs), (ins),
1877       "ENDSWITCH", []>;
1878   def ENDMAIN     : ILFormat< (outs), (ins),
1879       "ENDMAIN", []>;
1880   def END         : ILFormat< (outs), (ins),
1881       "END", []>;
1882   def ENDFUNC     : ILFormat< (outs), (ins),
1883       "ENDFUNC", []>;
1884   def ENDIF       : ILFormat< (outs), (ins),
1885       "ENDIF", []>;
1886   def WHILELOOP   : ILFormat< (outs), (ins),
1887       "WHILE", []>;
1888   def ENDLOOP     : ILFormat< (outs), (ins),
1889       "ENDLOOP", []>;
1890   def FUNC        : ILFormat< (outs), (ins),
1891       "FUNC", []>;
1892   def RETDYN      : ILFormat< (outs), (ins),
1893       "RET_DYN", []>;
1894   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1895   defm IF_LOGICALNZ  : BranchInstr<"IF_LOGICALNZ">;
1896   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1897   defm IF_LOGICALZ   : BranchInstr<"IF_LOGICALZ">;
1898   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1899   defm BREAK_LOGICALNZ : BranchInstr<"BREAK_LOGICALNZ">;
1900   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1901   defm BREAK_LOGICALZ : BranchInstr<"BREAK_LOGICALZ">;
1902   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1903   defm CONTINUE_LOGICALNZ : BranchInstr<"CONTINUE_LOGICALNZ">;
1904   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1905   defm CONTINUE_LOGICALZ : BranchInstr<"CONTINUE_LOGICALZ">;
1906   defm IFC         : BranchInstr2<"IFC">;
1907   defm BREAKC      : BranchInstr2<"BREAKC">;
1908   defm CONTINUEC   : BranchInstr2<"CONTINUEC">;
1909 }
1910
1911 //===----------------------------------------------------------------------===//
1912 // ISel Patterns
1913 //===----------------------------------------------------------------------===//
1914
1915 // CND*_INT Pattterns for f32 True / False values
1916
1917 class CND_INT_f32 <InstR600 cnd, CondCode cc> : Pat <
1918   (selectcc i32:$src0, 0, f32:$src1, f32:$src2, cc),
1919   (cnd $src0, $src1, $src2)
1920 >;
1921
1922 def : CND_INT_f32 <CNDE_INT,  SETEQ>;
1923 def : CND_INT_f32 <CNDGT_INT, SETGT>;
1924 def : CND_INT_f32 <CNDGE_INT, SETGE>;
1925
1926 //CNDGE_INT extra pattern
1927 def : Pat <
1928   (selectcc i32:$src0, -1, i32:$src1, i32:$src2, COND_GT),
1929   (CNDGE_INT $src0, $src1, $src2)
1930 >;
1931
1932 // KIL Patterns
1933 def KILP : Pat <
1934   (int_AMDGPU_kilp),
1935   (MASK_WRITE (KILLGT (f32 ONE), (f32 ZERO)))
1936 >;
1937
1938 def KIL : Pat <
1939   (int_AMDGPU_kill f32:$src0),
1940   (MASK_WRITE (KILLGT (f32 ZERO), $src0))
1941 >;
1942
1943 // SGT Reverse args
1944 def : Pat <
1945   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_LT),
1946   (SGT $src1, $src0)
1947 >;
1948
1949 // SGE Reverse args
1950 def : Pat <
1951   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_LE),
1952   (SGE $src1, $src0)
1953 >;
1954
1955 // SETGT_DX10 reverse args
1956 def : Pat <
1957   (selectcc f32:$src0, f32:$src1, -1, 0, COND_LT),
1958   (SETGT_DX10 $src1, $src0)
1959 >;
1960
1961 // SETGE_DX10 reverse args
1962 def : Pat <
1963   (selectcc f32:$src0, f32:$src1, -1, 0, COND_LE),
1964   (SETGE_DX10 $src1, $src0)
1965 >;
1966
1967 // SETGT_INT reverse args
1968 def : Pat <
1969   (selectcc i32:$src0, i32:$src1, -1, 0, SETLT),
1970   (SETGT_INT $src1, $src0)
1971 >;
1972
1973 // SETGE_INT reverse args
1974 def : Pat <
1975   (selectcc i32:$src0, i32:$src1, -1, 0, SETLE),
1976   (SETGE_INT $src1, $src0)
1977 >;
1978
1979 // SETGT_UINT reverse args
1980 def : Pat <
1981   (selectcc i32:$src0, i32:$src1, -1, 0, SETULT),
1982   (SETGT_UINT $src1, $src0)
1983 >;
1984
1985 // SETGE_UINT reverse args
1986 def : Pat <
1987   (selectcc i32:$src0, i32:$src1, -1, 0, SETULE),
1988   (SETGE_UINT $src1, $src0)
1989 >;
1990
1991 // The next two patterns are special cases for handling 'true if ordered' and
1992 // 'true if unordered' conditionals.  The assumption here is that the behavior of
1993 // SETE and SNE conforms to the Direct3D 10 rules for floating point values
1994 // described here:
1995 // http://msdn.microsoft.com/en-us/library/windows/desktop/cc308050.aspx#alpha_32_bit
1996 // We assume that  SETE returns false when one of the operands is NAN and
1997 // SNE returns true when on of the operands is NAN
1998
1999 //SETE - 'true if ordered'
2000 def : Pat <
2001   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, SETO),
2002   (SETE $src0, $src1)
2003 >;
2004
2005 //SETE_DX10 - 'true if ordered'
2006 def : Pat <
2007   (selectcc f32:$src0, f32:$src1, -1, 0, SETO),
2008   (SETE_DX10 $src0, $src1)
2009 >;
2010
2011 //SNE - 'true if unordered'
2012 def : Pat <
2013   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, SETUO),
2014   (SNE $src0, $src1)
2015 >;
2016
2017 //SETNE_DX10 - 'true if ordered'
2018 def : Pat <
2019   (selectcc f32:$src0, f32:$src1, -1, 0, SETUO),
2020   (SETNE_DX10 $src0, $src1)
2021 >;
2022
2023 def : Extract_Element <f32, v4f32, 0, sub0>;
2024 def : Extract_Element <f32, v4f32, 1, sub1>;
2025 def : Extract_Element <f32, v4f32, 2, sub2>;
2026 def : Extract_Element <f32, v4f32, 3, sub3>;
2027
2028 def : Insert_Element <f32, v4f32, 0, sub0>;
2029 def : Insert_Element <f32, v4f32, 1, sub1>;
2030 def : Insert_Element <f32, v4f32, 2, sub2>;
2031 def : Insert_Element <f32, v4f32, 3, sub3>;
2032
2033 def : Extract_Element <i32, v4i32, 0, sub0>;
2034 def : Extract_Element <i32, v4i32, 1, sub1>;
2035 def : Extract_Element <i32, v4i32, 2, sub2>;
2036 def : Extract_Element <i32, v4i32, 3, sub3>;
2037
2038 def : Insert_Element <i32, v4i32, 0, sub0>;
2039 def : Insert_Element <i32, v4i32, 1, sub1>;
2040 def : Insert_Element <i32, v4i32, 2, sub2>;
2041 def : Insert_Element <i32, v4i32, 3, sub3>;
2042
2043 def : Vector4_Build <v4f32, f32>;
2044 def : Vector4_Build <v4i32, i32>;
2045
2046 // bitconvert patterns
2047
2048 def : BitConvert <i32, f32, R600_Reg32>;
2049 def : BitConvert <f32, i32, R600_Reg32>;
2050 def : BitConvert <v4f32, v4i32, R600_Reg128>;
2051 def : BitConvert <v4i32, v4f32, R600_Reg128>;
2052
2053 // DWORDADDR pattern
2054 def : DwordAddrPat  <i32, R600_Reg32>;
2055
2056 } // End isR600toCayman Predicate