lib/Target/R600/R600Instructions.td

   1 //===-- R600Instructions.td - R600 Instruction defs  -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // R600 Tablegen instruction definitions
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "R600Intrinsics.td"
  15 include "R600InstrFormats.td"
  16
  17 class InstR600ISA <dag outs, dag ins, string asm, list<dag> pattern> :
  18     InstR600 <outs, ins, asm, pattern, NullALU> {
  19
  20   let Namespace = "AMDGPU";
  21 }
  22
  23 def MEMxi : Operand<iPTR> {
  24   let MIOperandInfo = (ops R600_TReg32_X:$ptr, i32imm:$index);
  25   let PrintMethod = "printMemOperand";
  26 }
  27
  28 def MEMrr : Operand<iPTR> {
  29   let MIOperandInfo = (ops R600_Reg32:$ptr, R600_Reg32:$index);
  30 }
  31
  32 // Operands for non-registers
  33
  34 class InstFlag<string PM = "printOperand", int Default = 0>
  35     : OperandWithDefaultOps <i32, (ops (i32 Default))> {
  36   let PrintMethod = PM;
  37 }
  38
  39 // src_sel for ALU src operands, see also ALU_CONST, ALU_PARAM registers
  40 def SEL : OperandWithDefaultOps <i32, (ops (i32 -1))> {
  41   let PrintMethod = "printSel";
  42 }
  43 def BANK_SWIZZLE : OperandWithDefaultOps <i32, (ops (i32 0))> {
  44   let PrintMethod = "printBankSwizzle";
  45 }
  46
  47 def LITERAL : InstFlag<"printLiteral">;
  48
  49 def WRITE : InstFlag <"printWrite", 1>;
  50 def OMOD : InstFlag <"printOMOD">;
  51 def REL : InstFlag <"printRel">;
  52 def CLAMP : InstFlag <"printClamp">;
  53 def NEG : InstFlag <"printNeg">;
  54 def ABS : InstFlag <"printAbs">;
  55 def UEM : InstFlag <"printUpdateExecMask">;
  56 def UP : InstFlag <"printUpdatePred">;
  57
  58 // XXX: The r600g finalizer in Mesa expects last to be one in most cases.
  59 // Once we start using the packetizer in this backend we should have this
  60 // default to 0.
  61 def LAST : InstFlag<"printLast", 1>;
  62 def RSel : Operand<i32> {
  63   let PrintMethod = "printRSel";
  64 }
  65 def CT: Operand<i32> {
  66   let PrintMethod = "printCT";
  67 }
  68
  69 def FRAMEri : Operand<iPTR> {
  70   let MIOperandInfo = (ops R600_Reg32:$ptr, i32imm:$index);
  71 }
  72
  73 def ADDRParam : ComplexPattern<i32, 2, "SelectADDRParam", [], []>;
  74 def ADDRDWord : ComplexPattern<i32, 1, "SelectADDRDWord", [], []>;
  75 def ADDRVTX_READ : ComplexPattern<i32, 2, "SelectADDRVTX_READ", [], []>;
  76 def ADDRGA_CONST_OFFSET : ComplexPattern<i32, 1, "SelectGlobalValueConstantOffset", [], []>;
  77 def ADDRGA_VAR_OFFSET : ComplexPattern<i32, 2, "SelectGlobalValueVariableOffset", [], []>;
  78 def ADDRIndirect : ComplexPattern<iPTR, 2, "SelectADDRIndirect", [], []>;
  79
  80
  81 def R600_Pred : PredicateOperand<i32, (ops R600_Predicate),
  82                                      (ops PRED_SEL_OFF)>;
  83
  84
  85 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
  86
  87 // Class for instructions with only one source register.
  88 // If you add new ins to this instruction, make sure they are listed before
  89 // $literal, because the backend currently assumes that the last operand is
  90 // a literal.  Also be sure to update the enum R600Op1OperandIndex::ROI in
  91 // R600Defines.h, R600InstrInfo::buildDefaultInstruction(),
  92 // and R600InstrInfo::getOperandIdx().
  93 class R600_1OP <bits<11> inst, string opName, list<dag> pattern,
  94                 InstrItinClass itin = AnyALU> :
  95     InstR600 <(outs R600_Reg32:$dst),
  96               (ins WRITE:$write, OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
  97                    R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
  98                    LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
  99                    BANK_SWIZZLE:$bank_swizzle),
 100               !strconcat("  ", opName,
 101                    "$clamp $last $dst$write$dst_rel$omod, "
 102                    "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 103                    "$pred_sel $bank_swizzle"),
 104               pattern,
 105               itin>,
 106     R600ALU_Word0,
 107     R600ALU_Word1_OP2 <inst> {
 108
 109   let src1 = 0;
 110   let src1_rel = 0;
 111   let src1_neg = 0;
 112   let src1_abs = 0;
 113   let update_exec_mask = 0;
 114   let update_pred = 0;
 115   let HasNativeOperands = 1;
 116   let Op1 = 1;
 117   let ALUInst = 1;
 118   let DisableEncoding = "$literal";
 119   let UseNamedOperandTable = 1;
 120
 121   let Inst{31-0}  = Word0;
 122   let Inst{63-32} = Word1;
 123 }
 124
 125 class R600_1OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 126                     InstrItinClass itin = AnyALU> :
 127     R600_1OP <inst, opName,
 128               [(set R600_Reg32:$dst, (node R600_Reg32:$src0))]
 129 >;
 130
 131 // If you add or change the operands for R600_2OP instructions, you must
 132 // also update the R600Op2OperandIndex::ROI enum in R600Defines.h,
 133 // R600InstrInfo::buildDefaultInstruction(), and R600InstrInfo::getOperandIdx().
 134 class R600_2OP <bits<11> inst, string opName, list<dag> pattern,
 135                 InstrItinClass itin = AnyALU> :
 136   InstR600 <(outs R600_Reg32:$dst),
 137           (ins UEM:$update_exec_mask, UP:$update_pred, WRITE:$write,
 138                OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
 139                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
 140                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, ABS:$src1_abs, SEL:$src1_sel,
 141                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 142                BANK_SWIZZLE:$bank_swizzle),
 143           !strconcat("  ", opName,
 144                 "$clamp $last $update_exec_mask$update_pred$dst$write$dst_rel$omod, "
 145                 "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 146                 "$src1_neg$src1_abs$src1$src1_abs$src1_rel, "
 147                 "$pred_sel $bank_swizzle"),
 148           pattern,
 149           itin>,
 150     R600ALU_Word0,
 151     R600ALU_Word1_OP2 <inst> {
 152
 153   let HasNativeOperands = 1;
 154   let Op2 = 1;
 155   let ALUInst = 1;
 156   let DisableEncoding = "$literal";
 157   let UseNamedOperandTable = 1;
 158
 159   let Inst{31-0}  = Word0;
 160   let Inst{63-32} = Word1;
 161 }
 162
 163 class R600_2OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 164                        InstrItinClass itim = AnyALU> :
 165     R600_2OP <inst, opName,
 166               [(set R600_Reg32:$dst, (node R600_Reg32:$src0,
 167                                            R600_Reg32:$src1))]
 168 >;
 169
 170 // If you add our change the operands for R600_3OP instructions, you must
 171 // also update the R600Op3OperandIndex::ROI enum in R600Defines.h,
 172 // R600InstrInfo::buildDefaultInstruction(), and
 173 // R600InstrInfo::getOperandIdx().
 174 class R600_3OP <bits<5> inst, string opName, list<dag> pattern,
 175                 InstrItinClass itin = AnyALU> :
 176   InstR600 <(outs R600_Reg32:$dst),
 177           (ins REL:$dst_rel, CLAMP:$clamp,
 178                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, SEL:$src0_sel,
 179                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, SEL:$src1_sel,
 180                R600_Reg32:$src2, NEG:$src2_neg, REL:$src2_rel, SEL:$src2_sel,
 181                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 182                BANK_SWIZZLE:$bank_swizzle),
 183           !strconcat("  ", opName, "$clamp $last $dst$dst_rel, "
 184                              "$src0_neg$src0$src0_rel, "
 185                              "$src1_neg$src1$src1_rel, "
 186                              "$src2_neg$src2$src2_rel, "
 187                              "$pred_sel"
 188                              "$bank_swizzle"),
 189           pattern,
 190           itin>,
 191     R600ALU_Word0,
 192     R600ALU_Word1_OP3<inst>{
 193
 194   let HasNativeOperands = 1;
 195   let DisableEncoding = "$literal";
 196   let Op3 = 1;
 197   let UseNamedOperandTable = 1;
 198   let ALUInst = 1;
 199
 200   let Inst{31-0}  = Word0;
 201   let Inst{63-32} = Word1;
 202 }
 203
 204 class R600_REDUCTION <bits<11> inst, dag ins, string asm, list<dag> pattern,
 205                       InstrItinClass itin = VecALU> :
 206   InstR600 <(outs R600_Reg32:$dst),
 207           ins,
 208           asm,
 209           pattern,
 210           itin>;
 211
 212
 213
 214 } // End mayLoad = 1, mayStore = 0, hasSideEffects = 0
 215
 216 def TEX_SHADOW : PatLeaf<
 217   (imm),
 218   [{uint32_t TType = (uint32_t)N->getZExtValue();
 219     return (TType >= 6 && TType <= 8) || (TType >= 11 && TType <= 13);
 220   }]
 221 >;
 222
 223 def TEX_RECT : PatLeaf<
 224   (imm),
 225   [{uint32_t TType = (uint32_t)N->getZExtValue();
 226     return TType == 5;
 227   }]
 228 >;
 229
 230 def TEX_ARRAY : PatLeaf<
 231   (imm),
 232   [{uint32_t TType = (uint32_t)N->getZExtValue();
 233     return TType == 9 || TType == 10 || TType == 15 || TType == 16;
 234   }]
 235 >;
 236
 237 def TEX_SHADOW_ARRAY : PatLeaf<
 238   (imm),
 239   [{uint32_t TType = (uint32_t)N->getZExtValue();
 240     return TType == 11 || TType == 12 || TType == 17;
 241   }]
 242 >;
 243
 244 class EG_CF_RAT <bits <8> cfinst, bits <6> ratinst, bits<4> mask, dag outs,
 245                  dag ins, string asm, list<dag> pattern> :
 246     InstR600ISA <outs, ins, asm, pattern>,
 247     CF_ALLOC_EXPORT_WORD0_RAT, CF_ALLOC_EXPORT_WORD1_BUF  {
 248
 249   let rat_id = 0;
 250   let rat_inst = ratinst;
 251   let rim         = 0;
 252   // XXX: Have a separate instruction for non-indexed writes.
 253   let type        = 1;
 254   let rw_rel      = 0;
 255   let elem_size   = 0;
 256
 257   let array_size  = 0;
 258   let comp_mask   = mask;
 259   let burst_count = 0;
 260   let vpm         = 0;
 261   let cf_inst = cfinst;
 262   let mark        = 0;
 263   let barrier     = 1;
 264
 265   let Inst{31-0} = Word0;
 266   let Inst{63-32} = Word1;
 267
 268 }
 269
 270 class VTX_READ <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
 271     : InstR600ISA <outs, (ins MEMxi:$src_gpr), name, pattern>,
 272       VTX_WORD1_GPR {
 273
 274   // Static fields
 275   let DST_REL = 0;
 276   // The docs say that if this bit is set, then DATA_FORMAT, NUM_FORMAT_ALL,
 277   // FORMAT_COMP_ALL, SRF_MODE_ALL, and ENDIAN_SWAP fields will be ignored,
 278   // however, based on my testing if USE_CONST_FIELDS is set, then all
 279   // these fields need to be set to 0.
 280   let USE_CONST_FIELDS = 0;
 281   let NUM_FORMAT_ALL = 1;
 282   let FORMAT_COMP_ALL = 0;
 283   let SRF_MODE_ALL = 0;
 284
 285   let Inst{63-32} = Word1;
 286   // LLVM can only encode 64-bit instructions, so these fields are manually
 287   // encoded in R600CodeEmitter
 288   //
 289   // bits<16> OFFSET;
 290   // bits<2>  ENDIAN_SWAP = 0;
 291   // bits<1>  CONST_BUF_NO_STRIDE = 0;
 292   // bits<1>  MEGA_FETCH = 0;
 293   // bits<1>  ALT_CONST = 0;
 294   // bits<2>  BUFFER_INDEX_MODE = 0;
 295
 296   // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
 297   // is done in R600CodeEmitter
 298   //
 299   // Inst{79-64} = OFFSET;
 300   // Inst{81-80} = ENDIAN_SWAP;
 301   // Inst{82}    = CONST_BUF_NO_STRIDE;
 302   // Inst{83}    = MEGA_FETCH;
 303   // Inst{84}    = ALT_CONST;
 304   // Inst{86-85} = BUFFER_INDEX_MODE;
 305   // Inst{95-86} = 0; Reserved
 306
 307   // VTX_WORD3 (Padding)
 308   //
 309   // Inst{127-96} = 0;
 310
 311   let VTXInst = 1;
 312 }
 313
 314 class LoadParamFrag <PatFrag load_type> : PatFrag <
 315   (ops node:$ptr), (load_type node:$ptr),
 316   [{ return isParamLoad(dyn_cast<LoadSDNode>(N)); }]
 317 >;
 318
 319 def load_param : LoadParamFrag<load>;
 320 def load_param_zexti8 : LoadParamFrag<zextloadi8>;
 321 def load_param_zexti16 : LoadParamFrag<zextloadi16>;
 322
 323 def isR600 : Predicate<"Subtarget.getGeneration() <= AMDGPUSubtarget::R700">;
 324 def isR700 : Predicate<"Subtarget.getGeneration() == AMDGPUSubtarget::R700">;
 325 def isEG : Predicate<
 326   "Subtarget.getGeneration() >= AMDGPUSubtarget::EVERGREEN && "
 327   "Subtarget.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS && "
 328   "!Subtarget.hasCaymanISA()">;
 329
 330 def isCayman : Predicate<"Subtarget.hasCaymanISA()">;
 331 def isEGorCayman : Predicate<"Subtarget.getGeneration() == "
 332                              "AMDGPUSubtarget::EVERGREEN"
 333                             "|| Subtarget.getGeneration() =="
 334                             "AMDGPUSubtarget::NORTHERN_ISLANDS">;
 335
 336 def isR600toCayman : Predicate<
 337                      "Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS">;
 338
 339 //===----------------------------------------------------------------------===//
 340 // R600 SDNodes
 341 //===----------------------------------------------------------------------===//
 342
 343 def INTERP_PAIR_XY :  AMDGPUShaderInst <
 344   (outs R600_TReg32_X:$dst0, R600_TReg32_Y:$dst1),
 345   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 346   "INTERP_PAIR_XY $src0 $src1 $src2 : $dst0 dst1",
 347   []>;
 348
 349 def INTERP_PAIR_ZW :  AMDGPUShaderInst <
 350   (outs R600_TReg32_Z:$dst0, R600_TReg32_W:$dst1),
 351   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 352   "INTERP_PAIR_ZW $src0 $src1 $src2 : $dst0 dst1",
 353   []>;
 354
 355 def CONST_ADDRESS: SDNode<"AMDGPUISD::CONST_ADDRESS",
 356   SDTypeProfile<1, -1, [SDTCisInt<0>, SDTCisPtrTy<1>]>,
 357   [SDNPVariadic]
 358 >;
 359
 360 def DOT4 : SDNode<"AMDGPUISD::DOT4",
 361   SDTypeProfile<1, 8, [SDTCisFP<0>, SDTCisVT<1, f32>, SDTCisVT<2, f32>,
 362       SDTCisVT<3, f32>, SDTCisVT<4, f32>, SDTCisVT<5, f32>,
 363       SDTCisVT<6, f32>, SDTCisVT<7, f32>, SDTCisVT<8, f32>]>,
 364   []
 365 >;
 366
 367 def COS_HW : SDNode<"AMDGPUISD::COS_HW",
 368   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 369 >;
 370
 371 def SIN_HW : SDNode<"AMDGPUISD::SIN_HW",
 372   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 373 >;
 374
 375 def TEXTURE_FETCH_Type : SDTypeProfile<1, 19, [SDTCisFP<0>]>;
 376
 377 def TEXTURE_FETCH: SDNode<"AMDGPUISD::TEXTURE_FETCH", TEXTURE_FETCH_Type, []>;
 378
 379 multiclass TexPattern<bits<32> TextureOp, Instruction inst, ValueType vt = v4f32> {
 380 def : Pat<(TEXTURE_FETCH (i32 TextureOp), vt:$SRC_GPR,
 381           (i32 imm:$srcx), (i32 imm:$srcy), (i32 imm:$srcz), (i32 imm:$srcw),
 382           (i32 imm:$offsetx), (i32 imm:$offsety), (i32 imm:$offsetz),
 383           (i32 imm:$DST_SEL_X), (i32 imm:$DST_SEL_Y), (i32 imm:$DST_SEL_Z),
 384           (i32 imm:$DST_SEL_W),
 385           (i32 imm:$RESOURCE_ID), (i32 imm:$SAMPLER_ID),
 386           (i32 imm:$COORD_TYPE_X), (i32 imm:$COORD_TYPE_Y), (i32 imm:$COORD_TYPE_Z),
 387           (i32 imm:$COORD_TYPE_W)),
 388           (inst R600_Reg128:$SRC_GPR,
 389           imm:$srcx, imm:$srcy, imm:$srcz, imm:$srcw,
 390           imm:$offsetx, imm:$offsety, imm:$offsetz,
 391           imm:$DST_SEL_X, imm:$DST_SEL_Y, imm:$DST_SEL_Z,
 392           imm:$DST_SEL_W,
 393           imm:$RESOURCE_ID, imm:$SAMPLER_ID,
 394           imm:$COORD_TYPE_X, imm:$COORD_TYPE_Y, imm:$COORD_TYPE_Z,
 395           imm:$COORD_TYPE_W)>;
 396 }
 397
 398 //===----------------------------------------------------------------------===//
 399 // Interpolation Instructions
 400 //===----------------------------------------------------------------------===//
 401
 402 def INTERP_VEC_LOAD :  AMDGPUShaderInst <
 403   (outs R600_Reg128:$dst),
 404   (ins i32imm:$src0),
 405   "INTERP_LOAD $src0 : $dst",
 406   []>;
 407
 408 def INTERP_XY : R600_2OP <0xD6, "INTERP_XY", []> {
 409   let bank_swizzle = 5;
 410 }
 411
 412 def INTERP_ZW : R600_2OP <0xD7, "INTERP_ZW", []> {
 413   let bank_swizzle = 5;
 414 }
 415
 416 def INTERP_LOAD_P0 : R600_1OP <0xE0, "INTERP_LOAD_P0", []>;
 417
 418 //===----------------------------------------------------------------------===//
 419 // Export Instructions
 420 //===----------------------------------------------------------------------===//
 421
 422 def ExportType : SDTypeProfile<0, 7, [SDTCisFP<0>, SDTCisInt<1>]>;
 423
 424 def EXPORT: SDNode<"AMDGPUISD::EXPORT", ExportType,
 425   [SDNPHasChain, SDNPSideEffect]>;
 426
 427 class ExportWord0 {
 428   field bits<32> Word0;
 429
 430   bits<13> arraybase;
 431   bits<2> type;
 432   bits<7> gpr;
 433   bits<2> elem_size;
 434
 435   let Word0{12-0} = arraybase;
 436   let Word0{14-13} = type;
 437   let Word0{21-15} = gpr;
 438   let Word0{22} = 0; // RW_REL
 439   let Word0{29-23} = 0; // INDEX_GPR
 440   let Word0{31-30} = elem_size;
 441 }
 442
 443 class ExportSwzWord1 {
 444   field bits<32> Word1;
 445
 446   bits<3> sw_x;
 447   bits<3> sw_y;
 448   bits<3> sw_z;
 449   bits<3> sw_w;
 450   bits<1> eop;
 451   bits<8> inst;
 452
 453   let Word1{2-0} = sw_x;
 454   let Word1{5-3} = sw_y;
 455   let Word1{8-6} = sw_z;
 456   let Word1{11-9} = sw_w;
 457 }
 458
 459 class ExportBufWord1 {
 460   field bits<32> Word1;
 461
 462   bits<12> arraySize;
 463   bits<4> compMask;
 464   bits<1> eop;
 465   bits<8> inst;
 466
 467   let Word1{11-0} = arraySize;
 468   let Word1{15-12} = compMask;
 469 }
 470
 471 multiclass ExportPattern<Instruction ExportInst, bits<8> cf_inst> {
 472   def : Pat<(int_R600_store_pixel_depth R600_Reg32:$reg),
 473     (ExportInst
 474         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 475         0, 61, 0, 7, 7, 7, cf_inst, 0)
 476   >;
 477
 478   def : Pat<(int_R600_store_pixel_stencil R600_Reg32:$reg),
 479     (ExportInst
 480         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 481         0, 61, 7, 0, 7, 7, cf_inst, 0)
 482   >;
 483
 484   def : Pat<(int_R600_store_dummy (i32 imm:$type)),
 485     (ExportInst
 486         (v4f32 (IMPLICIT_DEF)), imm:$type, 0, 7, 7, 7, 7, cf_inst, 0)
 487   >;
 488
 489   def : Pat<(int_R600_store_dummy 1),
 490     (ExportInst
 491         (v4f32 (IMPLICIT_DEF)), 1, 60, 7, 7, 7, 7, cf_inst, 0)
 492   >;
 493
 494   def : Pat<(EXPORT (v4f32 R600_Reg128:$src), (i32 imm:$base), (i32 imm:$type),
 495     (i32 imm:$swz_x), (i32 imm:$swz_y), (i32 imm:$swz_z), (i32 imm:$swz_w)),
 496         (ExportInst R600_Reg128:$src, imm:$type, imm:$base,
 497         imm:$swz_x, imm:$swz_y, imm:$swz_z, imm:$swz_w, cf_inst, 0)
 498   >;
 499
 500 }
 501
 502 multiclass SteamOutputExportPattern<Instruction ExportInst,
 503     bits<8> buf0inst, bits<8> buf1inst, bits<8> buf2inst, bits<8> buf3inst> {
 504 // Stream0
 505   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 506       (i32 imm:$arraybase), (i32 0), (i32 imm:$mask)),
 507       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 508       4095, imm:$mask, buf0inst, 0)>;
 509 // Stream1
 510   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 511       (i32 imm:$arraybase), (i32 1), (i32 imm:$mask)),
 512       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 513       4095, imm:$mask, buf1inst, 0)>;
 514 // Stream2
 515   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 516       (i32 imm:$arraybase), (i32 2), (i32 imm:$mask)),
 517       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 518       4095, imm:$mask, buf2inst, 0)>;
 519 // Stream3
 520   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 521       (i32 imm:$arraybase), (i32 3), (i32 imm:$mask)),
 522       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 523       4095, imm:$mask, buf3inst, 0)>;
 524 }
 525
 526 // Export Instructions should not be duplicated by TailDuplication pass
 527 // (which assumes that duplicable instruction are affected by exec mask)
 528 let usesCustomInserter = 1, isNotDuplicable = 1 in {
 529
 530 class ExportSwzInst : InstR600ISA<(
 531     outs),
 532     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 533     RSel:$sw_x, RSel:$sw_y, RSel:$sw_z, RSel:$sw_w, i32imm:$inst,
 534     i32imm:$eop),
 535     !strconcat("EXPORT", " $gpr.$sw_x$sw_y$sw_z$sw_w"),
 536     []>, ExportWord0, ExportSwzWord1 {
 537   let elem_size = 3;
 538   let Inst{31-0} = Word0;
 539   let Inst{63-32} = Word1;
 540 }
 541
 542 } // End usesCustomInserter = 1
 543
 544 class ExportBufInst : InstR600ISA<(
 545     outs),
 546     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 547     i32imm:$arraySize, i32imm:$compMask, i32imm:$inst, i32imm:$eop),
 548     !strconcat("EXPORT", " $gpr"),
 549     []>, ExportWord0, ExportBufWord1 {
 550   let elem_size = 0;
 551   let Inst{31-0} = Word0;
 552   let Inst{63-32} = Word1;
 553 }
 554
 555 //===----------------------------------------------------------------------===//
 556 // Control Flow Instructions
 557 //===----------------------------------------------------------------------===//
 558
 559
 560 def KCACHE : InstFlag<"printKCache">;
 561
 562 class ALU_CLAUSE<bits<4> inst, string OpName> : AMDGPUInst <(outs),
 563 (ins i32imm:$ADDR, i32imm:$KCACHE_BANK0, i32imm:$KCACHE_BANK1,
 564 KCACHE:$KCACHE_MODE0, KCACHE:$KCACHE_MODE1,
 565 i32imm:$KCACHE_ADDR0, i32imm:$KCACHE_ADDR1,
 566 i32imm:$COUNT, i32imm:$Enabled),
 567 !strconcat(OpName, " $COUNT, @$ADDR, "
 568 "KC0[$KCACHE_MODE0], KC1[$KCACHE_MODE1]"),
 569 [] >, CF_ALU_WORD0, CF_ALU_WORD1 {
 570   field bits<64> Inst;
 571
 572   let CF_INST = inst;
 573   let ALT_CONST = 0;
 574   let WHOLE_QUAD_MODE = 0;
 575   let BARRIER = 1;
 576
 577   let Inst{31-0} = Word0;
 578   let Inst{63-32} = Word1;
 579 }
 580
 581 class CF_WORD0_R600 {
 582   field bits<32> Word0;
 583
 584   bits<32> ADDR;
 585
 586   let Word0 = ADDR;
 587 }
 588
 589 class CF_CLAUSE_R600 <bits<7> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 590 ins, AsmPrint, [] >, CF_WORD0_R600, CF_WORD1_R600 {
 591   field bits<64> Inst;
 592   bits<4> CNT;
 593
 594   let CF_INST = inst;
 595   let BARRIER = 1;
 596   let CF_CONST = 0;
 597   let VALID_PIXEL_MODE = 0;
 598   let COND = 0;
 599   let COUNT = CNT{2-0};
 600   let CALL_COUNT = 0;
 601   let COUNT_3 = CNT{3};
 602   let END_OF_PROGRAM = 0;
 603   let WHOLE_QUAD_MODE = 0;
 604
 605   let Inst{31-0} = Word0;
 606   let Inst{63-32} = Word1;
 607 }
 608
 609 class CF_CLAUSE_EG <bits<8> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 610 ins, AsmPrint, [] >, CF_WORD0_EG, CF_WORD1_EG {
 611   field bits<64> Inst;
 612
 613   let CF_INST = inst;
 614   let BARRIER = 1;
 615   let JUMPTABLE_SEL = 0;
 616   let CF_CONST = 0;
 617   let VALID_PIXEL_MODE = 0;
 618   let COND = 0;
 619   let END_OF_PROGRAM = 0;
 620
 621   let Inst{31-0} = Word0;
 622   let Inst{63-32} = Word1;
 623 }
 624
 625 def CF_ALU : ALU_CLAUSE<8, "ALU">;
 626 def CF_ALU_PUSH_BEFORE : ALU_CLAUSE<9, "ALU_PUSH_BEFORE">;
 627
 628 def FETCH_CLAUSE : AMDGPUInst <(outs),
 629 (ins i32imm:$addr), "Fetch clause starting at $addr:", [] > {
 630   field bits<8> Inst;
 631   bits<8> num;
 632   let Inst = num;
 633 }
 634
 635 def ALU_CLAUSE : AMDGPUInst <(outs),
 636 (ins i32imm:$addr), "ALU clause starting at $addr:", [] > {
 637   field bits<8> Inst;
 638   bits<8> num;
 639   let Inst = num;
 640 }
 641
 642 def LITERALS : AMDGPUInst <(outs),
 643 (ins LITERAL:$literal1, LITERAL:$literal2), "$literal1, $literal2", [] > {
 644   field bits<64> Inst;
 645   bits<32> literal1;
 646   bits<32> literal2;
 647
 648   let Inst{31-0} = literal1;
 649   let Inst{63-32} = literal2;
 650 }
 651
 652 def PAD : AMDGPUInst <(outs), (ins), "PAD", [] > {
 653   field bits<64> Inst;
 654 }
 655
 656 let Predicates = [isR600toCayman] in {
 657
 658 //===----------------------------------------------------------------------===//
 659 // Common Instructions R600, R700, Evergreen, Cayman
 660 //===----------------------------------------------------------------------===//
 661
 662 def ADD : R600_2OP_Helper <0x0, "ADD", fadd>;
 663 // Non-IEEE MUL: 0 * anything = 0
 664 def MUL : R600_2OP_Helper <0x1, "MUL NON-IEEE", int_AMDGPU_mul>;
 665 def MUL_IEEE : R600_2OP_Helper <0x2, "MUL_IEEE", fmul>;
 666 def MAX : R600_2OP_Helper <0x3, "MAX", AMDGPUfmax>;
 667 def MIN : R600_2OP_Helper <0x4, "MIN", AMDGPUfmin>;
 668
 669 // For the SET* instructions there is a naming conflict in TargetSelectionDAG.td,
 670 // so some of the instruction names don't match the asm string.
 671 // XXX: Use the defs in TargetSelectionDAG.td instead of intrinsics.
 672 def SETE : R600_2OP <
 673   0x08, "SETE",
 674   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_EQ))]
 675 >;
 676
 677 def SGT : R600_2OP <
 678   0x09, "SETGT",
 679   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_GT))]
 680 >;
 681
 682 def SGE : R600_2OP <
 683   0xA, "SETGE",
 684   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_GE))]
 685 >;
 686
 687 def SNE : R600_2OP <
 688   0xB, "SETNE",
 689   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_NE))]
 690 >;
 691
 692 def SETE_DX10 : R600_2OP <
 693   0xC, "SETE_DX10",
 694   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_EQ))]
 695 >;
 696
 697 def SETGT_DX10 : R600_2OP <
 698   0xD, "SETGT_DX10",
 699   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_GT))]
 700 >;
 701
 702 def SETGE_DX10 : R600_2OP <
 703   0xE, "SETGE_DX10",
 704   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_GE))]
 705 >;
 706
 707 def SETNE_DX10 : R600_2OP <
 708   0xF, "SETNE_DX10",
 709   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_NE))]
 710 >;
 711
 712 def FRACT : R600_1OP_Helper <0x10, "FRACT", AMDGPUfract>;
 713 def TRUNC : R600_1OP_Helper <0x11, "TRUNC", int_AMDGPU_trunc>;
 714 def CEIL : R600_1OP_Helper <0x12, "CEIL", fceil>;
 715 def RNDNE : R600_1OP_Helper <0x13, "RNDNE", frint>;
 716 def FLOOR : R600_1OP_Helper <0x14, "FLOOR", ffloor>;
 717
 718 def MOV : R600_1OP <0x19, "MOV", []>;
 719
 720 let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1 in {
 721
 722 class MOV_IMM <ValueType vt, Operand immType> : AMDGPUInst <
 723   (outs R600_Reg32:$dst),
 724   (ins immType:$imm),
 725   "",
 726   []
 727 >;
 728
 729 } // end let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1
 730
 731 def MOV_IMM_I32 : MOV_IMM<i32, i32imm>;
 732 def : Pat <
 733   (imm:$val),
 734   (MOV_IMM_I32 imm:$val)
 735 >;
 736
 737 def MOV_IMM_F32 : MOV_IMM<f32, f32imm>;
 738 def : Pat <
 739   (fpimm:$val),
 740   (MOV_IMM_F32  fpimm:$val)
 741 >;
 742
 743 def PRED_SETE : R600_2OP <0x20, "PRED_SETE", []>;
 744 def PRED_SETGT : R600_2OP <0x21, "PRED_SETGT", []>;
 745 def PRED_SETGE : R600_2OP <0x22, "PRED_SETGE", []>;
 746 def PRED_SETNE : R600_2OP <0x23, "PRED_SETNE", []>;
 747
 748 let hasSideEffects = 1 in {
 749
 750 def KILLGT : R600_2OP <0x2D, "KILLGT", []>;
 751
 752 } // end hasSideEffects
 753
 754 def AND_INT : R600_2OP_Helper <0x30, "AND_INT", and>;
 755 def OR_INT : R600_2OP_Helper <0x31, "OR_INT", or>;
 756 def XOR_INT : R600_2OP_Helper <0x32, "XOR_INT", xor>;
 757 def NOT_INT : R600_1OP_Helper <0x33, "NOT_INT", not>;
 758 def ADD_INT : R600_2OP_Helper <0x34, "ADD_INT", add>;
 759 def SUB_INT : R600_2OP_Helper <0x35, "SUB_INT", sub>;
 760 def MAX_INT : R600_2OP_Helper <0x36, "MAX_INT", AMDGPUsmax>;
 761 def MIN_INT : R600_2OP_Helper <0x37, "MIN_INT", AMDGPUsmin>;
 762 def MAX_UINT : R600_2OP_Helper <0x38, "MAX_UINT", AMDGPUumax>;
 763 def MIN_UINT : R600_2OP_Helper <0x39, "MIN_UINT", AMDGPUumin>;
 764
 765 def SETE_INT : R600_2OP <
 766   0x3A, "SETE_INT",
 767   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETEQ))]
 768 >;
 769
 770 def SETGT_INT : R600_2OP <
 771   0x3B, "SETGT_INT",
 772   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGT))]
 773 >;
 774
 775 def SETGE_INT : R600_2OP <
 776   0x3C, "SETGE_INT",
 777   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGE))]
 778 >;
 779
 780 def SETNE_INT : R600_2OP <
 781   0x3D, "SETNE_INT",
 782   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETNE))]
 783 >;
 784
 785 def SETGT_UINT : R600_2OP <
 786   0x3E, "SETGT_UINT",
 787   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGT))]
 788 >;
 789
 790 def SETGE_UINT : R600_2OP <
 791   0x3F, "SETGE_UINT",
 792   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGE))]
 793 >;
 794
 795 def PRED_SETE_INT : R600_2OP <0x42, "PRED_SETE_INT", []>;
 796 def PRED_SETGT_INT : R600_2OP <0x43, "PRED_SETGE_INT", []>;
 797 def PRED_SETGE_INT : R600_2OP <0x44, "PRED_SETGE_INT", []>;
 798 def PRED_SETNE_INT : R600_2OP <0x45, "PRED_SETNE_INT", []>;
 799
 800 def CNDE_INT : R600_3OP <
 801   0x1C, "CNDE_INT",
 802   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_EQ))]
 803 >;
 804
 805 def CNDGE_INT : R600_3OP <
 806   0x1E, "CNDGE_INT",
 807   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GE))]
 808 >;
 809
 810 def CNDGT_INT : R600_3OP <
 811   0x1D, "CNDGT_INT",
 812   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GT))]
 813 >;
 814
 815 //===----------------------------------------------------------------------===//
 816 // Texture instructions
 817 //===----------------------------------------------------------------------===//
 818
 819 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 820
 821 class R600_TEX <bits<11> inst, string opName> :
 822   InstR600 <(outs R600_Reg128:$DST_GPR),
 823           (ins R600_Reg128:$SRC_GPR,
 824           RSel:$srcx, RSel:$srcy, RSel:$srcz, RSel:$srcw,
 825           i32imm:$offsetx, i32imm:$offsety, i32imm:$offsetz,
 826           RSel:$DST_SEL_X, RSel:$DST_SEL_Y, RSel:$DST_SEL_Z, RSel:$DST_SEL_W,
 827           i32imm:$RESOURCE_ID, i32imm:$SAMPLER_ID,
 828           CT:$COORD_TYPE_X, CT:$COORD_TYPE_Y, CT:$COORD_TYPE_Z,
 829           CT:$COORD_TYPE_W),
 830           !strconcat(opName,
 831           " $DST_GPR.$DST_SEL_X$DST_SEL_Y$DST_SEL_Z$DST_SEL_W, "
 832           "$SRC_GPR.$srcx$srcy$srcz$srcw "
 833           "RID:$RESOURCE_ID SID:$SAMPLER_ID "
 834           "CT:$COORD_TYPE_X$COORD_TYPE_Y$COORD_TYPE_Z$COORD_TYPE_W"),
 835           [],
 836           NullALU>, TEX_WORD0, TEX_WORD1, TEX_WORD2 {
 837   let Inst{31-0} = Word0;
 838   let Inst{63-32} = Word1;
 839
 840   let TEX_INST = inst{4-0};
 841   let SRC_REL = 0;
 842   let DST_REL = 0;
 843   let LOD_BIAS = 0;
 844
 845   let INST_MOD = 0;
 846   let FETCH_WHOLE_QUAD = 0;
 847   let ALT_CONST = 0;
 848   let SAMPLER_INDEX_MODE = 0;
 849   let RESOURCE_INDEX_MODE = 0;
 850
 851   let TEXInst = 1;
 852 }
 853
 854 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 855
 856
 857
 858 def TEX_SAMPLE : R600_TEX <0x10, "TEX_SAMPLE">;
 859 def TEX_SAMPLE_C : R600_TEX <0x18, "TEX_SAMPLE_C">;
 860 def TEX_SAMPLE_L : R600_TEX <0x11, "TEX_SAMPLE_L">;
 861 def TEX_SAMPLE_C_L : R600_TEX <0x19, "TEX_SAMPLE_C_L">;
 862 def TEX_SAMPLE_LB : R600_TEX <0x12, "TEX_SAMPLE_LB">;
 863 def TEX_SAMPLE_C_LB : R600_TEX <0x1A, "TEX_SAMPLE_C_LB">;
 864 def TEX_LD : R600_TEX <0x03, "TEX_LD">;
 865 def TEX_GET_TEXTURE_RESINFO : R600_TEX <0x04, "TEX_GET_TEXTURE_RESINFO">;
 866 def TEX_GET_GRADIENTS_H : R600_TEX <0x07, "TEX_GET_GRADIENTS_H">;
 867 def TEX_GET_GRADIENTS_V : R600_TEX <0x08, "TEX_GET_GRADIENTS_V">;
 868 def TEX_SET_GRADIENTS_H : R600_TEX <0x0B, "TEX_SET_GRADIENTS_H">;
 869 def TEX_SET_GRADIENTS_V : R600_TEX <0x0C, "TEX_SET_GRADIENTS_V">;
 870 def TEX_SAMPLE_G : R600_TEX <0x14, "TEX_SAMPLE_G">;
 871 def TEX_SAMPLE_C_G : R600_TEX <0x1C, "TEX_SAMPLE_C_G">;
 872
 873 defm : TexPattern<0, TEX_SAMPLE>;
 874 defm : TexPattern<1, TEX_SAMPLE_C>;
 875 defm : TexPattern<2, TEX_SAMPLE_L>;
 876 defm : TexPattern<3, TEX_SAMPLE_C_L>;
 877 defm : TexPattern<4, TEX_SAMPLE_LB>;
 878 defm : TexPattern<5, TEX_SAMPLE_C_LB>;
 879 defm : TexPattern<6, TEX_LD, v4i32>;
 880 defm : TexPattern<7, TEX_GET_TEXTURE_RESINFO, v4i32>;
 881 defm : TexPattern<8, TEX_GET_GRADIENTS_H>;
 882 defm : TexPattern<9, TEX_GET_GRADIENTS_V>;
 883
 884 //===----------------------------------------------------------------------===//
 885 // Helper classes for common instructions
 886 //===----------------------------------------------------------------------===//
 887
 888 class MUL_LIT_Common <bits<5> inst> : R600_3OP <
 889   inst, "MUL_LIT",
 890   []
 891 >;
 892
 893 class MULADD_Common <bits<5> inst> : R600_3OP <
 894   inst, "MULADD",
 895   []
 896 >;
 897
 898 class MULADD_IEEE_Common <bits<5> inst> : R600_3OP <
 899   inst, "MULADD_IEEE",
 900   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
 901 >;
 902
 903 class CNDE_Common <bits<5> inst> : R600_3OP <
 904   inst, "CNDE",
 905   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_EQ))]
 906 >;
 907
 908 class CNDGT_Common <bits<5> inst> : R600_3OP <
 909   inst, "CNDGT",
 910   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_GT))]
 911 >;
 912
 913 class CNDGE_Common <bits<5> inst> : R600_3OP <
 914   inst, "CNDGE",
 915   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_GE))]
 916 >;
 917
 918
 919 let isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
 920 class R600_VEC2OP<list<dag> pattern> : InstR600 <(outs R600_Reg32:$dst), (ins
 921 // Slot X
 922    UEM:$update_exec_mask_X, UP:$update_pred_X, WRITE:$write_X,
 923    OMOD:$omod_X, REL:$dst_rel_X, CLAMP:$clamp_X,
 924    R600_TReg32_X:$src0_X, NEG:$src0_neg_X, REL:$src0_rel_X, ABS:$src0_abs_X, SEL:$src0_sel_X,
 925    R600_TReg32_X:$src1_X, NEG:$src1_neg_X, REL:$src1_rel_X, ABS:$src1_abs_X, SEL:$src1_sel_X,
 926    R600_Pred:$pred_sel_X,
 927 // Slot Y
 928    UEM:$update_exec_mask_Y, UP:$update_pred_Y, WRITE:$write_Y,
 929    OMOD:$omod_Y, REL:$dst_rel_Y, CLAMP:$clamp_Y,
 930    R600_TReg32_Y:$src0_Y, NEG:$src0_neg_Y, REL:$src0_rel_Y, ABS:$src0_abs_Y, SEL:$src0_sel_Y,
 931    R600_TReg32_Y:$src1_Y, NEG:$src1_neg_Y, REL:$src1_rel_Y, ABS:$src1_abs_Y, SEL:$src1_sel_Y,
 932    R600_Pred:$pred_sel_Y,
 933 // Slot Z
 934    UEM:$update_exec_mask_Z, UP:$update_pred_Z, WRITE:$write_Z,
 935    OMOD:$omod_Z, REL:$dst_rel_Z, CLAMP:$clamp_Z,
 936    R600_TReg32_Z:$src0_Z, NEG:$src0_neg_Z, REL:$src0_rel_Z, ABS:$src0_abs_Z, SEL:$src0_sel_Z,
 937    R600_TReg32_Z:$src1_Z, NEG:$src1_neg_Z, REL:$src1_rel_Z, ABS:$src1_abs_Z, SEL:$src1_sel_Z,
 938    R600_Pred:$pred_sel_Z,
 939 // Slot W
 940    UEM:$update_exec_mask_W, UP:$update_pred_W, WRITE:$write_W,
 941    OMOD:$omod_W, REL:$dst_rel_W, CLAMP:$clamp_W,
 942    R600_TReg32_W:$src0_W, NEG:$src0_neg_W, REL:$src0_rel_W, ABS:$src0_abs_W, SEL:$src0_sel_W,
 943    R600_TReg32_W:$src1_W, NEG:$src1_neg_W, REL:$src1_rel_W, ABS:$src1_abs_W, SEL:$src1_sel_W,
 944    R600_Pred:$pred_sel_W,
 945    LITERAL:$literal0, LITERAL:$literal1),
 946   "",
 947   pattern,
 948   AnyALU> {
 949
 950   let UseNamedOperandTable = 1;
 951
 952 }
 953 }
 954
 955 def DOT_4 : R600_VEC2OP<[(set R600_Reg32:$dst, (DOT4
 956   R600_TReg32_X:$src0_X, R600_TReg32_X:$src1_X,
 957   R600_TReg32_Y:$src0_Y, R600_TReg32_Y:$src1_Y,
 958   R600_TReg32_Z:$src0_Z, R600_TReg32_Z:$src1_Z,
 959   R600_TReg32_W:$src0_W, R600_TReg32_W:$src1_W))]>;
 960
 961
 962 class DOT4_Common <bits<11> inst> : R600_2OP <inst, "DOT4", []>;
 963
 964
 965 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 966 multiclass CUBE_Common <bits<11> inst> {
 967
 968   def _pseudo : InstR600 <
 969     (outs R600_Reg128:$dst),
 970     (ins R600_Reg128:$src0),
 971     "CUBE $dst $src0",
 972     [(set v4f32:$dst, (int_AMDGPU_cube v4f32:$src0))],
 973     VecALU
 974   > {
 975     let isPseudo = 1;
 976     let UseNamedOperandTable = 1;
 977   }
 978
 979   def _real : R600_2OP <inst, "CUBE", []>;
 980 }
 981 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 982
 983 class EXP_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
 984   inst, "EXP_IEEE", fexp2
 985 > {
 986   let TransOnly = 1;
 987   let Itinerary = TransALU;
 988 }
 989
 990 class FLT_TO_INT_Common <bits<11> inst> : R600_1OP_Helper <
 991   inst, "FLT_TO_INT", fp_to_sint
 992 > {
 993   let TransOnly = 1;
 994   let Itinerary = TransALU;
 995 }
 996
 997 class INT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
 998   inst, "INT_TO_FLT", sint_to_fp
 999 > {
1000   let TransOnly = 1;
1001   let Itinerary = TransALU;
1002 }
1003
1004 class FLT_TO_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1005   inst, "FLT_TO_UINT", fp_to_uint
1006 > {
1007   let TransOnly = 1;
1008   let Itinerary = TransALU;
1009 }
1010
1011 class UINT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1012   inst, "UINT_TO_FLT", uint_to_fp
1013 > {
1014   let TransOnly = 1;
1015   let Itinerary = TransALU;
1016 }
1017
1018 class LOG_CLAMPED_Common <bits<11> inst> : R600_1OP <
1019   inst, "LOG_CLAMPED", []
1020 >;
1021
1022 class LOG_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1023   inst, "LOG_IEEE", flog2
1024 > {
1025   let TransOnly = 1;
1026   let Itinerary = TransALU;
1027 }
1028
1029 class LSHL_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHL", shl>;
1030 class LSHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHR", srl>;
1031 class ASHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "ASHR", sra>;
1032 class MULHI_INT_Common <bits<11> inst> : R600_2OP_Helper <
1033   inst, "MULHI_INT", mulhs
1034 > {
1035   let TransOnly = 1;
1036   let Itinerary = TransALU;
1037 }
1038 class MULHI_UINT_Common <bits<11> inst> : R600_2OP_Helper <
1039   inst, "MULHI", mulhu
1040 > {
1041   let TransOnly = 1;
1042   let Itinerary = TransALU;
1043 }
1044 class MULLO_INT_Common <bits<11> inst> : R600_2OP_Helper <
1045   inst, "MULLO_INT", mul
1046 > {
1047   let TransOnly = 1;
1048   let Itinerary = TransALU;
1049 }
1050 class MULLO_UINT_Common <bits<11> inst> : R600_2OP <inst, "MULLO_UINT", []> {
1051   let TransOnly = 1;
1052   let Itinerary = TransALU;
1053 }
1054
1055 class RECIP_CLAMPED_Common <bits<11> inst> : R600_1OP <
1056   inst, "RECIP_CLAMPED", []
1057 > {
1058   let TransOnly = 1;
1059   let Itinerary = TransALU;
1060 }
1061
1062 class RECIP_IEEE_Common <bits<11> inst> : R600_1OP <
1063   inst, "RECIP_IEEE", [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
1064 > {
1065   let TransOnly = 1;
1066   let Itinerary = TransALU;
1067 }
1068
1069 class RECIP_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1070   inst, "RECIP_UINT", AMDGPUurecip
1071 > {
1072   let TransOnly = 1;
1073   let Itinerary = TransALU;
1074 }
1075
1076 class RECIPSQRT_CLAMPED_Common <bits<11> inst> : R600_1OP_Helper <
1077   inst, "RECIPSQRT_CLAMPED", int_AMDGPU_rsq
1078 > {
1079   let TransOnly = 1;
1080   let Itinerary = TransALU;
1081 }
1082
1083 class RECIPSQRT_IEEE_Common <bits<11> inst> : R600_1OP <
1084   inst, "RECIPSQRT_IEEE", []
1085 > {
1086   let TransOnly = 1;
1087   let Itinerary = TransALU;
1088 }
1089
1090 class SIN_Common <bits<11> inst> : R600_1OP <
1091   inst, "SIN", [(set f32:$dst, (SIN_HW f32:$src0))]>{
1092   let Trig = 1;
1093   let TransOnly = 1;
1094   let Itinerary = TransALU;
1095 }
1096
1097 class COS_Common <bits<11> inst> : R600_1OP <
1098   inst, "COS", [(set f32:$dst, (COS_HW f32:$src0))]> {
1099   let Trig = 1;
1100   let TransOnly = 1;
1101   let Itinerary = TransALU;
1102 }
1103
1104 //===----------------------------------------------------------------------===//
1105 // Helper patterns for complex intrinsics
1106 //===----------------------------------------------------------------------===//
1107
1108 multiclass DIV_Common <InstR600 recip_ieee> {
1109 def : Pat<
1110   (int_AMDGPU_div f32:$src0, f32:$src1),
1111   (MUL_IEEE $src0, (recip_ieee $src1))
1112 >;
1113
1114 def : Pat<
1115   (fdiv f32:$src0, f32:$src1),
1116   (MUL_IEEE $src0, (recip_ieee $src1))
1117 >;
1118 }
1119
1120 class TGSI_LIT_Z_Common <InstR600 mul_lit, InstR600 log_clamped, InstR600 exp_ieee>
1121   : Pat <
1122   (int_TGSI_lit_z f32:$src_x, f32:$src_y, f32:$src_w),
1123   (exp_ieee (mul_lit (log_clamped (MAX $src_y, (f32 ZERO))), $src_w, $src_x))
1124 >;
1125
1126 //===----------------------------------------------------------------------===//
1127 // R600 / R700 Instructions
1128 //===----------------------------------------------------------------------===//
1129
1130 let Predicates = [isR600] in {
1131
1132   def MUL_LIT_r600 : MUL_LIT_Common<0x0C>;
1133   def MULADD_r600 : MULADD_Common<0x10>;
1134   def MULADD_IEEE_r600 : MULADD_IEEE_Common<0x14>;
1135   def CNDE_r600 : CNDE_Common<0x18>;
1136   def CNDGT_r600 : CNDGT_Common<0x19>;
1137   def CNDGE_r600 : CNDGE_Common<0x1A>;
1138   def DOT4_r600 : DOT4_Common<0x50>;
1139   defm CUBE_r600 : CUBE_Common<0x52>;
1140   def EXP_IEEE_r600 : EXP_IEEE_Common<0x61>;
1141   def LOG_CLAMPED_r600 : LOG_CLAMPED_Common<0x62>;
1142   def LOG_IEEE_r600 : LOG_IEEE_Common<0x63>;
1143   def RECIP_CLAMPED_r600 : RECIP_CLAMPED_Common<0x64>;
1144   def RECIP_IEEE_r600 : RECIP_IEEE_Common<0x66>;
1145   def RECIPSQRT_CLAMPED_r600 : RECIPSQRT_CLAMPED_Common<0x67>;
1146   def RECIPSQRT_IEEE_r600 : RECIPSQRT_IEEE_Common<0x69>;
1147   def FLT_TO_INT_r600 : FLT_TO_INT_Common<0x6b>;
1148   def INT_TO_FLT_r600 : INT_TO_FLT_Common<0x6c>;
1149   def FLT_TO_UINT_r600 : FLT_TO_UINT_Common<0x79>;
1150   def UINT_TO_FLT_r600 : UINT_TO_FLT_Common<0x6d>;
1151   def SIN_r600 : SIN_Common<0x6E>;
1152   def COS_r600 : COS_Common<0x6F>;
1153   def ASHR_r600 : ASHR_Common<0x70>;
1154   def LSHR_r600 : LSHR_Common<0x71>;
1155   def LSHL_r600 : LSHL_Common<0x72>;
1156   def MULLO_INT_r600 : MULLO_INT_Common<0x73>;
1157   def MULHI_INT_r600 : MULHI_INT_Common<0x74>;
1158   def MULLO_UINT_r600 : MULLO_UINT_Common<0x75>;
1159   def MULHI_UINT_r600 : MULHI_UINT_Common<0x76>;
1160   def RECIP_UINT_r600 : RECIP_UINT_Common <0x78>;
1161
1162   defm DIV_r600 : DIV_Common<RECIP_IEEE_r600>;
1163   def : POW_Common <LOG_IEEE_r600, EXP_IEEE_r600, MUL>;
1164   def TGSI_LIT_Z_r600 : TGSI_LIT_Z_Common<MUL_LIT_r600, LOG_CLAMPED_r600, EXP_IEEE_r600>;
1165
1166   def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_r600 $src))>;
1167
1168   def R600_ExportSwz : ExportSwzInst {
1169     let Word1{20-17} = 0; // BURST_COUNT
1170     let Word1{21} = eop;
1171     let Word1{22} = 1; // VALID_PIXEL_MODE
1172     let Word1{30-23} = inst;
1173     let Word1{31} = 1; // BARRIER
1174   }
1175   defm : ExportPattern<R600_ExportSwz, 39>;
1176
1177   def R600_ExportBuf : ExportBufInst {
1178     let Word1{20-17} = 0; // BURST_COUNT
1179     let Word1{21} = eop;
1180     let Word1{22} = 1; // VALID_PIXEL_MODE
1181     let Word1{30-23} = inst;
1182     let Word1{31} = 1; // BARRIER
1183   }
1184   defm : SteamOutputExportPattern<R600_ExportBuf, 0x20, 0x21, 0x22, 0x23>;
1185
1186   def CF_TC_R600 : CF_CLAUSE_R600<1, (ins i32imm:$ADDR, i32imm:$CNT),
1187   "TEX $CNT @$ADDR"> {
1188     let POP_COUNT = 0;
1189   }
1190   def CF_VC_R600 : CF_CLAUSE_R600<2, (ins i32imm:$ADDR, i32imm:$CNT),
1191   "VTX $CNT @$ADDR"> {
1192     let POP_COUNT = 0;
1193   }
1194   def WHILE_LOOP_R600 : CF_CLAUSE_R600<6, (ins i32imm:$ADDR),
1195   "LOOP_START_DX10 @$ADDR"> {
1196     let POP_COUNT = 0;
1197     let CNT = 0;
1198   }
1199   def END_LOOP_R600 : CF_CLAUSE_R600<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1200     let POP_COUNT = 0;
1201     let CNT = 0;
1202   }
1203   def LOOP_BREAK_R600 : CF_CLAUSE_R600<9, (ins i32imm:$ADDR),
1204   "LOOP_BREAK @$ADDR"> {
1205     let POP_COUNT = 0;
1206     let CNT = 0;
1207   }
1208   def CF_CONTINUE_R600 : CF_CLAUSE_R600<8, (ins i32imm:$ADDR),
1209   "CONTINUE @$ADDR"> {
1210     let POP_COUNT = 0;
1211     let CNT = 0;
1212   }
1213   def CF_JUMP_R600 : CF_CLAUSE_R600<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1214   "JUMP @$ADDR POP:$POP_COUNT"> {
1215     let CNT = 0;
1216   }
1217   def CF_ELSE_R600 : CF_CLAUSE_R600<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1218   "ELSE @$ADDR POP:$POP_COUNT"> {
1219     let CNT = 0;
1220   }
1221   def CF_CALL_FS_R600 : CF_CLAUSE_R600<19, (ins), "CALL_FS"> {
1222     let ADDR = 0;
1223     let CNT = 0;
1224     let POP_COUNT = 0;
1225   }
1226   def POP_R600 : CF_CLAUSE_R600<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1227   "POP @$ADDR POP:$POP_COUNT"> {
1228     let CNT = 0;
1229   }
1230   def CF_END_R600 : CF_CLAUSE_R600<0, (ins), "CF_END"> {
1231     let CNT = 0;
1232     let POP_COUNT = 0;
1233     let ADDR = 0;
1234     let END_OF_PROGRAM = 1;
1235   }
1236
1237 }
1238
1239 //===----------------------------------------------------------------------===//
1240 // R700 Only instructions
1241 //===----------------------------------------------------------------------===//
1242
1243 let Predicates = [isR700] in {
1244   def SIN_r700 : SIN_Common<0x6E>;
1245   def COS_r700 : COS_Common<0x6F>;
1246 }
1247
1248 //===----------------------------------------------------------------------===//
1249 // Evergreen Only instructions
1250 //===----------------------------------------------------------------------===//
1251
1252 let Predicates = [isEG] in {
1253
1254 def RECIP_IEEE_eg : RECIP_IEEE_Common<0x86>;
1255 defm DIV_eg : DIV_Common<RECIP_IEEE_eg>;
1256
1257 def MULLO_INT_eg : MULLO_INT_Common<0x8F>;
1258 def MULHI_INT_eg : MULHI_INT_Common<0x90>;
1259 def MULLO_UINT_eg : MULLO_UINT_Common<0x91>;
1260 def MULHI_UINT_eg : MULHI_UINT_Common<0x92>;
1261 def RECIP_UINT_eg : RECIP_UINT_Common<0x94>;
1262 def RECIPSQRT_CLAMPED_eg : RECIPSQRT_CLAMPED_Common<0x87>;
1263 def EXP_IEEE_eg : EXP_IEEE_Common<0x81>;
1264 def LOG_IEEE_eg : LOG_IEEE_Common<0x83>;
1265 def RECIP_CLAMPED_eg : RECIP_CLAMPED_Common<0x84>;
1266 def RECIPSQRT_IEEE_eg : RECIPSQRT_IEEE_Common<0x89>;
1267 def SIN_eg : SIN_Common<0x8D>;
1268 def COS_eg : COS_Common<0x8E>;
1269
1270 def : POW_Common <LOG_IEEE_eg, EXP_IEEE_eg, MUL>;
1271 def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_eg $src))>;
1272
1273 //===----------------------------------------------------------------------===//
1274 // Memory read/write instructions
1275 //===----------------------------------------------------------------------===//
1276 let usesCustomInserter = 1 in {
1277
1278 class RAT_WRITE_CACHELESS_eg <dag ins, bits<4> mask, string name,
1279                               list<dag> pattern>
1280     : EG_CF_RAT <0x57, 0x2, mask, (outs), ins, name, pattern> {
1281 }
1282
1283 } // End usesCustomInserter = 1
1284
1285 // 32-bit store
1286 def RAT_WRITE_CACHELESS_32_eg : RAT_WRITE_CACHELESS_eg <
1287   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1288   0x1, "RAT_WRITE_CACHELESS_32_eg $rw_gpr, $index_gpr, $eop",
1289   [(global_store i32:$rw_gpr, i32:$index_gpr)]
1290 >;
1291
1292 //128-bit store
1293 def RAT_WRITE_CACHELESS_128_eg : RAT_WRITE_CACHELESS_eg <
1294   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1295   0xf, "RAT_WRITE_CACHELESS_128 $rw_gpr.XYZW, $index_gpr, $eop",
1296   [(global_store v4i32:$rw_gpr, i32:$index_gpr)]
1297 >;
1298
1299 class VTX_READ_eg <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1300     : VTX_WORD0_eg, VTX_READ<name, buffer_id, outs, pattern> {
1301
1302   // Static fields
1303   let VC_INST = 0;
1304   let FETCH_TYPE = 2;
1305   let FETCH_WHOLE_QUAD = 0;
1306   let BUFFER_ID = buffer_id;
1307   let SRC_REL = 0;
1308   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1309   // to store vertex addresses in any channel, not just X.
1310   let SRC_SEL_X = 0;
1311
1312   let Inst{31-0} = Word0;
1313 }
1314
1315 class VTX_READ_8_eg <bits<8> buffer_id, list<dag> pattern>
1316     : VTX_READ_eg <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1317                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1318
1319   let MEGA_FETCH_COUNT = 1;
1320   let DST_SEL_X = 0;
1321   let DST_SEL_Y = 7;   // Masked
1322   let DST_SEL_Z = 7;   // Masked
1323   let DST_SEL_W = 7;   // Masked
1324   let DATA_FORMAT = 1; // FMT_8
1325 }
1326
1327 class VTX_READ_16_eg <bits<8> buffer_id, list<dag> pattern>
1328     : VTX_READ_eg <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1329                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1330   let MEGA_FETCH_COUNT = 2;
1331   let DST_SEL_X = 0;
1332   let DST_SEL_Y = 7;   // Masked
1333   let DST_SEL_Z = 7;   // Masked
1334   let DST_SEL_W = 7;   // Masked
1335   let DATA_FORMAT = 5; // FMT_16
1336
1337 }
1338
1339 class VTX_READ_32_eg <bits<8> buffer_id, list<dag> pattern>
1340     : VTX_READ_eg <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1341                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1342
1343   let MEGA_FETCH_COUNT = 4;
1344   let DST_SEL_X        = 0;
1345   let DST_SEL_Y        = 7;   // Masked
1346   let DST_SEL_Z        = 7;   // Masked
1347   let DST_SEL_W        = 7;   // Masked
1348   let DATA_FORMAT      = 0xD; // COLOR_32
1349
1350   // This is not really necessary, but there were some GPU hangs that appeared
1351   // to be caused by ALU instructions in the next instruction group that wrote
1352   // to the $src_gpr registers of the VTX_READ.
1353   // e.g.
1354   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1355   // %T2_X<def> = MOV %ZERO
1356   //Adding this constraint prevents this from happening.
1357   let Constraints = "$src_gpr.ptr = $dst_gpr";
1358 }
1359
1360 class VTX_READ_128_eg <bits<8> buffer_id, list<dag> pattern>
1361     : VTX_READ_eg <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1362                    (outs R600_Reg128:$dst_gpr), pattern> {
1363
1364   let MEGA_FETCH_COUNT = 16;
1365   let DST_SEL_X        =  0;
1366   let DST_SEL_Y        =  1;
1367   let DST_SEL_Z        =  2;
1368   let DST_SEL_W        =  3;
1369   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1370
1371   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1372   // that holds its buffer address to avoid potential hangs.  We can't use
1373   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1374   // registers are different sizes.
1375 }
1376
1377 //===----------------------------------------------------------------------===//
1378 // VTX Read from parameter memory space
1379 //===----------------------------------------------------------------------===//
1380
1381 def VTX_READ_PARAM_8_eg : VTX_READ_8_eg <0,
1382   [(set i32:$dst_gpr, (load_param_zexti8 ADDRVTX_READ:$src_gpr))]
1383 >;
1384
1385 def VTX_READ_PARAM_16_eg : VTX_READ_16_eg <0,
1386   [(set i32:$dst_gpr, (load_param_zexti16 ADDRVTX_READ:$src_gpr))]
1387 >;
1388
1389 def VTX_READ_PARAM_32_eg : VTX_READ_32_eg <0,
1390   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1391 >;
1392
1393 def VTX_READ_PARAM_128_eg : VTX_READ_128_eg <0,
1394   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1395 >;
1396
1397 //===----------------------------------------------------------------------===//
1398 // VTX Read from global memory space
1399 //===----------------------------------------------------------------------===//
1400
1401 // 8-bit reads
1402 def VTX_READ_GLOBAL_8_eg : VTX_READ_8_eg <1,
1403   [(set i32:$dst_gpr, (zextloadi8_global ADDRVTX_READ:$src_gpr))]
1404 >;
1405
1406 // 32-bit reads
1407 def VTX_READ_GLOBAL_32_eg : VTX_READ_32_eg <1,
1408   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1409 >;
1410
1411 // 128-bit reads
1412 def VTX_READ_GLOBAL_128_eg : VTX_READ_128_eg <1,
1413   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1414 >;
1415
1416 //===----------------------------------------------------------------------===//
1417 // Constant Loads
1418 // XXX: We are currently storing all constants in the global address space.
1419 //===----------------------------------------------------------------------===//
1420
1421 def CONSTANT_LOAD_eg : VTX_READ_32_eg <1,
1422   [(set i32:$dst_gpr, (constant_load ADDRVTX_READ:$src_gpr))]
1423 >;
1424
1425
1426 } // End Predicates = [isEG]
1427
1428 //===----------------------------------------------------------------------===//
1429 // Evergreen / Cayman Instructions
1430 //===----------------------------------------------------------------------===//
1431
1432 let Predicates = [isEGorCayman] in {
1433
1434   // BFE_UINT - bit_extract, an optimization for mask and shift
1435   // Src0 = Input
1436   // Src1 = Offset
1437   // Src2 = Width
1438   //
1439   // bit_extract = (Input << (32 - Offset - Width)) >> (32 - Width)
1440   //
1441   // Example Usage:
1442   // (Offset, Width)
1443   //
1444   // (0, 8)           = (Input << 24) >> 24  = (Input &  0xff)       >> 0
1445   // (8, 8)           = (Input << 16) >> 24  = (Input &  0xffff)     >> 8
1446   // (16,8)           = (Input <<  8) >> 24  = (Input &  0xffffff)   >> 16
1447   // (24,8)           = (Input <<  0) >> 24  = (Input &  0xffffffff) >> 24
1448   def BFE_UINT_eg : R600_3OP <0x4, "BFE_UINT",
1449     [(set i32:$dst, (int_AMDIL_bit_extract_u32 i32:$src0, i32:$src1,
1450                                                i32:$src2))],
1451     VecALU
1452   >;
1453   def : BFEPattern <BFE_UINT_eg>;
1454
1455   def BFI_INT_eg : R600_3OP <0x06, "BFI_INT", [], VecALU>;
1456   defm : BFIPatterns <BFI_INT_eg>;
1457
1458   def BIT_ALIGN_INT_eg : R600_3OP <0xC, "BIT_ALIGN_INT", [], VecALU>;
1459   def : ROTRPattern <BIT_ALIGN_INT_eg>;
1460
1461   def MULADD_eg : MULADD_Common<0x14>;
1462   def MULADD_IEEE_eg : MULADD_IEEE_Common<0x18>;
1463   def ASHR_eg : ASHR_Common<0x15>;
1464   def LSHR_eg : LSHR_Common<0x16>;
1465   def LSHL_eg : LSHL_Common<0x17>;
1466   def CNDE_eg : CNDE_Common<0x19>;
1467   def CNDGT_eg : CNDGT_Common<0x1A>;
1468   def CNDGE_eg : CNDGE_Common<0x1B>;
1469   def MUL_LIT_eg : MUL_LIT_Common<0x1F>;
1470   def LOG_CLAMPED_eg : LOG_CLAMPED_Common<0x82>;
1471   def DOT4_eg : DOT4_Common<0xBE>;
1472   defm CUBE_eg : CUBE_Common<0xC0>;
1473
1474 let hasSideEffects = 1 in {
1475   def MOVA_INT_eg : R600_1OP <0xCC, "MOVA_INT", []>;
1476 }
1477
1478   def TGSI_LIT_Z_eg : TGSI_LIT_Z_Common<MUL_LIT_eg, LOG_CLAMPED_eg, EXP_IEEE_eg>;
1479
1480   def FLT_TO_INT_eg : FLT_TO_INT_Common<0x50> {
1481     let Pattern = [];
1482     let TransOnly = 0;
1483     let Itinerary = AnyALU;
1484   }
1485
1486   def INT_TO_FLT_eg : INT_TO_FLT_Common<0x9B>;
1487
1488   def FLT_TO_UINT_eg : FLT_TO_UINT_Common<0x9A> {
1489     let Pattern = [];
1490   }
1491
1492   def UINT_TO_FLT_eg : UINT_TO_FLT_Common<0x9C>;
1493
1494 def GROUP_BARRIER : InstR600 <
1495     (outs), (ins), "  GROUP_BARRIER", [(int_AMDGPU_barrier_local)], AnyALU>,
1496     R600ALU_Word0,
1497     R600ALU_Word1_OP2 <0x54> {
1498
1499   let dst = 0;
1500   let dst_rel = 0;
1501   let src0 = 0;
1502   let src0_rel = 0;
1503   let src0_neg = 0;
1504   let src0_abs = 0;
1505   let src1 = 0;
1506   let src1_rel = 0;
1507   let src1_neg = 0;
1508   let src1_abs = 0;
1509   let write = 0;
1510   let omod = 0;
1511   let clamp = 0;
1512   let last = 1;
1513   let bank_swizzle = 0;
1514   let pred_sel = 0;
1515   let update_exec_mask = 0;
1516   let update_pred = 0;
1517
1518   let Inst{31-0}  = Word0;
1519   let Inst{63-32} = Word1;
1520
1521   let ALUInst = 1;
1522 }
1523
1524 //===----------------------------------------------------------------------===//
1525 // LDS Instructions
1526 //===----------------------------------------------------------------------===//
1527 class R600_LDS  <bits<6> op, dag outs, dag ins, string asm,
1528                  list<dag> pattern = []> :
1529
1530     InstR600 <outs, ins, asm, pattern, XALU>,
1531     R600_ALU_LDS_Word0,
1532     R600LDS_Word1 {
1533
1534   bits<6>  offset = 0;
1535   let lds_op = op;
1536
1537   let Word1{27} = offset{0};
1538   let Word1{12} = offset{1};
1539   let Word1{28} = offset{2};
1540   let Word1{31} = offset{3};
1541   let Word0{12} = offset{4};
1542   let Word0{25} = offset{5};
1543
1544
1545   let Inst{31-0}  = Word0;
1546   let Inst{63-32} = Word1;
1547
1548   let ALUInst = 1;
1549   let HasNativeOperands = 1;
1550   let UseNamedOperandTable = 1;
1551 }
1552
1553 class R600_LDS_1A <bits<6> lds_op, string name, list<dag> pattern> : R600_LDS <
1554   lds_op,
1555   (outs R600_Reg32:$dst),
1556   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1557        LAST:$last, R600_Pred:$pred_sel,
1558        BANK_SWIZZLE:$bank_swizzle),
1559   "  "#name#" $last OQAP, $src0$src0_rel $pred_sel",
1560   pattern
1561   > {
1562
1563   let src1 = 0;
1564   let src1_rel = 0;
1565   let src2 = 0;
1566   let src2_rel = 0;
1567
1568   let Defs = [OQAP];
1569   let usesCustomInserter = 1;
1570   let LDS_1A = 1;
1571   let DisableEncoding = "$dst";
1572 }
1573
1574 class R600_LDS_1A1D <bits<6> lds_op, string name, list<dag> pattern> :
1575     R600_LDS <
1576   lds_op,
1577   (outs),
1578   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1579        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
1580        LAST:$last, R600_Pred:$pred_sel,
1581        BANK_SWIZZLE:$bank_swizzle),
1582   "  "#name#" $last $src0$src0_rel, $src1$src1_rel, $pred_sel",
1583   pattern
1584   > {
1585
1586   let src2 = 0;
1587   let src2_rel = 0;
1588   let LDS_1A1D = 1;
1589 }
1590
1591 def LDS_READ_RET : R600_LDS_1A <0x32, "LDS_READ_RET",
1592   [(set (i32 R600_Reg32:$dst), (local_load R600_Reg32:$src0))]
1593 >;
1594
1595 def LDS_WRITE : R600_LDS_1A1D <0xD, "LDS_WRITE",
1596   [(local_store (i32 R600_Reg32:$src1), R600_Reg32:$src0)]
1597 >;
1598
1599   // TRUNC is used for the FLT_TO_INT instructions to work around a
1600   // perceived problem where the rounding modes are applied differently
1601   // depending on the instruction and the slot they are in.
1602   // See:
1603   // https://bugs.freedesktop.org/show_bug.cgi?id=50232
1604   // Mesa commit: a1a0974401c467cb86ef818f22df67c21774a38c
1605   //
1606   // XXX: Lowering SELECT_CC will sometimes generate fp_to_[su]int nodes,
1607   // which do not need to be truncated since the fp values are 0.0f or 1.0f.
1608   // We should look into handling these cases separately.
1609   def : Pat<(fp_to_sint f32:$src0), (FLT_TO_INT_eg (TRUNC $src0))>;
1610
1611   def : Pat<(fp_to_uint f32:$src0), (FLT_TO_UINT_eg (TRUNC $src0))>;
1612
1613   // SHA-256 Patterns
1614   def : SHA256MaPattern <BFI_INT_eg, XOR_INT>;
1615
1616   def EG_ExportSwz : ExportSwzInst {
1617     let Word1{19-16} = 0; // BURST_COUNT
1618     let Word1{20} = 1; // VALID_PIXEL_MODE
1619     let Word1{21} = eop;
1620     let Word1{29-22} = inst;
1621     let Word1{30} = 0; // MARK
1622     let Word1{31} = 1; // BARRIER
1623   }
1624   defm : ExportPattern<EG_ExportSwz, 83>;
1625
1626   def EG_ExportBuf : ExportBufInst {
1627     let Word1{19-16} = 0; // BURST_COUNT
1628     let Word1{20} = 1; // VALID_PIXEL_MODE
1629     let Word1{21} = eop;
1630     let Word1{29-22} = inst;
1631     let Word1{30} = 0; // MARK
1632     let Word1{31} = 1; // BARRIER
1633   }
1634   defm : SteamOutputExportPattern<EG_ExportBuf, 0x40, 0x41, 0x42, 0x43>;
1635
1636   def CF_TC_EG : CF_CLAUSE_EG<1, (ins i32imm:$ADDR, i32imm:$COUNT),
1637   "TEX $COUNT @$ADDR"> {
1638     let POP_COUNT = 0;
1639   }
1640   def CF_VC_EG : CF_CLAUSE_EG<2, (ins i32imm:$ADDR, i32imm:$COUNT),
1641   "VTX $COUNT @$ADDR"> {
1642     let POP_COUNT = 0;
1643   }
1644   def WHILE_LOOP_EG : CF_CLAUSE_EG<6, (ins i32imm:$ADDR),
1645   "LOOP_START_DX10 @$ADDR"> {
1646     let POP_COUNT = 0;
1647     let COUNT = 0;
1648   }
1649   def END_LOOP_EG : CF_CLAUSE_EG<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1650     let POP_COUNT = 0;
1651     let COUNT = 0;
1652   }
1653   def LOOP_BREAK_EG : CF_CLAUSE_EG<9, (ins i32imm:$ADDR),
1654   "LOOP_BREAK @$ADDR"> {
1655     let POP_COUNT = 0;
1656     let COUNT = 0;
1657   }
1658   def CF_CONTINUE_EG : CF_CLAUSE_EG<8, (ins i32imm:$ADDR),
1659   "CONTINUE @$ADDR"> {
1660     let POP_COUNT = 0;
1661     let COUNT = 0;
1662   }
1663   def CF_JUMP_EG : CF_CLAUSE_EG<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1664   "JUMP @$ADDR POP:$POP_COUNT"> {
1665     let COUNT = 0;
1666   }
1667   def CF_ELSE_EG : CF_CLAUSE_EG<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1668   "ELSE @$ADDR POP:$POP_COUNT"> {
1669     let COUNT = 0;
1670   }
1671   def CF_CALL_FS_EG : CF_CLAUSE_EG<19, (ins), "CALL_FS"> {
1672     let ADDR = 0;
1673     let COUNT = 0;
1674     let POP_COUNT = 0;
1675   }
1676   def POP_EG : CF_CLAUSE_EG<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1677   "POP @$ADDR POP:$POP_COUNT"> {
1678     let COUNT = 0;
1679   }
1680   def CF_END_EG :  CF_CLAUSE_EG<0, (ins), "CF_END"> {
1681     let COUNT = 0;
1682     let POP_COUNT = 0;
1683     let ADDR = 0;
1684     let END_OF_PROGRAM = 1;
1685   }
1686
1687 } // End Predicates = [isEGorCayman]
1688
1689 //===----------------------------------------------------------------------===//
1690 // Regist loads and stores - for indirect addressing
1691 //===----------------------------------------------------------------------===//
1692
1693 defm R600_ : RegisterLoadStore <R600_Reg32, FRAMEri, ADDRIndirect>;
1694
1695 //===----------------------------------------------------------------------===//
1696 // Cayman Instructions
1697 //===----------------------------------------------------------------------===//
1698
1699 let Predicates = [isCayman] in {
1700
1701 let isVector = 1 in {
1702
1703 def RECIP_IEEE_cm : RECIP_IEEE_Common<0x86>;
1704
1705 def MULLO_INT_cm : MULLO_INT_Common<0x8F>;
1706 def MULHI_INT_cm : MULHI_INT_Common<0x90>;
1707 def MULLO_UINT_cm : MULLO_UINT_Common<0x91>;
1708 def MULHI_UINT_cm : MULHI_UINT_Common<0x92>;
1709 def RECIPSQRT_CLAMPED_cm : RECIPSQRT_CLAMPED_Common<0x87>;
1710 def EXP_IEEE_cm : EXP_IEEE_Common<0x81>;
1711 def LOG_IEEE_cm : LOG_IEEE_Common<0x83>;
1712 def RECIP_CLAMPED_cm : RECIP_CLAMPED_Common<0x84>;
1713 def RECIPSQRT_IEEE_cm : RECIPSQRT_IEEE_Common<0x89>;
1714 def SIN_cm : SIN_Common<0x8D>;
1715 def COS_cm : COS_Common<0x8E>;
1716 } // End isVector = 1
1717
1718 def : POW_Common <LOG_IEEE_cm, EXP_IEEE_cm, MUL>;
1719
1720 defm DIV_cm : DIV_Common<RECIP_IEEE_cm>;
1721
1722 // RECIP_UINT emulation for Cayman
1723 // The multiplication scales from [0,1] to the unsigned integer range
1724 def : Pat <
1725   (AMDGPUurecip i32:$src0),
1726   (FLT_TO_UINT_eg (MUL_IEEE (RECIP_IEEE_cm (UINT_TO_FLT_eg $src0)),
1727                             (MOV_IMM_I32 CONST.FP_UINT_MAX_PLUS_1)))
1728 >;
1729
1730   def CF_END_CM : CF_CLAUSE_EG<32, (ins), "CF_END"> {
1731     let ADDR = 0;
1732     let POP_COUNT = 0;
1733     let COUNT = 0;
1734   }
1735
1736 def : Pat<(fsqrt f32:$src), (MUL R600_Reg32:$src, (RECIPSQRT_CLAMPED_cm $src))>;
1737
1738
1739 def RAT_STORE_DWORD_cm : EG_CF_RAT <
1740   0x57, 0x14, 0x1, (outs),
1741   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr),
1742   "EXPORT_RAT_INST_STORE_DWORD $rw_gpr, $index_gpr",
1743   [(global_store i32:$rw_gpr, i32:$index_gpr)]
1744 > {
1745   let eop = 0; // This bit is not used on Cayman.
1746 }
1747
1748 class VTX_READ_cm <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1749     : VTX_WORD0_cm, VTX_READ<name, buffer_id, outs, pattern> {
1750
1751   // Static fields
1752   let VC_INST = 0;
1753   let FETCH_TYPE = 2;
1754   let FETCH_WHOLE_QUAD = 0;
1755   let BUFFER_ID = buffer_id;
1756   let SRC_REL = 0;
1757   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1758   // to store vertex addresses in any channel, not just X.
1759   let SRC_SEL_X = 0;
1760   let SRC_SEL_Y = 0;
1761   let STRUCTURED_READ = 0;
1762   let LDS_REQ = 0;
1763   let COALESCED_READ = 0;
1764
1765   let Inst{31-0} = Word0;
1766 }
1767
1768 class VTX_READ_8_cm <bits<8> buffer_id, list<dag> pattern>
1769     : VTX_READ_cm <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1770                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1771
1772   let DST_SEL_X = 0;
1773   let DST_SEL_Y = 7;   // Masked
1774   let DST_SEL_Z = 7;   // Masked
1775   let DST_SEL_W = 7;   // Masked
1776   let DATA_FORMAT = 1; // FMT_8
1777 }
1778
1779 class VTX_READ_16_cm <bits<8> buffer_id, list<dag> pattern>
1780     : VTX_READ_cm <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1781                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1782   let DST_SEL_X = 0;
1783   let DST_SEL_Y = 7;   // Masked
1784   let DST_SEL_Z = 7;   // Masked
1785   let DST_SEL_W = 7;   // Masked
1786   let DATA_FORMAT = 5; // FMT_16
1787
1788 }
1789
1790 class VTX_READ_32_cm <bits<8> buffer_id, list<dag> pattern>
1791     : VTX_READ_cm <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1792                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1793
1794   let DST_SEL_X        = 0;
1795   let DST_SEL_Y        = 7;   // Masked
1796   let DST_SEL_Z        = 7;   // Masked
1797   let DST_SEL_W        = 7;   // Masked
1798   let DATA_FORMAT      = 0xD; // COLOR_32
1799
1800   // This is not really necessary, but there were some GPU hangs that appeared
1801   // to be caused by ALU instructions in the next instruction group that wrote
1802   // to the $src_gpr registers of the VTX_READ.
1803   // e.g.
1804   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1805   // %T2_X<def> = MOV %ZERO
1806   //Adding this constraint prevents this from happening.
1807   let Constraints = "$src_gpr.ptr = $dst_gpr";
1808 }
1809
1810 class VTX_READ_128_cm <bits<8> buffer_id, list<dag> pattern>
1811     : VTX_READ_cm <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1812                    (outs R600_Reg128:$dst_gpr), pattern> {
1813
1814   let DST_SEL_X        =  0;
1815   let DST_SEL_Y        =  1;
1816   let DST_SEL_Z        =  2;
1817   let DST_SEL_W        =  3;
1818   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1819
1820   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1821   // that holds its buffer address to avoid potential hangs.  We can't use
1822   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1823   // registers are different sizes.
1824 }
1825
1826 //===----------------------------------------------------------------------===//
1827 // VTX Read from parameter memory space
1828 //===----------------------------------------------------------------------===//
1829 def VTX_READ_PARAM_8_cm : VTX_READ_8_cm <0,
1830   [(set i32:$dst_gpr, (load_param_zexti8 ADDRVTX_READ:$src_gpr))]
1831 >;
1832
1833 def VTX_READ_PARAM_16_cm : VTX_READ_16_cm <0,
1834   [(set i32:$dst_gpr, (load_param_zexti16 ADDRVTX_READ:$src_gpr))]
1835 >;
1836
1837 def VTX_READ_PARAM_32_cm : VTX_READ_32_cm <0,
1838   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1839 >;
1840
1841 def VTX_READ_PARAM_128_cm : VTX_READ_128_cm <0,
1842   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1843 >;
1844
1845 //===----------------------------------------------------------------------===//
1846 // VTX Read from global memory space
1847 //===----------------------------------------------------------------------===//
1848
1849 // 8-bit reads
1850 def VTX_READ_GLOBAL_8_cm : VTX_READ_8_cm <1,
1851   [(set i32:$dst_gpr, (zextloadi8_global ADDRVTX_READ:$src_gpr))]
1852 >;
1853
1854 // 32-bit reads
1855 def VTX_READ_GLOBAL_32_cm : VTX_READ_32_cm <1,
1856   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1857 >;
1858
1859 // 128-bit reads
1860 def VTX_READ_GLOBAL_128_cm : VTX_READ_128_cm <1,
1861   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1862 >;
1863
1864 //===----------------------------------------------------------------------===//
1865 // Constant Loads
1866 // XXX: We are currently storing all constants in the global address space.
1867 //===----------------------------------------------------------------------===//
1868
1869 def CONSTANT_LOAD_cm : VTX_READ_32_cm <1,
1870   [(set i32:$dst_gpr, (constant_load ADDRVTX_READ:$src_gpr))]
1871 >;
1872
1873 } // End isCayman
1874
1875 //===----------------------------------------------------------------------===//
1876 // Branch Instructions
1877 //===----------------------------------------------------------------------===//
1878
1879
1880 def IF_PREDICATE_SET  : ILFormat<(outs), (ins GPRI32:$src),
1881   "IF_PREDICATE_SET $src", []>;
1882
1883 def PREDICATED_BREAK : ILFormat<(outs), (ins GPRI32:$src),
1884   "PREDICATED_BREAK $src", []>;
1885
1886 //===----------------------------------------------------------------------===//
1887 // Pseudo instructions
1888 //===----------------------------------------------------------------------===//
1889
1890 let isPseudo = 1 in {
1891
1892 def PRED_X : InstR600 <
1893   (outs R600_Predicate_Bit:$dst),
1894   (ins R600_Reg32:$src0, i32imm:$src1, i32imm:$flags),
1895   "", [], NullALU> {
1896   let FlagOperandIdx = 3;
1897 }
1898
1899 let isTerminator = 1, isBranch = 1 in {
1900 def JUMP_COND : InstR600 <
1901           (outs),
1902           (ins brtarget:$target, R600_Predicate_Bit:$p),
1903           "JUMP $target ($p)",
1904           [], AnyALU
1905   >;
1906
1907 def JUMP : InstR600 <
1908           (outs),
1909           (ins brtarget:$target),
1910           "JUMP $target",
1911           [], AnyALU
1912   >
1913 {
1914   let isPredicable = 1;
1915   let isBarrier = 1;
1916 }
1917
1918 }  // End isTerminator = 1, isBranch = 1
1919
1920 let usesCustomInserter = 1 in {
1921
1922 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in {
1923
1924 def MASK_WRITE : AMDGPUShaderInst <
1925     (outs),
1926     (ins R600_Reg32:$src),
1927     "MASK_WRITE $src",
1928     []
1929 >;
1930
1931 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 1
1932
1933
1934 def TXD: InstR600 <
1935   (outs R600_Reg128:$dst),
1936   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1937        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1938   "TXD $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
1939   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
1940                      imm:$resourceId, imm:$samplerId, imm:$textureTarget))],
1941   NullALU > {
1942   let TEXInst = 1;
1943 }
1944
1945 def TXD_SHADOW: InstR600 <
1946   (outs R600_Reg128:$dst),
1947   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1948        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1949   "TXD_SHADOW $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
1950   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
1951         imm:$resourceId, imm:$samplerId, TEX_SHADOW:$textureTarget))],
1952    NullALU
1953 > {
1954   let TEXInst = 1;
1955 }
1956 } // End isPseudo = 1
1957 } // End usesCustomInserter = 1
1958
1959 def CLAMP_R600 :  CLAMP <R600_Reg32>;
1960 def FABS_R600 : FABS<R600_Reg32>;
1961 def FNEG_R600 : FNEG<R600_Reg32>;
1962
1963 //===---------------------------------------------------------------------===//
1964 // Return instruction
1965 //===---------------------------------------------------------------------===//
1966 let isTerminator = 1, isReturn = 1, hasCtrlDep = 1,
1967     usesCustomInserter = 1 in {
1968   def RETURN          : ILFormat<(outs), (ins variable_ops),
1969       "RETURN", [(IL_retflag)]>;
1970 }
1971
1972
1973 //===----------------------------------------------------------------------===//
1974 // Constant Buffer Addressing Support
1975 //===----------------------------------------------------------------------===//
1976
1977 let usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
1978 def CONST_COPY : Instruction {
1979   let OutOperandList = (outs R600_Reg32:$dst);
1980   let InOperandList = (ins i32imm:$src);
1981   let Pattern =
1982       [(set R600_Reg32:$dst, (CONST_ADDRESS ADDRGA_CONST_OFFSET:$src))];
1983   let AsmString = "CONST_COPY";
1984   let neverHasSideEffects = 1;
1985   let isAsCheapAsAMove = 1;
1986   let Itinerary = NullALU;
1987 }
1988 } // end usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"
1989
1990 def TEX_VTX_CONSTBUF :
1991   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "VTX_READ_eg $dst, $ptr",
1992       [(set v4i32:$dst, (CONST_ADDRESS ADDRGA_VAR_OFFSET:$ptr, (i32 imm:$BUFFER_ID)))]>,
1993   VTX_WORD1_GPR, VTX_WORD0_eg {
1994
1995   let VC_INST = 0;
1996   let FETCH_TYPE = 2;
1997   let FETCH_WHOLE_QUAD = 0;
1998   let SRC_REL = 0;
1999   let SRC_SEL_X = 0;
2000   let DST_REL = 0;
2001   let USE_CONST_FIELDS = 0;
2002   let NUM_FORMAT_ALL = 2;
2003   let FORMAT_COMP_ALL = 1;
2004   let SRF_MODE_ALL = 1;
2005   let MEGA_FETCH_COUNT = 16;
2006   let DST_SEL_X        = 0;
2007   let DST_SEL_Y        = 1;
2008   let DST_SEL_Z        = 2;
2009   let DST_SEL_W        = 3;
2010   let DATA_FORMAT      = 35;
2011
2012   let Inst{31-0} = Word0;
2013   let Inst{63-32} = Word1;
2014
2015 // LLVM can only encode 64-bit instructions, so these fields are manually
2016 // encoded in R600CodeEmitter
2017 //
2018 // bits<16> OFFSET;
2019 // bits<2>  ENDIAN_SWAP = 0;
2020 // bits<1>  CONST_BUF_NO_STRIDE = 0;
2021 // bits<1>  MEGA_FETCH = 0;
2022 // bits<1>  ALT_CONST = 0;
2023 // bits<2>  BUFFER_INDEX_MODE = 0;
2024
2025
2026
2027 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
2028 // is done in R600CodeEmitter
2029 //
2030 // Inst{79-64} = OFFSET;
2031 // Inst{81-80} = ENDIAN_SWAP;
2032 // Inst{82}    = CONST_BUF_NO_STRIDE;
2033 // Inst{83}    = MEGA_FETCH;
2034 // Inst{84}    = ALT_CONST;
2035 // Inst{86-85} = BUFFER_INDEX_MODE;
2036 // Inst{95-86} = 0; Reserved
2037
2038 // VTX_WORD3 (Padding)
2039 //
2040 // Inst{127-96} = 0;
2041   let VTXInst = 1;
2042 }
2043
2044 def TEX_VTX_TEXBUF:
2045   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "TEX_VTX_EXPLICIT_READ $dst, $ptr",
2046       [(set v4f32:$dst, (int_R600_load_texbuf ADDRGA_VAR_OFFSET:$ptr, imm:$BUFFER_ID))]>,
2047 VTX_WORD1_GPR, VTX_WORD0_eg {
2048
2049 let VC_INST = 0;
2050 let FETCH_TYPE = 2;
2051 let FETCH_WHOLE_QUAD = 0;
2052 let SRC_REL = 0;
2053 let SRC_SEL_X = 0;
2054 let DST_REL = 0;
2055 let USE_CONST_FIELDS = 1;
2056 let NUM_FORMAT_ALL = 0;
2057 let FORMAT_COMP_ALL = 0;
2058 let SRF_MODE_ALL = 1;
2059 let MEGA_FETCH_COUNT = 16;
2060 let DST_SEL_X        = 0;
2061 let DST_SEL_Y        = 1;
2062 let DST_SEL_Z        = 2;
2063 let DST_SEL_W        = 3;
2064 let DATA_FORMAT      = 0;
2065
2066 let Inst{31-0} = Word0;
2067 let Inst{63-32} = Word1;
2068
2069 // LLVM can only encode 64-bit instructions, so these fields are manually
2070 // encoded in R600CodeEmitter
2071 //
2072 // bits<16> OFFSET;
2073 // bits<2>  ENDIAN_SWAP = 0;
2074 // bits<1>  CONST_BUF_NO_STRIDE = 0;
2075 // bits<1>  MEGA_FETCH = 0;
2076 // bits<1>  ALT_CONST = 0;
2077 // bits<2>  BUFFER_INDEX_MODE = 0;
2078
2079
2080
2081 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
2082 // is done in R600CodeEmitter
2083 //
2084 // Inst{79-64} = OFFSET;
2085 // Inst{81-80} = ENDIAN_SWAP;
2086 // Inst{82}    = CONST_BUF_NO_STRIDE;
2087 // Inst{83}    = MEGA_FETCH;
2088 // Inst{84}    = ALT_CONST;
2089 // Inst{86-85} = BUFFER_INDEX_MODE;
2090 // Inst{95-86} = 0; Reserved
2091
2092 // VTX_WORD3 (Padding)
2093 //
2094 // Inst{127-96} = 0;
2095   let VTXInst = 1;
2096 }
2097
2098
2099
2100 //===--------------------------------------------------------------------===//
2101 // Instructions support
2102 //===--------------------------------------------------------------------===//
2103 //===---------------------------------------------------------------------===//
2104 // Custom Inserter for Branches and returns, this eventually will be a
2105 // seperate pass
2106 //===---------------------------------------------------------------------===//
2107 let isTerminator = 1, usesCustomInserter = 1, isBranch = 1, isBarrier = 1 in {
2108   def BRANCH : ILFormat<(outs), (ins brtarget:$target),
2109       "; Pseudo unconditional branch instruction",
2110       [(br bb:$target)]>;
2111   defm BRANCH_COND : BranchConditional<IL_brcond>;
2112 }
2113
2114 //===---------------------------------------------------------------------===//
2115 // Flow and Program control Instructions
2116 //===---------------------------------------------------------------------===//
2117 let isTerminator=1 in {
2118   def SWITCH      : ILFormat< (outs), (ins GPRI32:$src),
2119   !strconcat("SWITCH", " $src"), []>;
2120   def CASE        : ILFormat< (outs), (ins GPRI32:$src),
2121       !strconcat("CASE", " $src"), []>;
2122   def BREAK       : ILFormat< (outs), (ins),
2123       "BREAK", []>;
2124   def CONTINUE    : ILFormat< (outs), (ins),
2125       "CONTINUE", []>;
2126   def DEFAULT     : ILFormat< (outs), (ins),
2127       "DEFAULT", []>;
2128   def ELSE        : ILFormat< (outs), (ins),
2129       "ELSE", []>;
2130   def ENDSWITCH   : ILFormat< (outs), (ins),
2131       "ENDSWITCH", []>;
2132   def ENDMAIN     : ILFormat< (outs), (ins),
2133       "ENDMAIN", []>;
2134   def END         : ILFormat< (outs), (ins),
2135       "END", []>;
2136   def ENDFUNC     : ILFormat< (outs), (ins),
2137       "ENDFUNC", []>;
2138   def ENDIF       : ILFormat< (outs), (ins),
2139       "ENDIF", []>;
2140   def WHILELOOP   : ILFormat< (outs), (ins),
2141       "WHILE", []>;
2142   def ENDLOOP     : ILFormat< (outs), (ins),
2143       "ENDLOOP", []>;
2144   def FUNC        : ILFormat< (outs), (ins),
2145       "FUNC", []>;
2146   def RETDYN      : ILFormat< (outs), (ins),
2147       "RET_DYN", []>;
2148   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2149   defm IF_LOGICALNZ  : BranchInstr<"IF_LOGICALNZ">;
2150   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2151   defm IF_LOGICALZ   : BranchInstr<"IF_LOGICALZ">;
2152   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2153   defm BREAK_LOGICALNZ : BranchInstr<"BREAK_LOGICALNZ">;
2154   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2155   defm BREAK_LOGICALZ : BranchInstr<"BREAK_LOGICALZ">;
2156   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2157   defm CONTINUE_LOGICALNZ : BranchInstr<"CONTINUE_LOGICALNZ">;
2158   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2159   defm CONTINUE_LOGICALZ : BranchInstr<"CONTINUE_LOGICALZ">;
2160   defm IFC         : BranchInstr2<"IFC">;
2161   defm BREAKC      : BranchInstr2<"BREAKC">;
2162   defm CONTINUEC   : BranchInstr2<"CONTINUEC">;
2163 }
2164
2165 //===----------------------------------------------------------------------===//
2166 // ISel Patterns
2167 //===----------------------------------------------------------------------===//
2168
2169 // CND*_INT Pattterns for f32 True / False values
2170
2171 class CND_INT_f32 <InstR600 cnd, CondCode cc> : Pat <
2172   (selectcc i32:$src0, 0, f32:$src1, f32:$src2, cc),
2173   (cnd $src0, $src1, $src2)
2174 >;
2175
2176 def : CND_INT_f32 <CNDE_INT,  SETEQ>;
2177 def : CND_INT_f32 <CNDGT_INT, SETGT>;
2178 def : CND_INT_f32 <CNDGE_INT, SETGE>;
2179
2180 //CNDGE_INT extra pattern
2181 def : Pat <
2182   (selectcc i32:$src0, -1, i32:$src1, i32:$src2, COND_GT),
2183   (CNDGE_INT $src0, $src1, $src2)
2184 >;
2185
2186 // KIL Patterns
2187 def KILP : Pat <
2188   (int_AMDGPU_kilp),
2189   (MASK_WRITE (KILLGT (f32 ONE), (f32 ZERO)))
2190 >;
2191
2192 def KIL : Pat <
2193   (int_AMDGPU_kill f32:$src0),
2194   (MASK_WRITE (KILLGT (f32 ZERO), $src0))
2195 >;
2196
2197 // SGT Reverse args
2198 def : Pat <
2199   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_LT),
2200   (SGT $src1, $src0)
2201 >;
2202
2203 // SGE Reverse args
2204 def : Pat <
2205   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_LE),
2206   (SGE $src1, $src0)
2207 >;
2208
2209 // SETGT_DX10 reverse args
2210 def : Pat <
2211   (selectcc f32:$src0, f32:$src1, -1, 0, COND_LT),
2212   (SETGT_DX10 $src1, $src0)
2213 >;
2214
2215 // SETGE_DX10 reverse args
2216 def : Pat <
2217   (selectcc f32:$src0, f32:$src1, -1, 0, COND_LE),
2218   (SETGE_DX10 $src1, $src0)
2219 >;
2220
2221 // SETGT_INT reverse args
2222 def : Pat <
2223   (selectcc i32:$src0, i32:$src1, -1, 0, SETLT),
2224   (SETGT_INT $src1, $src0)
2225 >;
2226
2227 // SETGE_INT reverse args
2228 def : Pat <
2229   (selectcc i32:$src0, i32:$src1, -1, 0, SETLE),
2230   (SETGE_INT $src1, $src0)
2231 >;
2232
2233 // SETGT_UINT reverse args
2234 def : Pat <
2235   (selectcc i32:$src0, i32:$src1, -1, 0, SETULT),
2236   (SETGT_UINT $src1, $src0)
2237 >;
2238
2239 // SETGE_UINT reverse args
2240 def : Pat <
2241   (selectcc i32:$src0, i32:$src1, -1, 0, SETULE),
2242   (SETGE_UINT $src1, $src0)
2243 >;
2244
2245 // The next two patterns are special cases for handling 'true if ordered' and
2246 // 'true if unordered' conditionals.  The assumption here is that the behavior of
2247 // SETE and SNE conforms to the Direct3D 10 rules for floating point values
2248 // described here:
2249 // http://msdn.microsoft.com/en-us/library/windows/desktop/cc308050.aspx#alpha_32_bit
2250 // We assume that  SETE returns false when one of the operands is NAN and
2251 // SNE returns true when on of the operands is NAN
2252
2253 //SETE - 'true if ordered'
2254 def : Pat <
2255   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, SETO),
2256   (SETE $src0, $src1)
2257 >;
2258
2259 //SETE_DX10 - 'true if ordered'
2260 def : Pat <
2261   (selectcc f32:$src0, f32:$src1, -1, 0, SETO),
2262   (SETE_DX10 $src0, $src1)
2263 >;
2264
2265 //SNE - 'true if unordered'
2266 def : Pat <
2267   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, SETUO),
2268   (SNE $src0, $src1)
2269 >;
2270
2271 //SETNE_DX10 - 'true if ordered'
2272 def : Pat <
2273   (selectcc f32:$src0, f32:$src1, -1, 0, SETUO),
2274   (SETNE_DX10 $src0, $src1)
2275 >;
2276
2277 def : Extract_Element <f32, v4f32, 0, sub0>;
2278 def : Extract_Element <f32, v4f32, 1, sub1>;
2279 def : Extract_Element <f32, v4f32, 2, sub2>;
2280 def : Extract_Element <f32, v4f32, 3, sub3>;
2281
2282 def : Insert_Element <f32, v4f32, 0, sub0>;
2283 def : Insert_Element <f32, v4f32, 1, sub1>;
2284 def : Insert_Element <f32, v4f32, 2, sub2>;
2285 def : Insert_Element <f32, v4f32, 3, sub3>;
2286
2287 def : Extract_Element <i32, v4i32, 0, sub0>;
2288 def : Extract_Element <i32, v4i32, 1, sub1>;
2289 def : Extract_Element <i32, v4i32, 2, sub2>;
2290 def : Extract_Element <i32, v4i32, 3, sub3>;
2291
2292 def : Insert_Element <i32, v4i32, 0, sub0>;
2293 def : Insert_Element <i32, v4i32, 1, sub1>;
2294 def : Insert_Element <i32, v4i32, 2, sub2>;
2295 def : Insert_Element <i32, v4i32, 3, sub3>;
2296
2297 def : Vector4_Build <v4f32, f32>;
2298 def : Vector4_Build <v4i32, i32>;
2299
2300 // bitconvert patterns
2301
2302 def : BitConvert <i32, f32, R600_Reg32>;
2303 def : BitConvert <f32, i32, R600_Reg32>;
2304 def : BitConvert <v4f32, v4i32, R600_Reg128>;
2305 def : BitConvert <v4i32, v4f32, R600_Reg128>;
2306
2307 // DWORDADDR pattern
2308 def : DwordAddrPat  <i32, R600_Reg32>;
2309
2310 } // End isR600toCayman Predicate