lib/Target/R600/R600Instructions.td

   1 //===-- R600Instructions.td - R600 Instruction defs  -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // R600 Tablegen instruction definitions
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "R600Intrinsics.td"
  15 include "R600InstrFormats.td"
  16
  17 class InstR600ISA <dag outs, dag ins, string asm, list<dag> pattern> :
  18     InstR600 <outs, ins, asm, pattern, NullALU> {
  19
  20   let Namespace = "AMDGPU";
  21 }
  22
  23 def MEMxi : Operand<iPTR> {
  24   let MIOperandInfo = (ops R600_TReg32_X:$ptr, i32imm:$index);
  25   let PrintMethod = "printMemOperand";
  26 }
  27
  28 def MEMrr : Operand<iPTR> {
  29   let MIOperandInfo = (ops R600_Reg32:$ptr, R600_Reg32:$index);
  30 }
  31
  32 // Operands for non-registers
  33
  34 class InstFlag<string PM = "printOperand", int Default = 0>
  35     : OperandWithDefaultOps <i32, (ops (i32 Default))> {
  36   let PrintMethod = PM;
  37 }
  38
  39 // src_sel for ALU src operands, see also ALU_CONST, ALU_PARAM registers
  40 def SEL : OperandWithDefaultOps <i32, (ops (i32 -1))> {
  41   let PrintMethod = "printSel";
  42 }
  43 def BANK_SWIZZLE : OperandWithDefaultOps <i32, (ops (i32 0))> {
  44   let PrintMethod = "printBankSwizzle";
  45 }
  46
  47 def LITERAL : InstFlag<"printLiteral">;
  48
  49 def WRITE : InstFlag <"printWrite", 1>;
  50 def OMOD : InstFlag <"printOMOD">;
  51 def REL : InstFlag <"printRel">;
  52 def CLAMP : InstFlag <"printClamp">;
  53 def NEG : InstFlag <"printNeg">;
  54 def ABS : InstFlag <"printAbs">;
  55 def UEM : InstFlag <"printUpdateExecMask">;
  56 def UP : InstFlag <"printUpdatePred">;
  57
  58 // XXX: The r600g finalizer in Mesa expects last to be one in most cases.
  59 // Once we start using the packetizer in this backend we should have this
  60 // default to 0.
  61 def LAST : InstFlag<"printLast", 1>;
  62 def RSel : Operand<i32> {
  63   let PrintMethod = "printRSel";
  64 }
  65 def CT: Operand<i32> {
  66   let PrintMethod = "printCT";
  67 }
  68
  69 def FRAMEri : Operand<iPTR> {
  70   let MIOperandInfo = (ops R600_Reg32:$ptr, i32imm:$index);
  71 }
  72
  73 def ADDRParam : ComplexPattern<i32, 2, "SelectADDRParam", [], []>;
  74 def ADDRDWord : ComplexPattern<i32, 1, "SelectADDRDWord", [], []>;
  75 def ADDRVTX_READ : ComplexPattern<i32, 2, "SelectADDRVTX_READ", [], []>;
  76 def ADDRGA_CONST_OFFSET : ComplexPattern<i32, 1, "SelectGlobalValueConstantOffset", [], []>;
  77 def ADDRGA_VAR_OFFSET : ComplexPattern<i32, 2, "SelectGlobalValueVariableOffset", [], []>;
  78 def ADDRIndirect : ComplexPattern<iPTR, 2, "SelectADDRIndirect", [], []>;
  79
  80
  81 def R600_Pred : PredicateOperand<i32, (ops R600_Predicate),
  82                                      (ops PRED_SEL_OFF)>;
  83
  84
  85 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
  86
  87 // Class for instructions with only one source register.
  88 // If you add new ins to this instruction, make sure they are listed before
  89 // $literal, because the backend currently assumes that the last operand is
  90 // a literal.  Also be sure to update the enum R600Op1OperandIndex::ROI in
  91 // R600Defines.h, R600InstrInfo::buildDefaultInstruction(),
  92 // and R600InstrInfo::getOperandIdx().
  93 class R600_1OP <bits<11> inst, string opName, list<dag> pattern,
  94                 InstrItinClass itin = AnyALU> :
  95     InstR600 <(outs R600_Reg32:$dst),
  96               (ins WRITE:$write, OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
  97                    R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
  98                    LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
  99                    BANK_SWIZZLE:$bank_swizzle),
 100               !strconcat("  ", opName,
 101                    "$clamp $last $dst$write$dst_rel$omod, "
 102                    "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 103                    "$pred_sel $bank_swizzle"),
 104               pattern,
 105               itin>,
 106     R600ALU_Word0,
 107     R600ALU_Word1_OP2 <inst> {
 108
 109   let src1 = 0;
 110   let src1_rel = 0;
 111   let src1_neg = 0;
 112   let src1_abs = 0;
 113   let update_exec_mask = 0;
 114   let update_pred = 0;
 115   let HasNativeOperands = 1;
 116   let Op1 = 1;
 117   let ALUInst = 1;
 118   let DisableEncoding = "$literal";
 119   let UseNamedOperandTable = 1;
 120
 121   let Inst{31-0}  = Word0;
 122   let Inst{63-32} = Word1;
 123 }
 124
 125 class R600_1OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 126                     InstrItinClass itin = AnyALU> :
 127     R600_1OP <inst, opName,
 128               [(set R600_Reg32:$dst, (node R600_Reg32:$src0))]
 129 >;
 130
 131 // If you add or change the operands for R600_2OP instructions, you must
 132 // also update the R600Op2OperandIndex::ROI enum in R600Defines.h,
 133 // R600InstrInfo::buildDefaultInstruction(), and R600InstrInfo::getOperandIdx().
 134 class R600_2OP <bits<11> inst, string opName, list<dag> pattern,
 135                 InstrItinClass itin = AnyALU> :
 136   InstR600 <(outs R600_Reg32:$dst),
 137           (ins UEM:$update_exec_mask, UP:$update_pred, WRITE:$write,
 138                OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
 139                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
 140                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, ABS:$src1_abs, SEL:$src1_sel,
 141                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 142                BANK_SWIZZLE:$bank_swizzle),
 143           !strconcat("  ", opName,
 144                 "$clamp $last $update_exec_mask$update_pred$dst$write$dst_rel$omod, "
 145                 "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 146                 "$src1_neg$src1_abs$src1$src1_abs$src1_rel, "
 147                 "$pred_sel $bank_swizzle"),
 148           pattern,
 149           itin>,
 150     R600ALU_Word0,
 151     R600ALU_Word1_OP2 <inst> {
 152
 153   let HasNativeOperands = 1;
 154   let Op2 = 1;
 155   let ALUInst = 1;
 156   let DisableEncoding = "$literal";
 157   let UseNamedOperandTable = 1;
 158
 159   let Inst{31-0}  = Word0;
 160   let Inst{63-32} = Word1;
 161 }
 162
 163 class R600_2OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 164                        InstrItinClass itim = AnyALU> :
 165     R600_2OP <inst, opName,
 166               [(set R600_Reg32:$dst, (node R600_Reg32:$src0,
 167                                            R600_Reg32:$src1))]
 168 >;
 169
 170 // If you add our change the operands for R600_3OP instructions, you must
 171 // also update the R600Op3OperandIndex::ROI enum in R600Defines.h,
 172 // R600InstrInfo::buildDefaultInstruction(), and
 173 // R600InstrInfo::getOperandIdx().
 174 class R600_3OP <bits<5> inst, string opName, list<dag> pattern,
 175                 InstrItinClass itin = AnyALU> :
 176   InstR600 <(outs R600_Reg32:$dst),
 177           (ins REL:$dst_rel, CLAMP:$clamp,
 178                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, SEL:$src0_sel,
 179                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, SEL:$src1_sel,
 180                R600_Reg32:$src2, NEG:$src2_neg, REL:$src2_rel, SEL:$src2_sel,
 181                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 182                BANK_SWIZZLE:$bank_swizzle),
 183           !strconcat("  ", opName, "$clamp $last $dst$dst_rel, "
 184                              "$src0_neg$src0$src0_rel, "
 185                              "$src1_neg$src1$src1_rel, "
 186                              "$src2_neg$src2$src2_rel, "
 187                              "$pred_sel"
 188                              "$bank_swizzle"),
 189           pattern,
 190           itin>,
 191     R600ALU_Word0,
 192     R600ALU_Word1_OP3<inst>{
 193
 194   let HasNativeOperands = 1;
 195   let DisableEncoding = "$literal";
 196   let Op3 = 1;
 197   let UseNamedOperandTable = 1;
 198   let ALUInst = 1;
 199
 200   let Inst{31-0}  = Word0;
 201   let Inst{63-32} = Word1;
 202 }
 203
 204 class R600_REDUCTION <bits<11> inst, dag ins, string asm, list<dag> pattern,
 205                       InstrItinClass itin = VecALU> :
 206   InstR600 <(outs R600_Reg32:$dst),
 207           ins,
 208           asm,
 209           pattern,
 210           itin>;
 211
 212
 213
 214 } // End mayLoad = 1, mayStore = 0, hasSideEffects = 0
 215
 216 def TEX_SHADOW : PatLeaf<
 217   (imm),
 218   [{uint32_t TType = (uint32_t)N->getZExtValue();
 219     return (TType >= 6 && TType <= 8) || (TType >= 11 && TType <= 13);
 220   }]
 221 >;
 222
 223 def TEX_RECT : PatLeaf<
 224   (imm),
 225   [{uint32_t TType = (uint32_t)N->getZExtValue();
 226     return TType == 5;
 227   }]
 228 >;
 229
 230 def TEX_ARRAY : PatLeaf<
 231   (imm),
 232   [{uint32_t TType = (uint32_t)N->getZExtValue();
 233     return TType == 9 || TType == 10 || TType == 16;
 234   }]
 235 >;
 236
 237 def TEX_SHADOW_ARRAY : PatLeaf<
 238   (imm),
 239   [{uint32_t TType = (uint32_t)N->getZExtValue();
 240     return TType == 11 || TType == 12 || TType == 17;
 241   }]
 242 >;
 243
 244 def TEX_MSAA : PatLeaf<
 245   (imm),
 246   [{uint32_t TType = (uint32_t)N->getZExtValue();
 247     return TType == 14;
 248   }]
 249 >;
 250
 251 def TEX_ARRAY_MSAA : PatLeaf<
 252   (imm),
 253   [{uint32_t TType = (uint32_t)N->getZExtValue();
 254     return TType == 15;
 255   }]
 256 >;
 257
 258 class EG_CF_RAT <bits <8> cfinst, bits <6> ratinst, bits<4> ratid, bits<4> mask,
 259                  dag outs, dag ins, string asm, list<dag> pattern> :
 260     InstR600ISA <outs, ins, asm, pattern>,
 261     CF_ALLOC_EXPORT_WORD0_RAT, CF_ALLOC_EXPORT_WORD1_BUF  {
 262
 263   let rat_id = ratid;
 264   let rat_inst = ratinst;
 265   let rim         = 0;
 266   // XXX: Have a separate instruction for non-indexed writes.
 267   let type        = 1;
 268   let rw_rel      = 0;
 269   let elem_size   = 0;
 270
 271   let array_size  = 0;
 272   let comp_mask   = mask;
 273   let burst_count = 0;
 274   let vpm         = 0;
 275   let cf_inst = cfinst;
 276   let mark        = 0;
 277   let barrier     = 1;
 278
 279   let Inst{31-0} = Word0;
 280   let Inst{63-32} = Word1;
 281   let IsExport = 1;
 282
 283 }
 284
 285 class VTX_READ <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
 286     : InstR600ISA <outs, (ins MEMxi:$src_gpr), name, pattern>,
 287       VTX_WORD1_GPR {
 288
 289   // Static fields
 290   let DST_REL = 0;
 291   // The docs say that if this bit is set, then DATA_FORMAT, NUM_FORMAT_ALL,
 292   // FORMAT_COMP_ALL, SRF_MODE_ALL, and ENDIAN_SWAP fields will be ignored,
 293   // however, based on my testing if USE_CONST_FIELDS is set, then all
 294   // these fields need to be set to 0.
 295   let USE_CONST_FIELDS = 0;
 296   let NUM_FORMAT_ALL = 1;
 297   let FORMAT_COMP_ALL = 0;
 298   let SRF_MODE_ALL = 0;
 299
 300   let Inst{63-32} = Word1;
 301   // LLVM can only encode 64-bit instructions, so these fields are manually
 302   // encoded in R600CodeEmitter
 303   //
 304   // bits<16> OFFSET;
 305   // bits<2>  ENDIAN_SWAP = 0;
 306   // bits<1>  CONST_BUF_NO_STRIDE = 0;
 307   // bits<1>  MEGA_FETCH = 0;
 308   // bits<1>  ALT_CONST = 0;
 309   // bits<2>  BUFFER_INDEX_MODE = 0;
 310
 311   // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
 312   // is done in R600CodeEmitter
 313   //
 314   // Inst{79-64} = OFFSET;
 315   // Inst{81-80} = ENDIAN_SWAP;
 316   // Inst{82}    = CONST_BUF_NO_STRIDE;
 317   // Inst{83}    = MEGA_FETCH;
 318   // Inst{84}    = ALT_CONST;
 319   // Inst{86-85} = BUFFER_INDEX_MODE;
 320   // Inst{95-86} = 0; Reserved
 321
 322   // VTX_WORD3 (Padding)
 323   //
 324   // Inst{127-96} = 0;
 325
 326   let VTXInst = 1;
 327 }
 328
 329 class LoadParamFrag <PatFrag load_type> : PatFrag <
 330   (ops node:$ptr), (load_type node:$ptr),
 331   [{ return isConstantLoad(dyn_cast<LoadSDNode>(N), 0); }]
 332 >;
 333
 334 def load_param : LoadParamFrag<load>;
 335 def load_param_exti8 : LoadParamFrag<az_extloadi8>;
 336 def load_param_exti16 : LoadParamFrag<az_extloadi16>;
 337
 338 def isR600 : Predicate<"Subtarget.getGeneration() <= AMDGPUSubtarget::R700">;
 339 def isR700 : Predicate<"Subtarget.getGeneration() == AMDGPUSubtarget::R700">;
 340 def isEG : Predicate<
 341   "Subtarget.getGeneration() >= AMDGPUSubtarget::EVERGREEN && "
 342   "Subtarget.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS && "
 343   "!Subtarget.hasCaymanISA()">;
 344
 345 def isCayman : Predicate<"Subtarget.hasCaymanISA()">;
 346 def isEGorCayman : Predicate<"Subtarget.getGeneration() == "
 347                              "AMDGPUSubtarget::EVERGREEN"
 348                             "|| Subtarget.getGeneration() =="
 349                             "AMDGPUSubtarget::NORTHERN_ISLANDS">;
 350
 351 def isR600toCayman : Predicate<
 352                      "Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS">;
 353
 354 //===----------------------------------------------------------------------===//
 355 // R600 SDNodes
 356 //===----------------------------------------------------------------------===//
 357
 358 def INTERP_PAIR_XY :  AMDGPUShaderInst <
 359   (outs R600_TReg32_X:$dst0, R600_TReg32_Y:$dst1),
 360   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 361   "INTERP_PAIR_XY $src0 $src1 $src2 : $dst0 dst1",
 362   []>;
 363
 364 def INTERP_PAIR_ZW :  AMDGPUShaderInst <
 365   (outs R600_TReg32_Z:$dst0, R600_TReg32_W:$dst1),
 366   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 367   "INTERP_PAIR_ZW $src0 $src1 $src2 : $dst0 dst1",
 368   []>;
 369
 370 def CONST_ADDRESS: SDNode<"AMDGPUISD::CONST_ADDRESS",
 371   SDTypeProfile<1, -1, [SDTCisInt<0>, SDTCisPtrTy<1>]>,
 372   [SDNPVariadic]
 373 >;
 374
 375 def DOT4 : SDNode<"AMDGPUISD::DOT4",
 376   SDTypeProfile<1, 8, [SDTCisFP<0>, SDTCisVT<1, f32>, SDTCisVT<2, f32>,
 377       SDTCisVT<3, f32>, SDTCisVT<4, f32>, SDTCisVT<5, f32>,
 378       SDTCisVT<6, f32>, SDTCisVT<7, f32>, SDTCisVT<8, f32>]>,
 379   []
 380 >;
 381
 382 def COS_HW : SDNode<"AMDGPUISD::COS_HW",
 383   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 384 >;
 385
 386 def SIN_HW : SDNode<"AMDGPUISD::SIN_HW",
 387   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 388 >;
 389
 390 def TEXTURE_FETCH_Type : SDTypeProfile<1, 19, [SDTCisFP<0>]>;
 391
 392 def TEXTURE_FETCH: SDNode<"AMDGPUISD::TEXTURE_FETCH", TEXTURE_FETCH_Type, []>;
 393
 394 multiclass TexPattern<bits<32> TextureOp, Instruction inst, ValueType vt = v4f32> {
 395 def : Pat<(TEXTURE_FETCH (i32 TextureOp), vt:$SRC_GPR,
 396           (i32 imm:$srcx), (i32 imm:$srcy), (i32 imm:$srcz), (i32 imm:$srcw),
 397           (i32 imm:$offsetx), (i32 imm:$offsety), (i32 imm:$offsetz),
 398           (i32 imm:$DST_SEL_X), (i32 imm:$DST_SEL_Y), (i32 imm:$DST_SEL_Z),
 399           (i32 imm:$DST_SEL_W),
 400           (i32 imm:$RESOURCE_ID), (i32 imm:$SAMPLER_ID),
 401           (i32 imm:$COORD_TYPE_X), (i32 imm:$COORD_TYPE_Y), (i32 imm:$COORD_TYPE_Z),
 402           (i32 imm:$COORD_TYPE_W)),
 403           (inst R600_Reg128:$SRC_GPR,
 404           imm:$srcx, imm:$srcy, imm:$srcz, imm:$srcw,
 405           imm:$offsetx, imm:$offsety, imm:$offsetz,
 406           imm:$DST_SEL_X, imm:$DST_SEL_Y, imm:$DST_SEL_Z,
 407           imm:$DST_SEL_W,
 408           imm:$RESOURCE_ID, imm:$SAMPLER_ID,
 409           imm:$COORD_TYPE_X, imm:$COORD_TYPE_Y, imm:$COORD_TYPE_Z,
 410           imm:$COORD_TYPE_W)>;
 411 }
 412
 413 //===----------------------------------------------------------------------===//
 414 // Interpolation Instructions
 415 //===----------------------------------------------------------------------===//
 416
 417 def INTERP_VEC_LOAD :  AMDGPUShaderInst <
 418   (outs R600_Reg128:$dst),
 419   (ins i32imm:$src0),
 420   "INTERP_LOAD $src0 : $dst",
 421   []>;
 422
 423 def INTERP_XY : R600_2OP <0xD6, "INTERP_XY", []> {
 424   let bank_swizzle = 5;
 425 }
 426
 427 def INTERP_ZW : R600_2OP <0xD7, "INTERP_ZW", []> {
 428   let bank_swizzle = 5;
 429 }
 430
 431 def INTERP_LOAD_P0 : R600_1OP <0xE0, "INTERP_LOAD_P0", []>;
 432
 433 //===----------------------------------------------------------------------===//
 434 // Export Instructions
 435 //===----------------------------------------------------------------------===//
 436
 437 def ExportType : SDTypeProfile<0, 7, [SDTCisFP<0>, SDTCisInt<1>]>;
 438
 439 def EXPORT: SDNode<"AMDGPUISD::EXPORT", ExportType,
 440   [SDNPHasChain, SDNPSideEffect]>;
 441
 442 class ExportWord0 {
 443   field bits<32> Word0;
 444
 445   bits<13> arraybase;
 446   bits<2> type;
 447   bits<7> gpr;
 448   bits<2> elem_size;
 449
 450   let Word0{12-0} = arraybase;
 451   let Word0{14-13} = type;
 452   let Word0{21-15} = gpr;
 453   let Word0{22} = 0; // RW_REL
 454   let Word0{29-23} = 0; // INDEX_GPR
 455   let Word0{31-30} = elem_size;
 456 }
 457
 458 class ExportSwzWord1 {
 459   field bits<32> Word1;
 460
 461   bits<3> sw_x;
 462   bits<3> sw_y;
 463   bits<3> sw_z;
 464   bits<3> sw_w;
 465   bits<1> eop;
 466   bits<8> inst;
 467
 468   let Word1{2-0} = sw_x;
 469   let Word1{5-3} = sw_y;
 470   let Word1{8-6} = sw_z;
 471   let Word1{11-9} = sw_w;
 472 }
 473
 474 class ExportBufWord1 {
 475   field bits<32> Word1;
 476
 477   bits<12> arraySize;
 478   bits<4> compMask;
 479   bits<1> eop;
 480   bits<8> inst;
 481
 482   let Word1{11-0} = arraySize;
 483   let Word1{15-12} = compMask;
 484 }
 485
 486 multiclass ExportPattern<Instruction ExportInst, bits<8> cf_inst> {
 487   def : Pat<(int_R600_store_pixel_depth R600_Reg32:$reg),
 488     (ExportInst
 489         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 490         0, 61, 0, 7, 7, 7, cf_inst, 0)
 491   >;
 492
 493   def : Pat<(int_R600_store_pixel_stencil R600_Reg32:$reg),
 494     (ExportInst
 495         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 496         0, 61, 7, 0, 7, 7, cf_inst, 0)
 497   >;
 498
 499   def : Pat<(int_R600_store_dummy (i32 imm:$type)),
 500     (ExportInst
 501         (v4f32 (IMPLICIT_DEF)), imm:$type, 0, 7, 7, 7, 7, cf_inst, 0)
 502   >;
 503
 504   def : Pat<(int_R600_store_dummy 1),
 505     (ExportInst
 506         (v4f32 (IMPLICIT_DEF)), 1, 60, 7, 7, 7, 7, cf_inst, 0)
 507   >;
 508
 509   def : Pat<(EXPORT (v4f32 R600_Reg128:$src), (i32 imm:$base), (i32 imm:$type),
 510     (i32 imm:$swz_x), (i32 imm:$swz_y), (i32 imm:$swz_z), (i32 imm:$swz_w)),
 511         (ExportInst R600_Reg128:$src, imm:$type, imm:$base,
 512         imm:$swz_x, imm:$swz_y, imm:$swz_z, imm:$swz_w, cf_inst, 0)
 513   >;
 514
 515 }
 516
 517 multiclass SteamOutputExportPattern<Instruction ExportInst,
 518     bits<8> buf0inst, bits<8> buf1inst, bits<8> buf2inst, bits<8> buf3inst> {
 519 // Stream0
 520   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 521       (i32 imm:$arraybase), (i32 0), (i32 imm:$mask)),
 522       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 523       4095, imm:$mask, buf0inst, 0)>;
 524 // Stream1
 525   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 526       (i32 imm:$arraybase), (i32 1), (i32 imm:$mask)),
 527       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 528       4095, imm:$mask, buf1inst, 0)>;
 529 // Stream2
 530   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 531       (i32 imm:$arraybase), (i32 2), (i32 imm:$mask)),
 532       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 533       4095, imm:$mask, buf2inst, 0)>;
 534 // Stream3
 535   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 536       (i32 imm:$arraybase), (i32 3), (i32 imm:$mask)),
 537       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 538       4095, imm:$mask, buf3inst, 0)>;
 539 }
 540
 541 // Export Instructions should not be duplicated by TailDuplication pass
 542 // (which assumes that duplicable instruction are affected by exec mask)
 543 let usesCustomInserter = 1, isNotDuplicable = 1 in {
 544
 545 class ExportSwzInst : InstR600ISA<(
 546     outs),
 547     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 548     RSel:$sw_x, RSel:$sw_y, RSel:$sw_z, RSel:$sw_w, i32imm:$inst,
 549     i32imm:$eop),
 550     !strconcat("EXPORT", " $gpr.$sw_x$sw_y$sw_z$sw_w"),
 551     []>, ExportWord0, ExportSwzWord1 {
 552   let elem_size = 3;
 553   let Inst{31-0} = Word0;
 554   let Inst{63-32} = Word1;
 555   let IsExport = 1;
 556 }
 557
 558 } // End usesCustomInserter = 1
 559
 560 class ExportBufInst : InstR600ISA<(
 561     outs),
 562     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 563     i32imm:$arraySize, i32imm:$compMask, i32imm:$inst, i32imm:$eop),
 564     !strconcat("EXPORT", " $gpr"),
 565     []>, ExportWord0, ExportBufWord1 {
 566   let elem_size = 0;
 567   let Inst{31-0} = Word0;
 568   let Inst{63-32} = Word1;
 569   let IsExport = 1;
 570 }
 571
 572 //===----------------------------------------------------------------------===//
 573 // Control Flow Instructions
 574 //===----------------------------------------------------------------------===//
 575
 576
 577 def KCACHE : InstFlag<"printKCache">;
 578
 579 class ALU_CLAUSE<bits<4> inst, string OpName> : AMDGPUInst <(outs),
 580 (ins i32imm:$ADDR, i32imm:$KCACHE_BANK0, i32imm:$KCACHE_BANK1,
 581 KCACHE:$KCACHE_MODE0, KCACHE:$KCACHE_MODE1,
 582 i32imm:$KCACHE_ADDR0, i32imm:$KCACHE_ADDR1,
 583 i32imm:$COUNT, i32imm:$Enabled),
 584 !strconcat(OpName, " $COUNT, @$ADDR, "
 585 "KC0[$KCACHE_MODE0], KC1[$KCACHE_MODE1]"),
 586 [] >, CF_ALU_WORD0, CF_ALU_WORD1 {
 587   field bits<64> Inst;
 588
 589   let CF_INST = inst;
 590   let ALT_CONST = 0;
 591   let WHOLE_QUAD_MODE = 0;
 592   let BARRIER = 1;
 593
 594   let Inst{31-0} = Word0;
 595   let Inst{63-32} = Word1;
 596 }
 597
 598 class CF_WORD0_R600 {
 599   field bits<32> Word0;
 600
 601   bits<32> ADDR;
 602
 603   let Word0 = ADDR;
 604 }
 605
 606 class CF_CLAUSE_R600 <bits<7> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 607 ins, AsmPrint, [] >, CF_WORD0_R600, CF_WORD1_R600 {
 608   field bits<64> Inst;
 609   bits<4> CNT;
 610
 611   let CF_INST = inst;
 612   let BARRIER = 1;
 613   let CF_CONST = 0;
 614   let VALID_PIXEL_MODE = 0;
 615   let COND = 0;
 616   let COUNT = CNT{2-0};
 617   let CALL_COUNT = 0;
 618   let COUNT_3 = CNT{3};
 619   let END_OF_PROGRAM = 0;
 620   let WHOLE_QUAD_MODE = 0;
 621
 622   let Inst{31-0} = Word0;
 623   let Inst{63-32} = Word1;
 624 }
 625
 626 class CF_CLAUSE_EG <bits<8> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 627 ins, AsmPrint, [] >, CF_WORD0_EG, CF_WORD1_EG {
 628   field bits<64> Inst;
 629
 630   let CF_INST = inst;
 631   let BARRIER = 1;
 632   let JUMPTABLE_SEL = 0;
 633   let CF_CONST = 0;
 634   let VALID_PIXEL_MODE = 0;
 635   let COND = 0;
 636   let END_OF_PROGRAM = 0;
 637
 638   let Inst{31-0} = Word0;
 639   let Inst{63-32} = Word1;
 640 }
 641
 642 def CF_ALU : ALU_CLAUSE<8, "ALU">;
 643 def CF_ALU_PUSH_BEFORE : ALU_CLAUSE<9, "ALU_PUSH_BEFORE">;
 644 def CF_ALU_POP_AFTER : ALU_CLAUSE<10, "ALU_POP_AFTER">;
 645
 646 def FETCH_CLAUSE : AMDGPUInst <(outs),
 647 (ins i32imm:$addr), "Fetch clause starting at $addr:", [] > {
 648   field bits<8> Inst;
 649   bits<8> num;
 650   let Inst = num;
 651 }
 652
 653 def ALU_CLAUSE : AMDGPUInst <(outs),
 654 (ins i32imm:$addr), "ALU clause starting at $addr:", [] > {
 655   field bits<8> Inst;
 656   bits<8> num;
 657   let Inst = num;
 658 }
 659
 660 def LITERALS : AMDGPUInst <(outs),
 661 (ins LITERAL:$literal1, LITERAL:$literal2), "$literal1, $literal2", [] > {
 662   field bits<64> Inst;
 663   bits<32> literal1;
 664   bits<32> literal2;
 665
 666   let Inst{31-0} = literal1;
 667   let Inst{63-32} = literal2;
 668 }
 669
 670 def PAD : AMDGPUInst <(outs), (ins), "PAD", [] > {
 671   field bits<64> Inst;
 672 }
 673
 674 let Predicates = [isR600toCayman] in {
 675
 676 //===----------------------------------------------------------------------===//
 677 // Common Instructions R600, R700, Evergreen, Cayman
 678 //===----------------------------------------------------------------------===//
 679
 680 def ADD : R600_2OP_Helper <0x0, "ADD", fadd>;
 681 // Non-IEEE MUL: 0 * anything = 0
 682 def MUL : R600_2OP_Helper <0x1, "MUL NON-IEEE", int_AMDGPU_mul>;
 683 def MUL_IEEE : R600_2OP_Helper <0x2, "MUL_IEEE", fmul>;
 684 def MAX : R600_2OP_Helper <0x3, "MAX", AMDGPUfmax>;
 685 def MIN : R600_2OP_Helper <0x4, "MIN", AMDGPUfmin>;
 686
 687 // For the SET* instructions there is a naming conflict in TargetSelectionDAG.td,
 688 // so some of the instruction names don't match the asm string.
 689 // XXX: Use the defs in TargetSelectionDAG.td instead of intrinsics.
 690 def SETE : R600_2OP <
 691   0x08, "SETE",
 692   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_EQ))]
 693 >;
 694
 695 def SGT : R600_2OP <
 696   0x09, "SETGT",
 697   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_GT))]
 698 >;
 699
 700 def SGE : R600_2OP <
 701   0xA, "SETGE",
 702   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_GE))]
 703 >;
 704
 705 def SNE : R600_2OP <
 706   0xB, "SETNE",
 707   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_NE))]
 708 >;
 709
 710 def SETE_DX10 : R600_2OP <
 711   0xC, "SETE_DX10",
 712   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_EQ))]
 713 >;
 714
 715 def SETGT_DX10 : R600_2OP <
 716   0xD, "SETGT_DX10",
 717   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_GT))]
 718 >;
 719
 720 def SETGE_DX10 : R600_2OP <
 721   0xE, "SETGE_DX10",
 722   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_GE))]
 723 >;
 724
 725 def SETNE_DX10 : R600_2OP <
 726   0xF, "SETNE_DX10",
 727   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_NE))]
 728 >;
 729
 730 def FRACT : R600_1OP_Helper <0x10, "FRACT", AMDGPUfract>;
 731 def TRUNC : R600_1OP_Helper <0x11, "TRUNC", int_AMDGPU_trunc>;
 732 def CEIL : R600_1OP_Helper <0x12, "CEIL", fceil>;
 733 def RNDNE : R600_1OP_Helper <0x13, "RNDNE", frint>;
 734 def FLOOR : R600_1OP_Helper <0x14, "FLOOR", ffloor>;
 735
 736 def MOV : R600_1OP <0x19, "MOV", []>;
 737
 738 let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1 in {
 739
 740 class MOV_IMM <ValueType vt, Operand immType> : AMDGPUInst <
 741   (outs R600_Reg32:$dst),
 742   (ins immType:$imm),
 743   "",
 744   []
 745 >;
 746
 747 } // end let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1
 748
 749 def MOV_IMM_I32 : MOV_IMM<i32, i32imm>;
 750 def : Pat <
 751   (imm:$val),
 752   (MOV_IMM_I32 imm:$val)
 753 >;
 754
 755 def MOV_IMM_F32 : MOV_IMM<f32, f32imm>;
 756 def : Pat <
 757   (fpimm:$val),
 758   (MOV_IMM_F32  fpimm:$val)
 759 >;
 760
 761 def PRED_SETE : R600_2OP <0x20, "PRED_SETE", []>;
 762 def PRED_SETGT : R600_2OP <0x21, "PRED_SETGT", []>;
 763 def PRED_SETGE : R600_2OP <0x22, "PRED_SETGE", []>;
 764 def PRED_SETNE : R600_2OP <0x23, "PRED_SETNE", []>;
 765
 766 let hasSideEffects = 1 in {
 767
 768 def KILLGT : R600_2OP <0x2D, "KILLGT", []>;
 769
 770 } // end hasSideEffects
 771
 772 def AND_INT : R600_2OP_Helper <0x30, "AND_INT", and>;
 773 def OR_INT : R600_2OP_Helper <0x31, "OR_INT", or>;
 774 def XOR_INT : R600_2OP_Helper <0x32, "XOR_INT", xor>;
 775 def NOT_INT : R600_1OP_Helper <0x33, "NOT_INT", not>;
 776 def ADD_INT : R600_2OP_Helper <0x34, "ADD_INT", add>;
 777 def SUB_INT : R600_2OP_Helper <0x35, "SUB_INT", sub>;
 778 def MAX_INT : R600_2OP_Helper <0x36, "MAX_INT", AMDGPUsmax>;
 779 def MIN_INT : R600_2OP_Helper <0x37, "MIN_INT", AMDGPUsmin>;
 780 def MAX_UINT : R600_2OP_Helper <0x38, "MAX_UINT", AMDGPUumax>;
 781 def MIN_UINT : R600_2OP_Helper <0x39, "MIN_UINT", AMDGPUumin>;
 782
 783 def SETE_INT : R600_2OP <
 784   0x3A, "SETE_INT",
 785   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETEQ))]
 786 >;
 787
 788 def SETGT_INT : R600_2OP <
 789   0x3B, "SETGT_INT",
 790   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGT))]
 791 >;
 792
 793 def SETGE_INT : R600_2OP <
 794   0x3C, "SETGE_INT",
 795   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGE))]
 796 >;
 797
 798 def SETNE_INT : R600_2OP <
 799   0x3D, "SETNE_INT",
 800   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETNE))]
 801 >;
 802
 803 def SETGT_UINT : R600_2OP <
 804   0x3E, "SETGT_UINT",
 805   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGT))]
 806 >;
 807
 808 def SETGE_UINT : R600_2OP <
 809   0x3F, "SETGE_UINT",
 810   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGE))]
 811 >;
 812
 813 def PRED_SETE_INT : R600_2OP <0x42, "PRED_SETE_INT", []>;
 814 def PRED_SETGT_INT : R600_2OP <0x43, "PRED_SETGE_INT", []>;
 815 def PRED_SETGE_INT : R600_2OP <0x44, "PRED_SETGE_INT", []>;
 816 def PRED_SETNE_INT : R600_2OP <0x45, "PRED_SETNE_INT", []>;
 817
 818 def CNDE_INT : R600_3OP <
 819   0x1C, "CNDE_INT",
 820   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_EQ))]
 821 >;
 822
 823 def CNDGE_INT : R600_3OP <
 824   0x1E, "CNDGE_INT",
 825   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GE))]
 826 >;
 827
 828 def CNDGT_INT : R600_3OP <
 829   0x1D, "CNDGT_INT",
 830   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GT))]
 831 >;
 832
 833 //===----------------------------------------------------------------------===//
 834 // Texture instructions
 835 //===----------------------------------------------------------------------===//
 836
 837 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 838
 839 class R600_TEX <bits<11> inst, string opName> :
 840   InstR600 <(outs R600_Reg128:$DST_GPR),
 841           (ins R600_Reg128:$SRC_GPR,
 842           RSel:$srcx, RSel:$srcy, RSel:$srcz, RSel:$srcw,
 843           i32imm:$offsetx, i32imm:$offsety, i32imm:$offsetz,
 844           RSel:$DST_SEL_X, RSel:$DST_SEL_Y, RSel:$DST_SEL_Z, RSel:$DST_SEL_W,
 845           i32imm:$RESOURCE_ID, i32imm:$SAMPLER_ID,
 846           CT:$COORD_TYPE_X, CT:$COORD_TYPE_Y, CT:$COORD_TYPE_Z,
 847           CT:$COORD_TYPE_W),
 848           !strconcat(opName,
 849           " $DST_GPR.$DST_SEL_X$DST_SEL_Y$DST_SEL_Z$DST_SEL_W, "
 850           "$SRC_GPR.$srcx$srcy$srcz$srcw "
 851           "RID:$RESOURCE_ID SID:$SAMPLER_ID "
 852           "CT:$COORD_TYPE_X$COORD_TYPE_Y$COORD_TYPE_Z$COORD_TYPE_W"),
 853           [],
 854           NullALU>, TEX_WORD0, TEX_WORD1, TEX_WORD2 {
 855   let Inst{31-0} = Word0;
 856   let Inst{63-32} = Word1;
 857
 858   let TEX_INST = inst{4-0};
 859   let SRC_REL = 0;
 860   let DST_REL = 0;
 861   let LOD_BIAS = 0;
 862
 863   let INST_MOD = 0;
 864   let FETCH_WHOLE_QUAD = 0;
 865   let ALT_CONST = 0;
 866   let SAMPLER_INDEX_MODE = 0;
 867   let RESOURCE_INDEX_MODE = 0;
 868
 869   let TEXInst = 1;
 870 }
 871
 872 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 873
 874
 875
 876 def TEX_SAMPLE : R600_TEX <0x10, "TEX_SAMPLE">;
 877 def TEX_SAMPLE_C : R600_TEX <0x18, "TEX_SAMPLE_C">;
 878 def TEX_SAMPLE_L : R600_TEX <0x11, "TEX_SAMPLE_L">;
 879 def TEX_SAMPLE_C_L : R600_TEX <0x19, "TEX_SAMPLE_C_L">;
 880 def TEX_SAMPLE_LB : R600_TEX <0x12, "TEX_SAMPLE_LB">;
 881 def TEX_SAMPLE_C_LB : R600_TEX <0x1A, "TEX_SAMPLE_C_LB">;
 882 def TEX_LD : R600_TEX <0x03, "TEX_LD">;
 883 def TEX_GET_TEXTURE_RESINFO : R600_TEX <0x04, "TEX_GET_TEXTURE_RESINFO">;
 884 def TEX_GET_GRADIENTS_H : R600_TEX <0x07, "TEX_GET_GRADIENTS_H">;
 885 def TEX_GET_GRADIENTS_V : R600_TEX <0x08, "TEX_GET_GRADIENTS_V">;
 886 def TEX_SET_GRADIENTS_H : R600_TEX <0x0B, "TEX_SET_GRADIENTS_H">;
 887 def TEX_SET_GRADIENTS_V : R600_TEX <0x0C, "TEX_SET_GRADIENTS_V">;
 888 def TEX_SAMPLE_G : R600_TEX <0x14, "TEX_SAMPLE_G">;
 889 def TEX_SAMPLE_C_G : R600_TEX <0x1C, "TEX_SAMPLE_C_G">;
 890
 891 defm : TexPattern<0, TEX_SAMPLE>;
 892 defm : TexPattern<1, TEX_SAMPLE_C>;
 893 defm : TexPattern<2, TEX_SAMPLE_L>;
 894 defm : TexPattern<3, TEX_SAMPLE_C_L>;
 895 defm : TexPattern<4, TEX_SAMPLE_LB>;
 896 defm : TexPattern<5, TEX_SAMPLE_C_LB>;
 897 defm : TexPattern<6, TEX_LD, v4i32>;
 898 defm : TexPattern<7, TEX_GET_TEXTURE_RESINFO, v4i32>;
 899 defm : TexPattern<8, TEX_GET_GRADIENTS_H>;
 900 defm : TexPattern<9, TEX_GET_GRADIENTS_V>;
 901
 902 //===----------------------------------------------------------------------===//
 903 // Helper classes for common instructions
 904 //===----------------------------------------------------------------------===//
 905
 906 class MUL_LIT_Common <bits<5> inst> : R600_3OP <
 907   inst, "MUL_LIT",
 908   []
 909 >;
 910
 911 class MULADD_Common <bits<5> inst> : R600_3OP <
 912   inst, "MULADD",
 913   []
 914 >;
 915
 916 class MULADD_IEEE_Common <bits<5> inst> : R600_3OP <
 917   inst, "MULADD_IEEE",
 918   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
 919 >;
 920
 921 class CNDE_Common <bits<5> inst> : R600_3OP <
 922   inst, "CNDE",
 923   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_EQ))]
 924 >;
 925
 926 class CNDGT_Common <bits<5> inst> : R600_3OP <
 927   inst, "CNDGT",
 928   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_GT))]
 929 >;
 930
 931 class CNDGE_Common <bits<5> inst> : R600_3OP <
 932   inst, "CNDGE",
 933   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_GE))]
 934 >;
 935
 936
 937 let isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
 938 class R600_VEC2OP<list<dag> pattern> : InstR600 <(outs R600_Reg32:$dst), (ins
 939 // Slot X
 940    UEM:$update_exec_mask_X, UP:$update_pred_X, WRITE:$write_X,
 941    OMOD:$omod_X, REL:$dst_rel_X, CLAMP:$clamp_X,
 942    R600_TReg32_X:$src0_X, NEG:$src0_neg_X, REL:$src0_rel_X, ABS:$src0_abs_X, SEL:$src0_sel_X,
 943    R600_TReg32_X:$src1_X, NEG:$src1_neg_X, REL:$src1_rel_X, ABS:$src1_abs_X, SEL:$src1_sel_X,
 944    R600_Pred:$pred_sel_X,
 945 // Slot Y
 946    UEM:$update_exec_mask_Y, UP:$update_pred_Y, WRITE:$write_Y,
 947    OMOD:$omod_Y, REL:$dst_rel_Y, CLAMP:$clamp_Y,
 948    R600_TReg32_Y:$src0_Y, NEG:$src0_neg_Y, REL:$src0_rel_Y, ABS:$src0_abs_Y, SEL:$src0_sel_Y,
 949    R600_TReg32_Y:$src1_Y, NEG:$src1_neg_Y, REL:$src1_rel_Y, ABS:$src1_abs_Y, SEL:$src1_sel_Y,
 950    R600_Pred:$pred_sel_Y,
 951 // Slot Z
 952    UEM:$update_exec_mask_Z, UP:$update_pred_Z, WRITE:$write_Z,
 953    OMOD:$omod_Z, REL:$dst_rel_Z, CLAMP:$clamp_Z,
 954    R600_TReg32_Z:$src0_Z, NEG:$src0_neg_Z, REL:$src0_rel_Z, ABS:$src0_abs_Z, SEL:$src0_sel_Z,
 955    R600_TReg32_Z:$src1_Z, NEG:$src1_neg_Z, REL:$src1_rel_Z, ABS:$src1_abs_Z, SEL:$src1_sel_Z,
 956    R600_Pred:$pred_sel_Z,
 957 // Slot W
 958    UEM:$update_exec_mask_W, UP:$update_pred_W, WRITE:$write_W,
 959    OMOD:$omod_W, REL:$dst_rel_W, CLAMP:$clamp_W,
 960    R600_TReg32_W:$src0_W, NEG:$src0_neg_W, REL:$src0_rel_W, ABS:$src0_abs_W, SEL:$src0_sel_W,
 961    R600_TReg32_W:$src1_W, NEG:$src1_neg_W, REL:$src1_rel_W, ABS:$src1_abs_W, SEL:$src1_sel_W,
 962    R600_Pred:$pred_sel_W,
 963    LITERAL:$literal0, LITERAL:$literal1),
 964   "",
 965   pattern,
 966   AnyALU> {
 967
 968   let UseNamedOperandTable = 1;
 969
 970 }
 971 }
 972
 973 def DOT_4 : R600_VEC2OP<[(set R600_Reg32:$dst, (DOT4
 974   R600_TReg32_X:$src0_X, R600_TReg32_X:$src1_X,
 975   R600_TReg32_Y:$src0_Y, R600_TReg32_Y:$src1_Y,
 976   R600_TReg32_Z:$src0_Z, R600_TReg32_Z:$src1_Z,
 977   R600_TReg32_W:$src0_W, R600_TReg32_W:$src1_W))]>;
 978
 979
 980 class DOT4_Common <bits<11> inst> : R600_2OP <inst, "DOT4", []>;
 981
 982
 983 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 984 multiclass CUBE_Common <bits<11> inst> {
 985
 986   def _pseudo : InstR600 <
 987     (outs R600_Reg128:$dst),
 988     (ins R600_Reg128:$src0),
 989     "CUBE $dst $src0",
 990     [(set v4f32:$dst, (int_AMDGPU_cube v4f32:$src0))],
 991     VecALU
 992   > {
 993     let isPseudo = 1;
 994     let UseNamedOperandTable = 1;
 995   }
 996
 997   def _real : R600_2OP <inst, "CUBE", []>;
 998 }
 999 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
1000
1001 class EXP_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1002   inst, "EXP_IEEE", fexp2
1003 > {
1004   let TransOnly = 1;
1005   let Itinerary = TransALU;
1006 }
1007
1008 class FLT_TO_INT_Common <bits<11> inst> : R600_1OP_Helper <
1009   inst, "FLT_TO_INT", fp_to_sint
1010 > {
1011   let TransOnly = 1;
1012   let Itinerary = TransALU;
1013 }
1014
1015 class INT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1016   inst, "INT_TO_FLT", sint_to_fp
1017 > {
1018   let TransOnly = 1;
1019   let Itinerary = TransALU;
1020 }
1021
1022 class FLT_TO_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1023   inst, "FLT_TO_UINT", fp_to_uint
1024 > {
1025   let TransOnly = 1;
1026   let Itinerary = TransALU;
1027 }
1028
1029 class UINT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1030   inst, "UINT_TO_FLT", uint_to_fp
1031 > {
1032   let TransOnly = 1;
1033   let Itinerary = TransALU;
1034 }
1035
1036 class LOG_CLAMPED_Common <bits<11> inst> : R600_1OP <
1037   inst, "LOG_CLAMPED", []
1038 >;
1039
1040 class LOG_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1041   inst, "LOG_IEEE", flog2
1042 > {
1043   let TransOnly = 1;
1044   let Itinerary = TransALU;
1045 }
1046
1047 class LSHL_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHL", shl>;
1048 class LSHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHR", srl>;
1049 class ASHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "ASHR", sra>;
1050 class MULHI_INT_Common <bits<11> inst> : R600_2OP_Helper <
1051   inst, "MULHI_INT", mulhs
1052 > {
1053   let TransOnly = 1;
1054   let Itinerary = TransALU;
1055 }
1056 class MULHI_UINT_Common <bits<11> inst> : R600_2OP_Helper <
1057   inst, "MULHI", mulhu
1058 > {
1059   let TransOnly = 1;
1060   let Itinerary = TransALU;
1061 }
1062 class MULLO_INT_Common <bits<11> inst> : R600_2OP_Helper <
1063   inst, "MULLO_INT", mul
1064 > {
1065   let TransOnly = 1;
1066   let Itinerary = TransALU;
1067 }
1068 class MULLO_UINT_Common <bits<11> inst> : R600_2OP <inst, "MULLO_UINT", []> {
1069   let TransOnly = 1;
1070   let Itinerary = TransALU;
1071 }
1072
1073 class RECIP_CLAMPED_Common <bits<11> inst> : R600_1OP <
1074   inst, "RECIP_CLAMPED", []
1075 > {
1076   let TransOnly = 1;
1077   let Itinerary = TransALU;
1078 }
1079
1080 class RECIP_IEEE_Common <bits<11> inst> : R600_1OP <
1081   inst, "RECIP_IEEE", [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
1082 > {
1083   let TransOnly = 1;
1084   let Itinerary = TransALU;
1085 }
1086
1087 class RECIP_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1088   inst, "RECIP_UINT", AMDGPUurecip
1089 > {
1090   let TransOnly = 1;
1091   let Itinerary = TransALU;
1092 }
1093
1094 class RECIPSQRT_CLAMPED_Common <bits<11> inst> : R600_1OP_Helper <
1095   inst, "RECIPSQRT_CLAMPED", int_AMDGPU_rsq
1096 > {
1097   let TransOnly = 1;
1098   let Itinerary = TransALU;
1099 }
1100
1101 class RECIPSQRT_IEEE_Common <bits<11> inst> : R600_1OP <
1102   inst, "RECIPSQRT_IEEE", []
1103 > {
1104   let TransOnly = 1;
1105   let Itinerary = TransALU;
1106 }
1107
1108 class SIN_Common <bits<11> inst> : R600_1OP <
1109   inst, "SIN", [(set f32:$dst, (SIN_HW f32:$src0))]>{
1110   let Trig = 1;
1111   let TransOnly = 1;
1112   let Itinerary = TransALU;
1113 }
1114
1115 class COS_Common <bits<11> inst> : R600_1OP <
1116   inst, "COS", [(set f32:$dst, (COS_HW f32:$src0))]> {
1117   let Trig = 1;
1118   let TransOnly = 1;
1119   let Itinerary = TransALU;
1120 }
1121
1122 //===----------------------------------------------------------------------===//
1123 // Helper patterns for complex intrinsics
1124 //===----------------------------------------------------------------------===//
1125
1126 multiclass DIV_Common <InstR600 recip_ieee> {
1127 def : Pat<
1128   (int_AMDGPU_div f32:$src0, f32:$src1),
1129   (MUL_IEEE $src0, (recip_ieee $src1))
1130 >;
1131
1132 def : Pat<
1133   (fdiv f32:$src0, f32:$src1),
1134   (MUL_IEEE $src0, (recip_ieee $src1))
1135 >;
1136 }
1137
1138 class TGSI_LIT_Z_Common <InstR600 mul_lit, InstR600 log_clamped, InstR600 exp_ieee>
1139   : Pat <
1140   (int_TGSI_lit_z f32:$src_x, f32:$src_y, f32:$src_w),
1141   (exp_ieee (mul_lit (log_clamped (MAX $src_y, (f32 ZERO))), $src_w, $src_x))
1142 >;
1143
1144 //===----------------------------------------------------------------------===//
1145 // R600 / R700 Instructions
1146 //===----------------------------------------------------------------------===//
1147
1148 let Predicates = [isR600] in {
1149
1150   def MUL_LIT_r600 : MUL_LIT_Common<0x0C>;
1151   def MULADD_r600 : MULADD_Common<0x10>;
1152   def MULADD_IEEE_r600 : MULADD_IEEE_Common<0x14>;
1153   def CNDE_r600 : CNDE_Common<0x18>;
1154   def CNDGT_r600 : CNDGT_Common<0x19>;
1155   def CNDGE_r600 : CNDGE_Common<0x1A>;
1156   def DOT4_r600 : DOT4_Common<0x50>;
1157   defm CUBE_r600 : CUBE_Common<0x52>;
1158   def EXP_IEEE_r600 : EXP_IEEE_Common<0x61>;
1159   def LOG_CLAMPED_r600 : LOG_CLAMPED_Common<0x62>;
1160   def LOG_IEEE_r600 : LOG_IEEE_Common<0x63>;
1161   def RECIP_CLAMPED_r600 : RECIP_CLAMPED_Common<0x64>;
1162   def RECIP_IEEE_r600 : RECIP_IEEE_Common<0x66>;
1163   def RECIPSQRT_CLAMPED_r600 : RECIPSQRT_CLAMPED_Common<0x67>;
1164   def RECIPSQRT_IEEE_r600 : RECIPSQRT_IEEE_Common<0x69>;
1165   def FLT_TO_INT_r600 : FLT_TO_INT_Common<0x6b>;
1166   def INT_TO_FLT_r600 : INT_TO_FLT_Common<0x6c>;
1167   def FLT_TO_UINT_r600 : FLT_TO_UINT_Common<0x79>;
1168   def UINT_TO_FLT_r600 : UINT_TO_FLT_Common<0x6d>;
1169   def SIN_r600 : SIN_Common<0x6E>;
1170   def COS_r600 : COS_Common<0x6F>;
1171   def ASHR_r600 : ASHR_Common<0x70>;
1172   def LSHR_r600 : LSHR_Common<0x71>;
1173   def LSHL_r600 : LSHL_Common<0x72>;
1174   def MULLO_INT_r600 : MULLO_INT_Common<0x73>;
1175   def MULHI_INT_r600 : MULHI_INT_Common<0x74>;
1176   def MULLO_UINT_r600 : MULLO_UINT_Common<0x75>;
1177   def MULHI_UINT_r600 : MULHI_UINT_Common<0x76>;
1178   def RECIP_UINT_r600 : RECIP_UINT_Common <0x78>;
1179
1180   defm DIV_r600 : DIV_Common<RECIP_IEEE_r600>;
1181   def : POW_Common <LOG_IEEE_r600, EXP_IEEE_r600, MUL>;
1182   def TGSI_LIT_Z_r600 : TGSI_LIT_Z_Common<MUL_LIT_r600, LOG_CLAMPED_r600, EXP_IEEE_r600>;
1183
1184   def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_r600 $src))>;
1185
1186   def R600_ExportSwz : ExportSwzInst {
1187     let Word1{20-17} = 0; // BURST_COUNT
1188     let Word1{21} = eop;
1189     let Word1{22} = 1; // VALID_PIXEL_MODE
1190     let Word1{30-23} = inst;
1191     let Word1{31} = 1; // BARRIER
1192   }
1193   defm : ExportPattern<R600_ExportSwz, 39>;
1194
1195   def R600_ExportBuf : ExportBufInst {
1196     let Word1{20-17} = 0; // BURST_COUNT
1197     let Word1{21} = eop;
1198     let Word1{22} = 1; // VALID_PIXEL_MODE
1199     let Word1{30-23} = inst;
1200     let Word1{31} = 1; // BARRIER
1201   }
1202   defm : SteamOutputExportPattern<R600_ExportBuf, 0x20, 0x21, 0x22, 0x23>;
1203
1204   def CF_TC_R600 : CF_CLAUSE_R600<1, (ins i32imm:$ADDR, i32imm:$CNT),
1205   "TEX $CNT @$ADDR"> {
1206     let POP_COUNT = 0;
1207   }
1208   def CF_VC_R600 : CF_CLAUSE_R600<2, (ins i32imm:$ADDR, i32imm:$CNT),
1209   "VTX $CNT @$ADDR"> {
1210     let POP_COUNT = 0;
1211   }
1212   def WHILE_LOOP_R600 : CF_CLAUSE_R600<6, (ins i32imm:$ADDR),
1213   "LOOP_START_DX10 @$ADDR"> {
1214     let POP_COUNT = 0;
1215     let CNT = 0;
1216   }
1217   def END_LOOP_R600 : CF_CLAUSE_R600<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1218     let POP_COUNT = 0;
1219     let CNT = 0;
1220   }
1221   def LOOP_BREAK_R600 : CF_CLAUSE_R600<9, (ins i32imm:$ADDR),
1222   "LOOP_BREAK @$ADDR"> {
1223     let POP_COUNT = 0;
1224     let CNT = 0;
1225   }
1226   def CF_CONTINUE_R600 : CF_CLAUSE_R600<8, (ins i32imm:$ADDR),
1227   "CONTINUE @$ADDR"> {
1228     let POP_COUNT = 0;
1229     let CNT = 0;
1230   }
1231   def CF_JUMP_R600 : CF_CLAUSE_R600<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1232   "JUMP @$ADDR POP:$POP_COUNT"> {
1233     let CNT = 0;
1234   }
1235   def CF_ELSE_R600 : CF_CLAUSE_R600<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1236   "ELSE @$ADDR POP:$POP_COUNT"> {
1237     let CNT = 0;
1238   }
1239   def CF_CALL_FS_R600 : CF_CLAUSE_R600<19, (ins), "CALL_FS"> {
1240     let ADDR = 0;
1241     let CNT = 0;
1242     let POP_COUNT = 0;
1243   }
1244   def POP_R600 : CF_CLAUSE_R600<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1245   "POP @$ADDR POP:$POP_COUNT"> {
1246     let CNT = 0;
1247   }
1248   def CF_END_R600 : CF_CLAUSE_R600<0, (ins), "CF_END"> {
1249     let CNT = 0;
1250     let POP_COUNT = 0;
1251     let ADDR = 0;
1252     let END_OF_PROGRAM = 1;
1253   }
1254
1255 }
1256
1257 //===----------------------------------------------------------------------===//
1258 // R700 Only instructions
1259 //===----------------------------------------------------------------------===//
1260
1261 let Predicates = [isR700] in {
1262   def SIN_r700 : SIN_Common<0x6E>;
1263   def COS_r700 : COS_Common<0x6F>;
1264 }
1265
1266 //===----------------------------------------------------------------------===//
1267 // Evergreen / Cayman store instructions
1268 //===----------------------------------------------------------------------===//
1269
1270 let Predicates = [isEGorCayman] in {
1271
1272 class CF_MEM_RAT_CACHELESS <bits<6> rat_inst, bits<4> rat_id, bits<4> mask, dag ins,
1273                            string name, list<dag> pattern>
1274     : EG_CF_RAT <0x57, rat_inst, rat_id, mask, (outs), ins,
1275                  "MEM_RAT_CACHELESS "#name, pattern>;
1276
1277 class CF_MEM_RAT <bits<6> rat_inst, bits<4> rat_id, dag ins, string name,
1278                   list<dag> pattern>
1279     : EG_CF_RAT <0x56, rat_inst, rat_id, 0xf /* mask */, (outs), ins,
1280                  "MEM_RAT "#name, pattern>;
1281
1282 def RAT_MSKOR : CF_MEM_RAT <0x11, 0,
1283   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr),
1284   "MSKOR $rw_gpr.XW, $index_gpr",
1285   [(mskor_global v4i32:$rw_gpr, i32:$index_gpr)]
1286 > {
1287   let eop = 0;
1288 }
1289
1290 } // End Predicates = [isEGorCayman]
1291
1292
1293 //===----------------------------------------------------------------------===//
1294 // Evergreen Only instructions
1295 //===----------------------------------------------------------------------===//
1296
1297 let Predicates = [isEG] in {
1298
1299 def RECIP_IEEE_eg : RECIP_IEEE_Common<0x86>;
1300 defm DIV_eg : DIV_Common<RECIP_IEEE_eg>;
1301
1302 def MULLO_INT_eg : MULLO_INT_Common<0x8F>;
1303 def MULHI_INT_eg : MULHI_INT_Common<0x90>;
1304 def MULLO_UINT_eg : MULLO_UINT_Common<0x91>;
1305 def MULHI_UINT_eg : MULHI_UINT_Common<0x92>;
1306 def RECIP_UINT_eg : RECIP_UINT_Common<0x94>;
1307 def RECIPSQRT_CLAMPED_eg : RECIPSQRT_CLAMPED_Common<0x87>;
1308 def EXP_IEEE_eg : EXP_IEEE_Common<0x81>;
1309 def LOG_IEEE_eg : LOG_IEEE_Common<0x83>;
1310 def RECIP_CLAMPED_eg : RECIP_CLAMPED_Common<0x84>;
1311 def RECIPSQRT_IEEE_eg : RECIPSQRT_IEEE_Common<0x89>;
1312 def SIN_eg : SIN_Common<0x8D>;
1313 def COS_eg : COS_Common<0x8E>;
1314
1315 def : POW_Common <LOG_IEEE_eg, EXP_IEEE_eg, MUL>;
1316 def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_eg $src))>;
1317
1318 //===----------------------------------------------------------------------===//
1319 // Memory read/write instructions
1320 //===----------------------------------------------------------------------===//
1321
1322 let usesCustomInserter = 1 in {
1323
1324 // 32-bit store
1325 def RAT_WRITE_CACHELESS_32_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0x1,
1326   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1327   "STORE_RAW $rw_gpr, $index_gpr, $eop",
1328   [(global_store i32:$rw_gpr, i32:$index_gpr)]
1329 >;
1330
1331 // 64-bit store
1332 def RAT_WRITE_CACHELESS_64_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0x3,
1333   (ins R600_Reg64:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1334   "STORE_RAW $rw_gpr.XY, $index_gpr, $eop",
1335   [(global_store v2i32:$rw_gpr, i32:$index_gpr)]
1336 >;
1337
1338 //128-bit store
1339 def RAT_WRITE_CACHELESS_128_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0xf,
1340   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1341   "STORE_RAW $rw_gpr.XYZW, $index_gpr, $eop",
1342   [(global_store v4i32:$rw_gpr, i32:$index_gpr)]
1343 >;
1344
1345 } // End usesCustomInserter = 1
1346
1347 class VTX_READ_eg <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1348     : VTX_WORD0_eg, VTX_READ<name, buffer_id, outs, pattern> {
1349
1350   // Static fields
1351   let VC_INST = 0;
1352   let FETCH_TYPE = 2;
1353   let FETCH_WHOLE_QUAD = 0;
1354   let BUFFER_ID = buffer_id;
1355   let SRC_REL = 0;
1356   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1357   // to store vertex addresses in any channel, not just X.
1358   let SRC_SEL_X = 0;
1359
1360   let Inst{31-0} = Word0;
1361 }
1362
1363 class VTX_READ_8_eg <bits<8> buffer_id, list<dag> pattern>
1364     : VTX_READ_eg <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1365                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1366
1367   let MEGA_FETCH_COUNT = 1;
1368   let DST_SEL_X = 0;
1369   let DST_SEL_Y = 7;   // Masked
1370   let DST_SEL_Z = 7;   // Masked
1371   let DST_SEL_W = 7;   // Masked
1372   let DATA_FORMAT = 1; // FMT_8
1373 }
1374
1375 class VTX_READ_16_eg <bits<8> buffer_id, list<dag> pattern>
1376     : VTX_READ_eg <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1377                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1378   let MEGA_FETCH_COUNT = 2;
1379   let DST_SEL_X = 0;
1380   let DST_SEL_Y = 7;   // Masked
1381   let DST_SEL_Z = 7;   // Masked
1382   let DST_SEL_W = 7;   // Masked
1383   let DATA_FORMAT = 5; // FMT_16
1384
1385 }
1386
1387 class VTX_READ_32_eg <bits<8> buffer_id, list<dag> pattern>
1388     : VTX_READ_eg <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1389                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1390
1391   let MEGA_FETCH_COUNT = 4;
1392   let DST_SEL_X        = 0;
1393   let DST_SEL_Y        = 7;   // Masked
1394   let DST_SEL_Z        = 7;   // Masked
1395   let DST_SEL_W        = 7;   // Masked
1396   let DATA_FORMAT      = 0xD; // COLOR_32
1397
1398   // This is not really necessary, but there were some GPU hangs that appeared
1399   // to be caused by ALU instructions in the next instruction group that wrote
1400   // to the $src_gpr registers of the VTX_READ.
1401   // e.g.
1402   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1403   // %T2_X<def> = MOV %ZERO
1404   //Adding this constraint prevents this from happening.
1405   let Constraints = "$src_gpr.ptr = $dst_gpr";
1406 }
1407
1408 class VTX_READ_64_eg <bits<8> buffer_id, list<dag> pattern>
1409     : VTX_READ_eg <"VTX_READ_64 $dst_gpr.XY, $src_gpr", buffer_id,
1410                    (outs R600_Reg64:$dst_gpr), pattern> {
1411
1412   let MEGA_FETCH_COUNT = 8;
1413   let DST_SEL_X        = 0;
1414   let DST_SEL_Y        = 1;
1415   let DST_SEL_Z        = 7;
1416   let DST_SEL_W        = 7;
1417   let DATA_FORMAT      = 0x1D; // COLOR_32_32
1418 }
1419
1420 class VTX_READ_128_eg <bits<8> buffer_id, list<dag> pattern>
1421     : VTX_READ_eg <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1422                    (outs R600_Reg128:$dst_gpr), pattern> {
1423
1424   let MEGA_FETCH_COUNT = 16;
1425   let DST_SEL_X        =  0;
1426   let DST_SEL_Y        =  1;
1427   let DST_SEL_Z        =  2;
1428   let DST_SEL_W        =  3;
1429   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1430
1431   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1432   // that holds its buffer address to avoid potential hangs.  We can't use
1433   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1434   // registers are different sizes.
1435 }
1436
1437 //===----------------------------------------------------------------------===//
1438 // VTX Read from parameter memory space
1439 //===----------------------------------------------------------------------===//
1440
1441 def VTX_READ_PARAM_8_eg : VTX_READ_8_eg <0,
1442   [(set i32:$dst_gpr, (load_param_exti8 ADDRVTX_READ:$src_gpr))]
1443 >;
1444
1445 def VTX_READ_PARAM_16_eg : VTX_READ_16_eg <0,
1446   [(set i32:$dst_gpr, (load_param_exti16 ADDRVTX_READ:$src_gpr))]
1447 >;
1448
1449 def VTX_READ_PARAM_32_eg : VTX_READ_32_eg <0,
1450   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1451 >;
1452
1453 def VTX_READ_PARAM_64_eg : VTX_READ_64_eg <0,
1454   [(set v2i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1455 >;
1456
1457 def VTX_READ_PARAM_128_eg : VTX_READ_128_eg <0,
1458   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1459 >;
1460
1461 //===----------------------------------------------------------------------===//
1462 // VTX Read from global memory space
1463 //===----------------------------------------------------------------------===//
1464
1465 // 8-bit reads
1466 def VTX_READ_GLOBAL_8_eg : VTX_READ_8_eg <1,
1467   [(set i32:$dst_gpr, (az_extloadi8_global ADDRVTX_READ:$src_gpr))]
1468 >;
1469
1470 def VTX_READ_GLOBAL_16_eg : VTX_READ_16_eg <1,
1471   [(set i32:$dst_gpr, (az_extloadi16_global ADDRVTX_READ:$src_gpr))]
1472 >;
1473
1474 // 32-bit reads
1475 def VTX_READ_GLOBAL_32_eg : VTX_READ_32_eg <1,
1476   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1477 >;
1478
1479 // 64-bit reads
1480 def VTX_READ_GLOBAL_64_eg : VTX_READ_64_eg <1,
1481   [(set v2i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1482 >;
1483
1484 // 128-bit reads
1485 def VTX_READ_GLOBAL_128_eg : VTX_READ_128_eg <1,
1486   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1487 >;
1488
1489 } // End Predicates = [isEG]
1490
1491 //===----------------------------------------------------------------------===//
1492 // Evergreen / Cayman Instructions
1493 //===----------------------------------------------------------------------===//
1494
1495 let Predicates = [isEGorCayman] in {
1496
1497   // BFE_UINT - bit_extract, an optimization for mask and shift
1498   // Src0 = Input
1499   // Src1 = Offset
1500   // Src2 = Width
1501   //
1502   // bit_extract = (Input << (32 - Offset - Width)) >> (32 - Width)
1503   //
1504   // Example Usage:
1505   // (Offset, Width)
1506   //
1507   // (0, 8)           = (Input << 24) >> 24  = (Input &  0xff)       >> 0
1508   // (8, 8)           = (Input << 16) >> 24  = (Input &  0xffff)     >> 8
1509   // (16,8)           = (Input <<  8) >> 24  = (Input &  0xffffff)   >> 16
1510   // (24,8)           = (Input <<  0) >> 24  = (Input &  0xffffffff) >> 24
1511   def BFE_UINT_eg : R600_3OP <0x4, "BFE_UINT",
1512     [(set i32:$dst, (int_AMDIL_bit_extract_u32 i32:$src0, i32:$src1,
1513                                                i32:$src2))],
1514     VecALU
1515   >;
1516   def : BFEPattern <BFE_UINT_eg>;
1517
1518   def BFI_INT_eg : R600_3OP <0x06, "BFI_INT", [], VecALU>;
1519   defm : BFIPatterns <BFI_INT_eg>;
1520
1521   def MULADD_UINT24_eg : R600_3OP <0x10, "MULADD_UINT24",
1522     [(set i32:$dst, (add (mul U24:$src0, U24:$src1), i32:$src2))], VecALU
1523   >;
1524   def BIT_ALIGN_INT_eg : R600_3OP <0xC, "BIT_ALIGN_INT", [], VecALU>;
1525   def : ROTRPattern <BIT_ALIGN_INT_eg>;
1526
1527   def MULADD_eg : MULADD_Common<0x14>;
1528   def MULADD_IEEE_eg : MULADD_IEEE_Common<0x18>;
1529   def ASHR_eg : ASHR_Common<0x15>;
1530   def LSHR_eg : LSHR_Common<0x16>;
1531   def LSHL_eg : LSHL_Common<0x17>;
1532   def CNDE_eg : CNDE_Common<0x19>;
1533   def CNDGT_eg : CNDGT_Common<0x1A>;
1534   def CNDGE_eg : CNDGE_Common<0x1B>;
1535   def MUL_LIT_eg : MUL_LIT_Common<0x1F>;
1536   def LOG_CLAMPED_eg : LOG_CLAMPED_Common<0x82>;
1537   def MUL_UINT24_eg : R600_2OP <0xB5, "MUL_UINT24",
1538     [(set i32:$dst, (mul U24:$src0, U24:$src1))], VecALU
1539   >;
1540   def DOT4_eg : DOT4_Common<0xBE>;
1541   defm CUBE_eg : CUBE_Common<0xC0>;
1542
1543 let hasSideEffects = 1 in {
1544   def MOVA_INT_eg : R600_1OP <0xCC, "MOVA_INT", []>;
1545 }
1546
1547   def TGSI_LIT_Z_eg : TGSI_LIT_Z_Common<MUL_LIT_eg, LOG_CLAMPED_eg, EXP_IEEE_eg>;
1548
1549   def FLT_TO_INT_eg : FLT_TO_INT_Common<0x50> {
1550     let Pattern = [];
1551     let TransOnly = 0;
1552     let Itinerary = AnyALU;
1553   }
1554
1555   def INT_TO_FLT_eg : INT_TO_FLT_Common<0x9B>;
1556
1557   def FLT_TO_UINT_eg : FLT_TO_UINT_Common<0x9A> {
1558     let Pattern = [];
1559   }
1560
1561   def UINT_TO_FLT_eg : UINT_TO_FLT_Common<0x9C>;
1562
1563 def GROUP_BARRIER : InstR600 <
1564     (outs), (ins), "  GROUP_BARRIER", [(int_AMDGPU_barrier_local)], AnyALU>,
1565     R600ALU_Word0,
1566     R600ALU_Word1_OP2 <0x54> {
1567
1568   let dst = 0;
1569   let dst_rel = 0;
1570   let src0 = 0;
1571   let src0_rel = 0;
1572   let src0_neg = 0;
1573   let src0_abs = 0;
1574   let src1 = 0;
1575   let src1_rel = 0;
1576   let src1_neg = 0;
1577   let src1_abs = 0;
1578   let write = 0;
1579   let omod = 0;
1580   let clamp = 0;
1581   let last = 1;
1582   let bank_swizzle = 0;
1583   let pred_sel = 0;
1584   let update_exec_mask = 0;
1585   let update_pred = 0;
1586
1587   let Inst{31-0}  = Word0;
1588   let Inst{63-32} = Word1;
1589
1590   let ALUInst = 1;
1591 }
1592
1593 //===----------------------------------------------------------------------===//
1594 // LDS Instructions
1595 //===----------------------------------------------------------------------===//
1596 class R600_LDS  <bits<6> op, dag outs, dag ins, string asm,
1597                  list<dag> pattern = []> :
1598
1599     InstR600 <outs, ins, asm, pattern, XALU>,
1600     R600_ALU_LDS_Word0,
1601     R600LDS_Word1 {
1602
1603   bits<6>  offset = 0;
1604   let lds_op = op;
1605
1606   let Word1{27} = offset{0};
1607   let Word1{12} = offset{1};
1608   let Word1{28} = offset{2};
1609   let Word1{31} = offset{3};
1610   let Word0{12} = offset{4};
1611   let Word0{25} = offset{5};
1612
1613
1614   let Inst{31-0}  = Word0;
1615   let Inst{63-32} = Word1;
1616
1617   let ALUInst = 1;
1618   let HasNativeOperands = 1;
1619   let UseNamedOperandTable = 1;
1620 }
1621
1622 class R600_LDS_1A <bits<6> lds_op, string name, list<dag> pattern> : R600_LDS <
1623   lds_op,
1624   (outs R600_Reg32:$dst),
1625   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1626        LAST:$last, R600_Pred:$pred_sel,
1627        BANK_SWIZZLE:$bank_swizzle),
1628   "  "#name#" $last OQAP, $src0$src0_rel $pred_sel",
1629   pattern
1630   > {
1631
1632   let src1 = 0;
1633   let src1_rel = 0;
1634   let src2 = 0;
1635   let src2_rel = 0;
1636
1637   let Defs = [OQAP];
1638   let usesCustomInserter = 1;
1639   let LDS_1A = 1;
1640   let DisableEncoding = "$dst";
1641 }
1642
1643 class R600_LDS_1A1D <bits<6> lds_op, string name, list<dag> pattern> :
1644     R600_LDS <
1645   lds_op,
1646   (outs),
1647   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1648        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
1649        LAST:$last, R600_Pred:$pred_sel,
1650        BANK_SWIZZLE:$bank_swizzle),
1651   "  "#name#" $last $src0$src0_rel, $src1$src1_rel, $pred_sel",
1652   pattern
1653   > {
1654
1655   let src2 = 0;
1656   let src2_rel = 0;
1657   let LDS_1A1D = 1;
1658 }
1659
1660 class R600_LDS_1A2D <bits<6> lds_op, string name, list<dag> pattern> :
1661     R600_LDS <
1662   lds_op,
1663   (outs),
1664   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1665        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
1666        R600_Reg32:$src2, REL:$src2_rel, SEL:$src2_sel,
1667        LAST:$last, R600_Pred:$pred_sel, BANK_SWIZZLE:$bank_swizzle),
1668   "  "#name# "$last $src0$src0_rel, $src1$src1_rel, $src2$src2_rel, $pred_sel",
1669   pattern> {
1670   let LDS_1A2D = 1;
1671 }
1672
1673 def LDS_WRITE : R600_LDS_1A1D <0xD, "LDS_WRITE",
1674   [(local_store (i32 R600_Reg32:$src1), R600_Reg32:$src0)]
1675 >;
1676 def LDS_BYTE_WRITE : R600_LDS_1A1D<0x12, "LDS_BYTE_WRITE",
1677   [(truncstorei8_local i32:$src1, i32:$src0)]
1678 >;
1679 def LDS_SHORT_WRITE : R600_LDS_1A1D<0x13, "LDS_SHORT_WRITE",
1680   [(truncstorei16_local i32:$src1, i32:$src0)]
1681 >;
1682 def LDS_READ_RET : R600_LDS_1A <0x32, "LDS_READ_RET",
1683   [(set (i32 R600_Reg32:$dst), (local_load R600_Reg32:$src0))]
1684 >;
1685 def LDS_BYTE_READ_RET : R600_LDS_1A <0x36, "LDS_BYTE_READ_RET",
1686   [(set i32:$dst, (sextloadi8_local i32:$src0))]
1687 >;
1688 def LDS_UBYTE_READ_RET : R600_LDS_1A <0x37, "LDS_UBYTE_READ_RET",
1689   [(set i32:$dst, (az_extloadi8_local i32:$src0))]
1690 >;
1691 def LDS_SHORT_READ_RET : R600_LDS_1A <0x38, "LDS_SHORT_READ_RET",
1692   [(set i32:$dst, (sextloadi16_local i32:$src0))]
1693 >;
1694 def LDS_USHORT_READ_RET : R600_LDS_1A <0x39, "LDS_USHORT_READ_RET",
1695   [(set i32:$dst, (az_extloadi16_local i32:$src0))]
1696 >;
1697
1698   // TRUNC is used for the FLT_TO_INT instructions to work around a
1699   // perceived problem where the rounding modes are applied differently
1700   // depending on the instruction and the slot they are in.
1701   // See:
1702   // https://bugs.freedesktop.org/show_bug.cgi?id=50232
1703   // Mesa commit: a1a0974401c467cb86ef818f22df67c21774a38c
1704   //
1705   // XXX: Lowering SELECT_CC will sometimes generate fp_to_[su]int nodes,
1706   // which do not need to be truncated since the fp values are 0.0f or 1.0f.
1707   // We should look into handling these cases separately.
1708   def : Pat<(fp_to_sint f32:$src0), (FLT_TO_INT_eg (TRUNC $src0))>;
1709
1710   def : Pat<(fp_to_uint f32:$src0), (FLT_TO_UINT_eg (TRUNC $src0))>;
1711
1712   // SHA-256 Patterns
1713   def : SHA256MaPattern <BFI_INT_eg, XOR_INT>;
1714
1715   def EG_ExportSwz : ExportSwzInst {
1716     let Word1{19-16} = 0; // BURST_COUNT
1717     let Word1{20} = 1; // VALID_PIXEL_MODE
1718     let Word1{21} = eop;
1719     let Word1{29-22} = inst;
1720     let Word1{30} = 0; // MARK
1721     let Word1{31} = 1; // BARRIER
1722   }
1723   defm : ExportPattern<EG_ExportSwz, 83>;
1724
1725   def EG_ExportBuf : ExportBufInst {
1726     let Word1{19-16} = 0; // BURST_COUNT
1727     let Word1{20} = 1; // VALID_PIXEL_MODE
1728     let Word1{21} = eop;
1729     let Word1{29-22} = inst;
1730     let Word1{30} = 0; // MARK
1731     let Word1{31} = 1; // BARRIER
1732   }
1733   defm : SteamOutputExportPattern<EG_ExportBuf, 0x40, 0x41, 0x42, 0x43>;
1734
1735   def CF_TC_EG : CF_CLAUSE_EG<1, (ins i32imm:$ADDR, i32imm:$COUNT),
1736   "TEX $COUNT @$ADDR"> {
1737     let POP_COUNT = 0;
1738   }
1739   def CF_VC_EG : CF_CLAUSE_EG<2, (ins i32imm:$ADDR, i32imm:$COUNT),
1740   "VTX $COUNT @$ADDR"> {
1741     let POP_COUNT = 0;
1742   }
1743   def WHILE_LOOP_EG : CF_CLAUSE_EG<6, (ins i32imm:$ADDR),
1744   "LOOP_START_DX10 @$ADDR"> {
1745     let POP_COUNT = 0;
1746     let COUNT = 0;
1747   }
1748   def END_LOOP_EG : CF_CLAUSE_EG<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1749     let POP_COUNT = 0;
1750     let COUNT = 0;
1751   }
1752   def LOOP_BREAK_EG : CF_CLAUSE_EG<9, (ins i32imm:$ADDR),
1753   "LOOP_BREAK @$ADDR"> {
1754     let POP_COUNT = 0;
1755     let COUNT = 0;
1756   }
1757   def CF_CONTINUE_EG : CF_CLAUSE_EG<8, (ins i32imm:$ADDR),
1758   "CONTINUE @$ADDR"> {
1759     let POP_COUNT = 0;
1760     let COUNT = 0;
1761   }
1762   def CF_JUMP_EG : CF_CLAUSE_EG<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1763   "JUMP @$ADDR POP:$POP_COUNT"> {
1764     let COUNT = 0;
1765   }
1766   def CF_ELSE_EG : CF_CLAUSE_EG<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1767   "ELSE @$ADDR POP:$POP_COUNT"> {
1768     let COUNT = 0;
1769   }
1770   def CF_CALL_FS_EG : CF_CLAUSE_EG<19, (ins), "CALL_FS"> {
1771     let ADDR = 0;
1772     let COUNT = 0;
1773     let POP_COUNT = 0;
1774   }
1775   def POP_EG : CF_CLAUSE_EG<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1776   "POP @$ADDR POP:$POP_COUNT"> {
1777     let COUNT = 0;
1778   }
1779   def CF_END_EG :  CF_CLAUSE_EG<0, (ins), "CF_END"> {
1780     let COUNT = 0;
1781     let POP_COUNT = 0;
1782     let ADDR = 0;
1783     let END_OF_PROGRAM = 1;
1784   }
1785
1786 } // End Predicates = [isEGorCayman]
1787
1788 //===----------------------------------------------------------------------===//
1789 // Regist loads and stores - for indirect addressing
1790 //===----------------------------------------------------------------------===//
1791
1792 defm R600_ : RegisterLoadStore <R600_Reg32, FRAMEri, ADDRIndirect>;
1793
1794 //===----------------------------------------------------------------------===//
1795 // Cayman Instructions
1796 //===----------------------------------------------------------------------===//
1797
1798 let Predicates = [isCayman] in {
1799
1800 def MULADD_INT24_cm : R600_3OP <0x08, "MULADD_INT24",
1801   [(set i32:$dst, (add (mul I24:$src0, I24:$src1), i32:$src2))], VecALU
1802 >;
1803 def MUL_INT24_cm : R600_2OP <0x5B, "MUL_INT24",
1804   [(set i32:$dst, (mul I24:$src0, I24:$src1))], VecALU
1805 >;
1806
1807 let isVector = 1 in {
1808
1809 def RECIP_IEEE_cm : RECIP_IEEE_Common<0x86>;
1810
1811 def MULLO_INT_cm : MULLO_INT_Common<0x8F>;
1812 def MULHI_INT_cm : MULHI_INT_Common<0x90>;
1813 def MULLO_UINT_cm : MULLO_UINT_Common<0x91>;
1814 def MULHI_UINT_cm : MULHI_UINT_Common<0x92>;
1815 def RECIPSQRT_CLAMPED_cm : RECIPSQRT_CLAMPED_Common<0x87>;
1816 def EXP_IEEE_cm : EXP_IEEE_Common<0x81>;
1817 def LOG_IEEE_cm : LOG_IEEE_Common<0x83>;
1818 def RECIP_CLAMPED_cm : RECIP_CLAMPED_Common<0x84>;
1819 def RECIPSQRT_IEEE_cm : RECIPSQRT_IEEE_Common<0x89>;
1820 def SIN_cm : SIN_Common<0x8D>;
1821 def COS_cm : COS_Common<0x8E>;
1822 } // End isVector = 1
1823
1824 def : POW_Common <LOG_IEEE_cm, EXP_IEEE_cm, MUL>;
1825
1826 defm DIV_cm : DIV_Common<RECIP_IEEE_cm>;
1827
1828 // RECIP_UINT emulation for Cayman
1829 // The multiplication scales from [0,1] to the unsigned integer range
1830 def : Pat <
1831   (AMDGPUurecip i32:$src0),
1832   (FLT_TO_UINT_eg (MUL_IEEE (RECIP_IEEE_cm (UINT_TO_FLT_eg $src0)),
1833                             (MOV_IMM_I32 CONST.FP_UINT_MAX_PLUS_1)))
1834 >;
1835
1836   def CF_END_CM : CF_CLAUSE_EG<32, (ins), "CF_END"> {
1837     let ADDR = 0;
1838     let POP_COUNT = 0;
1839     let COUNT = 0;
1840   }
1841
1842 def : Pat<(fsqrt f32:$src), (MUL R600_Reg32:$src, (RECIPSQRT_CLAMPED_cm $src))>;
1843
1844 class RAT_STORE_DWORD <RegisterClass rc, ValueType vt, bits<4> mask> :
1845   CF_MEM_RAT_CACHELESS <0x14, 0, mask,
1846                         (ins rc:$rw_gpr, R600_TReg32_X:$index_gpr),
1847                         "STORE_DWORD $rw_gpr, $index_gpr",
1848                         [(global_store vt:$rw_gpr, i32:$index_gpr)]> {
1849   let eop = 0; // This bit is not used on Cayman.
1850 }
1851
1852 def RAT_STORE_DWORD32 : RAT_STORE_DWORD <R600_TReg32_X, i32, 0x1>;
1853 def RAT_STORE_DWORD64 : RAT_STORE_DWORD <R600_Reg64, v2i32, 0x3>;
1854 def RAT_STORE_DWORD128 : RAT_STORE_DWORD <R600_Reg128, v4i32, 0xf>;
1855
1856 class VTX_READ_cm <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1857     : VTX_WORD0_cm, VTX_READ<name, buffer_id, outs, pattern> {
1858
1859   // Static fields
1860   let VC_INST = 0;
1861   let FETCH_TYPE = 2;
1862   let FETCH_WHOLE_QUAD = 0;
1863   let BUFFER_ID = buffer_id;
1864   let SRC_REL = 0;
1865   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1866   // to store vertex addresses in any channel, not just X.
1867   let SRC_SEL_X = 0;
1868   let SRC_SEL_Y = 0;
1869   let STRUCTURED_READ = 0;
1870   let LDS_REQ = 0;
1871   let COALESCED_READ = 0;
1872
1873   let Inst{31-0} = Word0;
1874 }
1875
1876 class VTX_READ_8_cm <bits<8> buffer_id, list<dag> pattern>
1877     : VTX_READ_cm <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1878                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1879
1880   let DST_SEL_X = 0;
1881   let DST_SEL_Y = 7;   // Masked
1882   let DST_SEL_Z = 7;   // Masked
1883   let DST_SEL_W = 7;   // Masked
1884   let DATA_FORMAT = 1; // FMT_8
1885 }
1886
1887 class VTX_READ_16_cm <bits<8> buffer_id, list<dag> pattern>
1888     : VTX_READ_cm <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1889                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1890   let DST_SEL_X = 0;
1891   let DST_SEL_Y = 7;   // Masked
1892   let DST_SEL_Z = 7;   // Masked
1893   let DST_SEL_W = 7;   // Masked
1894   let DATA_FORMAT = 5; // FMT_16
1895
1896 }
1897
1898 class VTX_READ_32_cm <bits<8> buffer_id, list<dag> pattern>
1899     : VTX_READ_cm <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1900                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1901
1902   let DST_SEL_X        = 0;
1903   let DST_SEL_Y        = 7;   // Masked
1904   let DST_SEL_Z        = 7;   // Masked
1905   let DST_SEL_W        = 7;   // Masked
1906   let DATA_FORMAT      = 0xD; // COLOR_32
1907
1908   // This is not really necessary, but there were some GPU hangs that appeared
1909   // to be caused by ALU instructions in the next instruction group that wrote
1910   // to the $src_gpr registers of the VTX_READ.
1911   // e.g.
1912   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1913   // %T2_X<def> = MOV %ZERO
1914   //Adding this constraint prevents this from happening.
1915   let Constraints = "$src_gpr.ptr = $dst_gpr";
1916 }
1917
1918 class VTX_READ_64_cm <bits<8> buffer_id, list<dag> pattern>
1919     : VTX_READ_cm <"VTX_READ_64 $dst_gpr, $src_gpr", buffer_id,
1920                    (outs R600_Reg64:$dst_gpr), pattern> {
1921
1922   let DST_SEL_X        = 0;
1923   let DST_SEL_Y        = 1;
1924   let DST_SEL_Z        = 7;
1925   let DST_SEL_W        = 7;
1926   let DATA_FORMAT      = 0x1D; // COLOR_32_32
1927 }
1928
1929 class VTX_READ_128_cm <bits<8> buffer_id, list<dag> pattern>
1930     : VTX_READ_cm <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1931                    (outs R600_Reg128:$dst_gpr), pattern> {
1932
1933   let DST_SEL_X        =  0;
1934   let DST_SEL_Y        =  1;
1935   let DST_SEL_Z        =  2;
1936   let DST_SEL_W        =  3;
1937   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1938
1939   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1940   // that holds its buffer address to avoid potential hangs.  We can't use
1941   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1942   // registers are different sizes.
1943 }
1944
1945 //===----------------------------------------------------------------------===//
1946 // VTX Read from parameter memory space
1947 //===----------------------------------------------------------------------===//
1948 def VTX_READ_PARAM_8_cm : VTX_READ_8_cm <0,
1949   [(set i32:$dst_gpr, (load_param_exti8 ADDRVTX_READ:$src_gpr))]
1950 >;
1951
1952 def VTX_READ_PARAM_16_cm : VTX_READ_16_cm <0,
1953   [(set i32:$dst_gpr, (load_param_exti16 ADDRVTX_READ:$src_gpr))]
1954 >;
1955
1956 def VTX_READ_PARAM_32_cm : VTX_READ_32_cm <0,
1957   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1958 >;
1959
1960 def VTX_READ_PARAM_64_cm : VTX_READ_64_cm <0,
1961   [(set v2i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1962 >;
1963
1964 def VTX_READ_PARAM_128_cm : VTX_READ_128_cm <0,
1965   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1966 >;
1967
1968 //===----------------------------------------------------------------------===//
1969 // VTX Read from global memory space
1970 //===----------------------------------------------------------------------===//
1971
1972 // 8-bit reads
1973 def VTX_READ_GLOBAL_8_cm : VTX_READ_8_cm <1,
1974   [(set i32:$dst_gpr, (az_extloadi8_global ADDRVTX_READ:$src_gpr))]
1975 >;
1976
1977 def VTX_READ_GLOBAL_16_cm : VTX_READ_16_cm <1,
1978   [(set i32:$dst_gpr, (az_extloadi16_global ADDRVTX_READ:$src_gpr))]
1979 >;
1980
1981 // 32-bit reads
1982 def VTX_READ_GLOBAL_32_cm : VTX_READ_32_cm <1,
1983   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1984 >;
1985
1986 // 64-bit reads
1987 def VTX_READ_GLOBAL_64_cm : VTX_READ_64_cm <1,
1988   [(set v2i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1989 >;
1990
1991 // 128-bit reads
1992 def VTX_READ_GLOBAL_128_cm : VTX_READ_128_cm <1,
1993   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1994 >;
1995
1996 } // End isCayman
1997
1998 //===----------------------------------------------------------------------===//
1999 // Branch Instructions
2000 //===----------------------------------------------------------------------===//
2001
2002
2003 def IF_PREDICATE_SET  : ILFormat<(outs), (ins GPRI32:$src),
2004   "IF_PREDICATE_SET $src", []>;
2005
2006 //===----------------------------------------------------------------------===//
2007 // Pseudo instructions
2008 //===----------------------------------------------------------------------===//
2009
2010 let isPseudo = 1 in {
2011
2012 def PRED_X : InstR600 <
2013   (outs R600_Predicate_Bit:$dst),
2014   (ins R600_Reg32:$src0, i32imm:$src1, i32imm:$flags),
2015   "", [], NullALU> {
2016   let FlagOperandIdx = 3;
2017 }
2018
2019 let isTerminator = 1, isBranch = 1 in {
2020 def JUMP_COND : InstR600 <
2021           (outs),
2022           (ins brtarget:$target, R600_Predicate_Bit:$p),
2023           "JUMP $target ($p)",
2024           [], AnyALU
2025   >;
2026
2027 def JUMP : InstR600 <
2028           (outs),
2029           (ins brtarget:$target),
2030           "JUMP $target",
2031           [], AnyALU
2032   >
2033 {
2034   let isPredicable = 1;
2035   let isBarrier = 1;
2036 }
2037
2038 }  // End isTerminator = 1, isBranch = 1
2039
2040 let usesCustomInserter = 1 in {
2041
2042 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in {
2043
2044 def MASK_WRITE : AMDGPUShaderInst <
2045     (outs),
2046     (ins R600_Reg32:$src),
2047     "MASK_WRITE $src",
2048     []
2049 >;
2050
2051 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 1
2052
2053
2054 def TXD: InstR600 <
2055   (outs R600_Reg128:$dst),
2056   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
2057        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
2058   "TXD $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
2059   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
2060                      imm:$resourceId, imm:$samplerId, imm:$textureTarget))],
2061   NullALU > {
2062   let TEXInst = 1;
2063 }
2064
2065 def TXD_SHADOW: InstR600 <
2066   (outs R600_Reg128:$dst),
2067   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
2068        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
2069   "TXD_SHADOW $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
2070   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
2071         imm:$resourceId, imm:$samplerId, TEX_SHADOW:$textureTarget))],
2072    NullALU
2073 > {
2074   let TEXInst = 1;
2075 }
2076 } // End isPseudo = 1
2077 } // End usesCustomInserter = 1
2078
2079 def CLAMP_R600 :  CLAMP <R600_Reg32>;
2080 def FABS_R600 : FABS<R600_Reg32>;
2081 def FNEG_R600 : FNEG<R600_Reg32>;
2082
2083 //===---------------------------------------------------------------------===//
2084 // Return instruction
2085 //===---------------------------------------------------------------------===//
2086 let isTerminator = 1, isReturn = 1, hasCtrlDep = 1,
2087     usesCustomInserter = 1 in {
2088   def RETURN          : ILFormat<(outs), (ins variable_ops),
2089       "RETURN", [(IL_retflag)]>;
2090 }
2091
2092
2093 //===----------------------------------------------------------------------===//
2094 // Constant Buffer Addressing Support
2095 //===----------------------------------------------------------------------===//
2096
2097 let usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
2098 def CONST_COPY : Instruction {
2099   let OutOperandList = (outs R600_Reg32:$dst);
2100   let InOperandList = (ins i32imm:$src);
2101   let Pattern =
2102       [(set R600_Reg32:$dst, (CONST_ADDRESS ADDRGA_CONST_OFFSET:$src))];
2103   let AsmString = "CONST_COPY";
2104   let neverHasSideEffects = 1;
2105   let isAsCheapAsAMove = 1;
2106   let Itinerary = NullALU;
2107 }
2108 } // end usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"
2109
2110 def TEX_VTX_CONSTBUF :
2111   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "VTX_READ_eg $dst, $ptr",
2112       [(set v4i32:$dst, (CONST_ADDRESS ADDRGA_VAR_OFFSET:$ptr, (i32 imm:$BUFFER_ID)))]>,
2113   VTX_WORD1_GPR, VTX_WORD0_eg {
2114
2115   let VC_INST = 0;
2116   let FETCH_TYPE = 2;
2117   let FETCH_WHOLE_QUAD = 0;
2118   let SRC_REL = 0;
2119   let SRC_SEL_X = 0;
2120   let DST_REL = 0;
2121   let USE_CONST_FIELDS = 0;
2122   let NUM_FORMAT_ALL = 2;
2123   let FORMAT_COMP_ALL = 1;
2124   let SRF_MODE_ALL = 1;
2125   let MEGA_FETCH_COUNT = 16;
2126   let DST_SEL_X        = 0;
2127   let DST_SEL_Y        = 1;
2128   let DST_SEL_Z        = 2;
2129   let DST_SEL_W        = 3;
2130   let DATA_FORMAT      = 35;
2131
2132   let Inst{31-0} = Word0;
2133   let Inst{63-32} = Word1;
2134
2135 // LLVM can only encode 64-bit instructions, so these fields are manually
2136 // encoded in R600CodeEmitter
2137 //
2138 // bits<16> OFFSET;
2139 // bits<2>  ENDIAN_SWAP = 0;
2140 // bits<1>  CONST_BUF_NO_STRIDE = 0;
2141 // bits<1>  MEGA_FETCH = 0;
2142 // bits<1>  ALT_CONST = 0;
2143 // bits<2>  BUFFER_INDEX_MODE = 0;
2144
2145
2146
2147 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
2148 // is done in R600CodeEmitter
2149 //
2150 // Inst{79-64} = OFFSET;
2151 // Inst{81-80} = ENDIAN_SWAP;
2152 // Inst{82}    = CONST_BUF_NO_STRIDE;
2153 // Inst{83}    = MEGA_FETCH;
2154 // Inst{84}    = ALT_CONST;
2155 // Inst{86-85} = BUFFER_INDEX_MODE;
2156 // Inst{95-86} = 0; Reserved
2157
2158 // VTX_WORD3 (Padding)
2159 //
2160 // Inst{127-96} = 0;
2161   let VTXInst = 1;
2162 }
2163
2164 def TEX_VTX_TEXBUF:
2165   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "TEX_VTX_EXPLICIT_READ $dst, $ptr",
2166       [(set v4f32:$dst, (int_R600_load_texbuf ADDRGA_VAR_OFFSET:$ptr, imm:$BUFFER_ID))]>,
2167 VTX_WORD1_GPR, VTX_WORD0_eg {
2168
2169 let VC_INST = 0;
2170 let FETCH_TYPE = 2;
2171 let FETCH_WHOLE_QUAD = 0;
2172 let SRC_REL = 0;
2173 let SRC_SEL_X = 0;
2174 let DST_REL = 0;
2175 let USE_CONST_FIELDS = 1;
2176 let NUM_FORMAT_ALL = 0;
2177 let FORMAT_COMP_ALL = 0;
2178 let SRF_MODE_ALL = 1;
2179 let MEGA_FETCH_COUNT = 16;
2180 let DST_SEL_X        = 0;
2181 let DST_SEL_Y        = 1;
2182 let DST_SEL_Z        = 2;
2183 let DST_SEL_W        = 3;
2184 let DATA_FORMAT      = 0;
2185
2186 let Inst{31-0} = Word0;
2187 let Inst{63-32} = Word1;
2188
2189 // LLVM can only encode 64-bit instructions, so these fields are manually
2190 // encoded in R600CodeEmitter
2191 //
2192 // bits<16> OFFSET;
2193 // bits<2>  ENDIAN_SWAP = 0;
2194 // bits<1>  CONST_BUF_NO_STRIDE = 0;
2195 // bits<1>  MEGA_FETCH = 0;
2196 // bits<1>  ALT_CONST = 0;
2197 // bits<2>  BUFFER_INDEX_MODE = 0;
2198
2199
2200
2201 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
2202 // is done in R600CodeEmitter
2203 //
2204 // Inst{79-64} = OFFSET;
2205 // Inst{81-80} = ENDIAN_SWAP;
2206 // Inst{82}    = CONST_BUF_NO_STRIDE;
2207 // Inst{83}    = MEGA_FETCH;
2208 // Inst{84}    = ALT_CONST;
2209 // Inst{86-85} = BUFFER_INDEX_MODE;
2210 // Inst{95-86} = 0; Reserved
2211
2212 // VTX_WORD3 (Padding)
2213 //
2214 // Inst{127-96} = 0;
2215   let VTXInst = 1;
2216 }
2217
2218
2219
2220 //===--------------------------------------------------------------------===//
2221 // Instructions support
2222 //===--------------------------------------------------------------------===//
2223 //===---------------------------------------------------------------------===//
2224 // Custom Inserter for Branches and returns, this eventually will be a
2225 // seperate pass
2226 //===---------------------------------------------------------------------===//
2227 let isTerminator = 1, usesCustomInserter = 1, isBranch = 1, isBarrier = 1 in {
2228   def BRANCH : ILFormat<(outs), (ins brtarget:$target),
2229       "; Pseudo unconditional branch instruction",
2230       [(br bb:$target)]>;
2231   defm BRANCH_COND : BranchConditional<IL_brcond>;
2232 }
2233
2234 //===---------------------------------------------------------------------===//
2235 // Flow and Program control Instructions
2236 //===---------------------------------------------------------------------===//
2237 let isTerminator=1 in {
2238   def SWITCH      : ILFormat< (outs), (ins GPRI32:$src),
2239   !strconcat("SWITCH", " $src"), []>;
2240   def CASE        : ILFormat< (outs), (ins GPRI32:$src),
2241       !strconcat("CASE", " $src"), []>;
2242   def BREAK       : ILFormat< (outs), (ins),
2243       "BREAK", []>;
2244   def CONTINUE    : ILFormat< (outs), (ins),
2245       "CONTINUE", []>;
2246   def DEFAULT     : ILFormat< (outs), (ins),
2247       "DEFAULT", []>;
2248   def ELSE        : ILFormat< (outs), (ins),
2249       "ELSE", []>;
2250   def ENDSWITCH   : ILFormat< (outs), (ins),
2251       "ENDSWITCH", []>;
2252   def ENDMAIN     : ILFormat< (outs), (ins),
2253       "ENDMAIN", []>;
2254   def END         : ILFormat< (outs), (ins),
2255       "END", []>;
2256   def ENDFUNC     : ILFormat< (outs), (ins),
2257       "ENDFUNC", []>;
2258   def ENDIF       : ILFormat< (outs), (ins),
2259       "ENDIF", []>;
2260   def WHILELOOP   : ILFormat< (outs), (ins),
2261       "WHILE", []>;
2262   def ENDLOOP     : ILFormat< (outs), (ins),
2263       "ENDLOOP", []>;
2264   def FUNC        : ILFormat< (outs), (ins),
2265       "FUNC", []>;
2266   def RETDYN      : ILFormat< (outs), (ins),
2267       "RET_DYN", []>;
2268   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2269   defm IF_LOGICALNZ  : BranchInstr<"IF_LOGICALNZ">;
2270   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2271   defm IF_LOGICALZ   : BranchInstr<"IF_LOGICALZ">;
2272   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2273   defm BREAK_LOGICALNZ : BranchInstr<"BREAK_LOGICALNZ">;
2274   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2275   defm BREAK_LOGICALZ : BranchInstr<"BREAK_LOGICALZ">;
2276   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2277   defm CONTINUE_LOGICALNZ : BranchInstr<"CONTINUE_LOGICALNZ">;
2278   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2279   defm CONTINUE_LOGICALZ : BranchInstr<"CONTINUE_LOGICALZ">;
2280   defm IFC         : BranchInstr2<"IFC">;
2281   defm BREAKC      : BranchInstr2<"BREAKC">;
2282   defm CONTINUEC   : BranchInstr2<"CONTINUEC">;
2283 }
2284
2285 //===----------------------------------------------------------------------===//
2286 // ISel Patterns
2287 //===----------------------------------------------------------------------===//
2288
2289 // CND*_INT Pattterns for f32 True / False values
2290
2291 class CND_INT_f32 <InstR600 cnd, CondCode cc> : Pat <
2292   (selectcc i32:$src0, 0, f32:$src1, f32:$src2, cc),
2293   (cnd $src0, $src1, $src2)
2294 >;
2295
2296 def : CND_INT_f32 <CNDE_INT,  SETEQ>;
2297 def : CND_INT_f32 <CNDGT_INT, SETGT>;
2298 def : CND_INT_f32 <CNDGE_INT, SETGE>;
2299
2300 //CNDGE_INT extra pattern
2301 def : Pat <
2302   (selectcc i32:$src0, -1, i32:$src1, i32:$src2, COND_GT),
2303   (CNDGE_INT $src0, $src1, $src2)
2304 >;
2305
2306 // KIL Patterns
2307 def KILP : Pat <
2308   (int_AMDGPU_kilp),
2309   (MASK_WRITE (KILLGT (f32 ONE), (f32 ZERO)))
2310 >;
2311
2312 def KIL : Pat <
2313   (int_AMDGPU_kill f32:$src0),
2314   (MASK_WRITE (KILLGT (f32 ZERO), $src0))
2315 >;
2316
2317 // SGT Reverse args
2318 def : Pat <
2319   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_LT),
2320   (SGT $src1, $src0)
2321 >;
2322
2323 // SGE Reverse args
2324 def : Pat <
2325   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_LE),
2326   (SGE $src1, $src0)
2327 >;
2328
2329 // SETGT_DX10 reverse args
2330 def : Pat <
2331   (selectcc f32:$src0, f32:$src1, -1, 0, COND_LT),
2332   (SETGT_DX10 $src1, $src0)
2333 >;
2334
2335 // SETGE_DX10 reverse args
2336 def : Pat <
2337   (selectcc f32:$src0, f32:$src1, -1, 0, COND_LE),
2338   (SETGE_DX10 $src1, $src0)
2339 >;
2340
2341 // SETGT_INT reverse args
2342 def : Pat <
2343   (selectcc i32:$src0, i32:$src1, -1, 0, SETLT),
2344   (SETGT_INT $src1, $src0)
2345 >;
2346
2347 // SETGE_INT reverse args
2348 def : Pat <
2349   (selectcc i32:$src0, i32:$src1, -1, 0, SETLE),
2350   (SETGE_INT $src1, $src0)
2351 >;
2352
2353 // SETGT_UINT reverse args
2354 def : Pat <
2355   (selectcc i32:$src0, i32:$src1, -1, 0, SETULT),
2356   (SETGT_UINT $src1, $src0)
2357 >;
2358
2359 // SETGE_UINT reverse args
2360 def : Pat <
2361   (selectcc i32:$src0, i32:$src1, -1, 0, SETULE),
2362   (SETGE_UINT $src1, $src0)
2363 >;
2364
2365 // The next two patterns are special cases for handling 'true if ordered' and
2366 // 'true if unordered' conditionals.  The assumption here is that the behavior of
2367 // SETE and SNE conforms to the Direct3D 10 rules for floating point values
2368 // described here:
2369 // http://msdn.microsoft.com/en-us/library/windows/desktop/cc308050.aspx#alpha_32_bit
2370 // We assume that  SETE returns false when one of the operands is NAN and
2371 // SNE returns true when on of the operands is NAN
2372
2373 //SETE - 'true if ordered'
2374 def : Pat <
2375   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, SETO),
2376   (SETE $src0, $src1)
2377 >;
2378
2379 //SETE_DX10 - 'true if ordered'
2380 def : Pat <
2381   (selectcc f32:$src0, f32:$src1, -1, 0, SETO),
2382   (SETE_DX10 $src0, $src1)
2383 >;
2384
2385 //SNE - 'true if unordered'
2386 def : Pat <
2387   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, SETUO),
2388   (SNE $src0, $src1)
2389 >;
2390
2391 //SETNE_DX10 - 'true if ordered'
2392 def : Pat <
2393   (selectcc f32:$src0, f32:$src1, -1, 0, SETUO),
2394   (SETNE_DX10 $src0, $src1)
2395 >;
2396
2397 def : Extract_Element <f32, v4f32, 0, sub0>;
2398 def : Extract_Element <f32, v4f32, 1, sub1>;
2399 def : Extract_Element <f32, v4f32, 2, sub2>;
2400 def : Extract_Element <f32, v4f32, 3, sub3>;
2401
2402 def : Insert_Element <f32, v4f32, 0, sub0>;
2403 def : Insert_Element <f32, v4f32, 1, sub1>;
2404 def : Insert_Element <f32, v4f32, 2, sub2>;
2405 def : Insert_Element <f32, v4f32, 3, sub3>;
2406
2407 def : Extract_Element <i32, v4i32, 0, sub0>;
2408 def : Extract_Element <i32, v4i32, 1, sub1>;
2409 def : Extract_Element <i32, v4i32, 2, sub2>;
2410 def : Extract_Element <i32, v4i32, 3, sub3>;
2411
2412 def : Insert_Element <i32, v4i32, 0, sub0>;
2413 def : Insert_Element <i32, v4i32, 1, sub1>;
2414 def : Insert_Element <i32, v4i32, 2, sub2>;
2415 def : Insert_Element <i32, v4i32, 3, sub3>;
2416
2417 def : Vector4_Build <v4f32, f32>;
2418 def : Vector4_Build <v4i32, i32>;
2419
2420 def : Extract_Element <f32, v2f32, 0, sub0>;
2421 def : Extract_Element <f32, v2f32, 1, sub1>;
2422
2423 def : Insert_Element <f32, v2f32, 0, sub0>;
2424 def : Insert_Element <f32, v2f32, 1, sub1>;
2425
2426 def : Extract_Element <i32, v2i32, 0, sub0>;
2427 def : Extract_Element <i32, v2i32, 1, sub1>;
2428
2429 def : Insert_Element <i32, v2i32, 0, sub0>;
2430 def : Insert_Element <i32, v2i32, 1, sub1>;
2431
2432 // bitconvert patterns
2433
2434 def : BitConvert <i32, f32, R600_Reg32>;
2435 def : BitConvert <f32, i32, R600_Reg32>;
2436 def : BitConvert <v2f32, v2i32, R600_Reg64>;
2437 def : BitConvert <v2i32, v2f32, R600_Reg64>;
2438 def : BitConvert <v4f32, v4i32, R600_Reg128>;
2439 def : BitConvert <v4i32, v4f32, R600_Reg128>;
2440
2441 // DWORDADDR pattern
2442 def : DwordAddrPat  <i32, R600_Reg32>;
2443
2444 } // End isR600toCayman Predicate