lib/Target/R600/R600Instructions.td

   1 //===-- R600Instructions.td - R600 Instruction defs  -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // R600 Tablegen instruction definitions
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "R600Intrinsics.td"
  15 include "R600InstrFormats.td"
  16
  17 class InstR600ISA <dag outs, dag ins, string asm, list<dag> pattern> :
  18     InstR600 <outs, ins, asm, pattern, NullALU> {
  19
  20   let Namespace = "AMDGPU";
  21 }
  22
  23 def MEMxi : Operand<iPTR> {
  24   let MIOperandInfo = (ops R600_TReg32_X:$ptr, i32imm:$index);
  25   let PrintMethod = "printMemOperand";
  26 }
  27
  28 def MEMrr : Operand<iPTR> {
  29   let MIOperandInfo = (ops R600_Reg32:$ptr, R600_Reg32:$index);
  30 }
  31
  32 // Operands for non-registers
  33
  34 class InstFlag<string PM = "printOperand", int Default = 0>
  35     : OperandWithDefaultOps <i32, (ops (i32 Default))> {
  36   let PrintMethod = PM;
  37 }
  38
  39 // src_sel for ALU src operands, see also ALU_CONST, ALU_PARAM registers
  40 def SEL : OperandWithDefaultOps <i32, (ops (i32 -1))> {
  41   let PrintMethod = "printSel";
  42 }
  43 def BANK_SWIZZLE : OperandWithDefaultOps <i32, (ops (i32 0))> {
  44   let PrintMethod = "printBankSwizzle";
  45 }
  46
  47 def LITERAL : InstFlag<"printLiteral">;
  48
  49 def WRITE : InstFlag <"printWrite", 1>;
  50 def OMOD : InstFlag <"printOMOD">;
  51 def REL : InstFlag <"printRel">;
  52 def CLAMP : InstFlag <"printClamp">;
  53 def NEG : InstFlag <"printNeg">;
  54 def ABS : InstFlag <"printAbs">;
  55 def UEM : InstFlag <"printUpdateExecMask">;
  56 def UP : InstFlag <"printUpdatePred">;
  57
  58 // XXX: The r600g finalizer in Mesa expects last to be one in most cases.
  59 // Once we start using the packetizer in this backend we should have this
  60 // default to 0.
  61 def LAST : InstFlag<"printLast", 1>;
  62 def RSel : Operand<i32> {
  63   let PrintMethod = "printRSel";
  64 }
  65 def CT: Operand<i32> {
  66   let PrintMethod = "printCT";
  67 }
  68
  69 def FRAMEri : Operand<iPTR> {
  70   let MIOperandInfo = (ops R600_Reg32:$ptr, i32imm:$index);
  71 }
  72
  73 def ADDRParam : ComplexPattern<i32, 2, "SelectADDRParam", [], []>;
  74 def ADDRDWord : ComplexPattern<i32, 1, "SelectADDRDWord", [], []>;
  75 def ADDRVTX_READ : ComplexPattern<i32, 2, "SelectADDRVTX_READ", [], []>;
  76 def ADDRGA_CONST_OFFSET : ComplexPattern<i32, 1, "SelectGlobalValueConstantOffset", [], []>;
  77 def ADDRGA_VAR_OFFSET : ComplexPattern<i32, 2, "SelectGlobalValueVariableOffset", [], []>;
  78 def ADDRIndirect : ComplexPattern<iPTR, 2, "SelectADDRIndirect", [], []>;
  79
  80
  81 def R600_Pred : PredicateOperand<i32, (ops R600_Predicate),
  82                                      (ops PRED_SEL_OFF)>;
  83
  84
  85 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
  86
  87 // Class for instructions with only one source register.
  88 // If you add new ins to this instruction, make sure they are listed before
  89 // $literal, because the backend currently assumes that the last operand is
  90 // a literal.  Also be sure to update the enum R600Op1OperandIndex::ROI in
  91 // R600Defines.h, R600InstrInfo::buildDefaultInstruction(),
  92 // and R600InstrInfo::getOperandIdx().
  93 class R600_1OP <bits<11> inst, string opName, list<dag> pattern,
  94                 InstrItinClass itin = AnyALU> :
  95     InstR600 <(outs R600_Reg32:$dst),
  96               (ins WRITE:$write, OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
  97                    R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
  98                    LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
  99                    BANK_SWIZZLE:$bank_swizzle),
 100               !strconcat("  ", opName,
 101                    "$clamp $last $dst$write$dst_rel$omod, "
 102                    "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 103                    "$pred_sel $bank_swizzle"),
 104               pattern,
 105               itin>,
 106     R600ALU_Word0,
 107     R600ALU_Word1_OP2 <inst> {
 108
 109   let src1 = 0;
 110   let src1_rel = 0;
 111   let src1_neg = 0;
 112   let src1_abs = 0;
 113   let update_exec_mask = 0;
 114   let update_pred = 0;
 115   let HasNativeOperands = 1;
 116   let Op1 = 1;
 117   let DisableEncoding = "$literal";
 118   let UseNamedOperandTable = 1;
 119
 120   let Inst{31-0}  = Word0;
 121   let Inst{63-32} = Word1;
 122 }
 123
 124 class R600_1OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 125                     InstrItinClass itin = AnyALU> :
 126     R600_1OP <inst, opName,
 127               [(set R600_Reg32:$dst, (node R600_Reg32:$src0))]
 128 >;
 129
 130 // If you add or change the operands for R600_2OP instructions, you must
 131 // also update the R600Op2OperandIndex::ROI enum in R600Defines.h,
 132 // R600InstrInfo::buildDefaultInstruction(), and R600InstrInfo::getOperandIdx().
 133 class R600_2OP <bits<11> inst, string opName, list<dag> pattern,
 134                 InstrItinClass itin = AnyALU> :
 135   InstR600 <(outs R600_Reg32:$dst),
 136           (ins UEM:$update_exec_mask, UP:$update_pred, WRITE:$write,
 137                OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
 138                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
 139                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, ABS:$src1_abs, SEL:$src1_sel,
 140                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 141                BANK_SWIZZLE:$bank_swizzle),
 142           !strconcat("  ", opName,
 143                 "$clamp $last $update_exec_mask$update_pred$dst$write$dst_rel$omod, "
 144                 "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 145                 "$src1_neg$src1_abs$src1$src1_abs$src1_rel, "
 146                 "$pred_sel $bank_swizzle"),
 147           pattern,
 148           itin>,
 149     R600ALU_Word0,
 150     R600ALU_Word1_OP2 <inst> {
 151
 152   let HasNativeOperands = 1;
 153   let Op2 = 1;
 154   let DisableEncoding = "$literal";
 155   let UseNamedOperandTable = 1;
 156
 157   let Inst{31-0}  = Word0;
 158   let Inst{63-32} = Word1;
 159 }
 160
 161 class R600_2OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 162                        InstrItinClass itim = AnyALU> :
 163     R600_2OP <inst, opName,
 164               [(set R600_Reg32:$dst, (node R600_Reg32:$src0,
 165                                            R600_Reg32:$src1))]
 166 >;
 167
 168 // If you add our change the operands for R600_3OP instructions, you must
 169 // also update the R600Op3OperandIndex::ROI enum in R600Defines.h,
 170 // R600InstrInfo::buildDefaultInstruction(), and
 171 // R600InstrInfo::getOperandIdx().
 172 class R600_3OP <bits<5> inst, string opName, list<dag> pattern,
 173                 InstrItinClass itin = AnyALU> :
 174   InstR600 <(outs R600_Reg32:$dst),
 175           (ins REL:$dst_rel, CLAMP:$clamp,
 176                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, SEL:$src0_sel,
 177                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, SEL:$src1_sel,
 178                R600_Reg32:$src2, NEG:$src2_neg, REL:$src2_rel, SEL:$src2_sel,
 179                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 180                BANK_SWIZZLE:$bank_swizzle),
 181           !strconcat("  ", opName, "$clamp $last $dst$dst_rel, "
 182                              "$src0_neg$src0$src0_rel, "
 183                              "$src1_neg$src1$src1_rel, "
 184                              "$src2_neg$src2$src2_rel, "
 185                              "$pred_sel"
 186                              "$bank_swizzle"),
 187           pattern,
 188           itin>,
 189     R600ALU_Word0,
 190     R600ALU_Word1_OP3<inst>{
 191
 192   let HasNativeOperands = 1;
 193   let DisableEncoding = "$literal";
 194   let Op3 = 1;
 195   let UseNamedOperandTable = 1;
 196
 197   let Inst{31-0}  = Word0;
 198   let Inst{63-32} = Word1;
 199 }
 200
 201 class R600_REDUCTION <bits<11> inst, dag ins, string asm, list<dag> pattern,
 202                       InstrItinClass itin = VecALU> :
 203   InstR600 <(outs R600_Reg32:$dst),
 204           ins,
 205           asm,
 206           pattern,
 207           itin>;
 208
 209
 210
 211 } // End mayLoad = 1, mayStore = 0, hasSideEffects = 0
 212
 213 def TEX_SHADOW : PatLeaf<
 214   (imm),
 215   [{uint32_t TType = (uint32_t)N->getZExtValue();
 216     return (TType >= 6 && TType <= 8) || (TType >= 11 && TType <= 13);
 217   }]
 218 >;
 219
 220 def TEX_RECT : PatLeaf<
 221   (imm),
 222   [{uint32_t TType = (uint32_t)N->getZExtValue();
 223     return TType == 5;
 224   }]
 225 >;
 226
 227 def TEX_ARRAY : PatLeaf<
 228   (imm),
 229   [{uint32_t TType = (uint32_t)N->getZExtValue();
 230     return TType == 9 || TType == 10 || TType == 15 || TType == 16;
 231   }]
 232 >;
 233
 234 def TEX_SHADOW_ARRAY : PatLeaf<
 235   (imm),
 236   [{uint32_t TType = (uint32_t)N->getZExtValue();
 237     return TType == 11 || TType == 12 || TType == 17;
 238   }]
 239 >;
 240
 241 class EG_CF_RAT <bits <8> cfinst, bits <6> ratinst, bits<4> mask, dag outs,
 242                  dag ins, string asm, list<dag> pattern> :
 243     InstR600ISA <outs, ins, asm, pattern>,
 244     CF_ALLOC_EXPORT_WORD0_RAT, CF_ALLOC_EXPORT_WORD1_BUF  {
 245
 246   let rat_id = 0;
 247   let rat_inst = ratinst;
 248   let rim         = 0;
 249   // XXX: Have a separate instruction for non-indexed writes.
 250   let type        = 1;
 251   let rw_rel      = 0;
 252   let elem_size   = 0;
 253
 254   let array_size  = 0;
 255   let comp_mask   = mask;
 256   let burst_count = 0;
 257   let vpm         = 0;
 258   let cf_inst = cfinst;
 259   let mark        = 0;
 260   let barrier     = 1;
 261
 262   let Inst{31-0} = Word0;
 263   let Inst{63-32} = Word1;
 264
 265 }
 266
 267 class VTX_READ <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
 268     : InstR600ISA <outs, (ins MEMxi:$src_gpr), name, pattern>,
 269       VTX_WORD1_GPR {
 270
 271   // Static fields
 272   let DST_REL = 0;
 273   // The docs say that if this bit is set, then DATA_FORMAT, NUM_FORMAT_ALL,
 274   // FORMAT_COMP_ALL, SRF_MODE_ALL, and ENDIAN_SWAP fields will be ignored,
 275   // however, based on my testing if USE_CONST_FIELDS is set, then all
 276   // these fields need to be set to 0.
 277   let USE_CONST_FIELDS = 0;
 278   let NUM_FORMAT_ALL = 1;
 279   let FORMAT_COMP_ALL = 0;
 280   let SRF_MODE_ALL = 0;
 281
 282   let Inst{63-32} = Word1;
 283   // LLVM can only encode 64-bit instructions, so these fields are manually
 284   // encoded in R600CodeEmitter
 285   //
 286   // bits<16> OFFSET;
 287   // bits<2>  ENDIAN_SWAP = 0;
 288   // bits<1>  CONST_BUF_NO_STRIDE = 0;
 289   // bits<1>  MEGA_FETCH = 0;
 290   // bits<1>  ALT_CONST = 0;
 291   // bits<2>  BUFFER_INDEX_MODE = 0;
 292
 293   // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
 294   // is done in R600CodeEmitter
 295   //
 296   // Inst{79-64} = OFFSET;
 297   // Inst{81-80} = ENDIAN_SWAP;
 298   // Inst{82}    = CONST_BUF_NO_STRIDE;
 299   // Inst{83}    = MEGA_FETCH;
 300   // Inst{84}    = ALT_CONST;
 301   // Inst{86-85} = BUFFER_INDEX_MODE;
 302   // Inst{95-86} = 0; Reserved
 303
 304   // VTX_WORD3 (Padding)
 305   //
 306   // Inst{127-96} = 0;
 307
 308   let VTXInst = 1;
 309 }
 310
 311 class LoadParamFrag <PatFrag load_type> : PatFrag <
 312   (ops node:$ptr), (load_type node:$ptr),
 313   [{ return isParamLoad(dyn_cast<LoadSDNode>(N)); }]
 314 >;
 315
 316 def load_param : LoadParamFrag<load>;
 317 def load_param_zexti8 : LoadParamFrag<zextloadi8>;
 318 def load_param_zexti16 : LoadParamFrag<zextloadi16>;
 319
 320 def isR600 : Predicate<"Subtarget.getGeneration() <= AMDGPUSubtarget::R700">;
 321 def isR700 : Predicate<"Subtarget.getGeneration() == AMDGPUSubtarget::R700">;
 322 def isEG : Predicate<
 323   "Subtarget.getGeneration() >= AMDGPUSubtarget::EVERGREEN && "
 324   "Subtarget.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS && "
 325   "!Subtarget.hasCaymanISA()">;
 326
 327 def isCayman : Predicate<"Subtarget.hasCaymanISA()">;
 328 def isEGorCayman : Predicate<"Subtarget.getGeneration() == "
 329                              "AMDGPUSubtarget::EVERGREEN"
 330                             "|| Subtarget.getGeneration() =="
 331                             "AMDGPUSubtarget::NORTHERN_ISLANDS">;
 332
 333 def isR600toCayman : Predicate<
 334                      "Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS">;
 335
 336 //===----------------------------------------------------------------------===//
 337 // R600 SDNodes
 338 //===----------------------------------------------------------------------===//
 339
 340 def INTERP_PAIR_XY :  AMDGPUShaderInst <
 341   (outs R600_TReg32_X:$dst0, R600_TReg32_Y:$dst1),
 342   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 343   "INTERP_PAIR_XY $src0 $src1 $src2 : $dst0 dst1",
 344   []>;
 345
 346 def INTERP_PAIR_ZW :  AMDGPUShaderInst <
 347   (outs R600_TReg32_Z:$dst0, R600_TReg32_W:$dst1),
 348   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 349   "INTERP_PAIR_ZW $src0 $src1 $src2 : $dst0 dst1",
 350   []>;
 351
 352 def CONST_ADDRESS: SDNode<"AMDGPUISD::CONST_ADDRESS",
 353   SDTypeProfile<1, -1, [SDTCisInt<0>, SDTCisPtrTy<1>]>,
 354   [SDNPVariadic]
 355 >;
 356
 357 def DOT4 : SDNode<"AMDGPUISD::DOT4",
 358   SDTypeProfile<1, 8, [SDTCisFP<0>, SDTCisVT<1, f32>, SDTCisVT<2, f32>,
 359       SDTCisVT<3, f32>, SDTCisVT<4, f32>, SDTCisVT<5, f32>,
 360       SDTCisVT<6, f32>, SDTCisVT<7, f32>, SDTCisVT<8, f32>]>,
 361   []
 362 >;
 363
 364 def TEXTURE_FETCH_Type : SDTypeProfile<1, 19, [SDTCisFP<0>]>;
 365
 366 def TEXTURE_FETCH: SDNode<"AMDGPUISD::TEXTURE_FETCH", TEXTURE_FETCH_Type, []>;
 367
 368 multiclass TexPattern<bits<32> TextureOp, Instruction inst, ValueType vt = v4f32> {
 369 def : Pat<(TEXTURE_FETCH (i32 TextureOp), vt:$SRC_GPR,
 370           (i32 imm:$srcx), (i32 imm:$srcy), (i32 imm:$srcz), (i32 imm:$srcw),
 371           (i32 imm:$offsetx), (i32 imm:$offsety), (i32 imm:$offsetz),
 372           (i32 imm:$DST_SEL_X), (i32 imm:$DST_SEL_Y), (i32 imm:$DST_SEL_Z),
 373           (i32 imm:$DST_SEL_W),
 374           (i32 imm:$RESOURCE_ID), (i32 imm:$SAMPLER_ID),
 375           (i32 imm:$COORD_TYPE_X), (i32 imm:$COORD_TYPE_Y), (i32 imm:$COORD_TYPE_Z),
 376           (i32 imm:$COORD_TYPE_W)),
 377           (inst R600_Reg128:$SRC_GPR,
 378           imm:$srcx, imm:$srcy, imm:$srcz, imm:$srcw,
 379           imm:$offsetx, imm:$offsety, imm:$offsetz,
 380           imm:$DST_SEL_X, imm:$DST_SEL_Y, imm:$DST_SEL_Z,
 381           imm:$DST_SEL_W,
 382           imm:$RESOURCE_ID, imm:$SAMPLER_ID,
 383           imm:$COORD_TYPE_X, imm:$COORD_TYPE_Y, imm:$COORD_TYPE_Z,
 384           imm:$COORD_TYPE_W)>;
 385 }
 386
 387 //===----------------------------------------------------------------------===//
 388 // Interpolation Instructions
 389 //===----------------------------------------------------------------------===//
 390
 391 def INTERP_VEC_LOAD :  AMDGPUShaderInst <
 392   (outs R600_Reg128:$dst),
 393   (ins i32imm:$src0),
 394   "INTERP_LOAD $src0 : $dst",
 395   []>;
 396
 397 def INTERP_XY : R600_2OP <0xD6, "INTERP_XY", []> {
 398   let bank_swizzle = 5;
 399 }
 400
 401 def INTERP_ZW : R600_2OP <0xD7, "INTERP_ZW", []> {
 402   let bank_swizzle = 5;
 403 }
 404
 405 def INTERP_LOAD_P0 : R600_1OP <0xE0, "INTERP_LOAD_P0", []>;
 406
 407 //===----------------------------------------------------------------------===//
 408 // Export Instructions
 409 //===----------------------------------------------------------------------===//
 410
 411 def ExportType : SDTypeProfile<0, 7, [SDTCisFP<0>, SDTCisInt<1>]>;
 412
 413 def EXPORT: SDNode<"AMDGPUISD::EXPORT", ExportType,
 414   [SDNPHasChain, SDNPSideEffect]>;
 415
 416 class ExportWord0 {
 417   field bits<32> Word0;
 418
 419   bits<13> arraybase;
 420   bits<2> type;
 421   bits<7> gpr;
 422   bits<2> elem_size;
 423
 424   let Word0{12-0} = arraybase;
 425   let Word0{14-13} = type;
 426   let Word0{21-15} = gpr;
 427   let Word0{22} = 0; // RW_REL
 428   let Word0{29-23} = 0; // INDEX_GPR
 429   let Word0{31-30} = elem_size;
 430 }
 431
 432 class ExportSwzWord1 {
 433   field bits<32> Word1;
 434
 435   bits<3> sw_x;
 436   bits<3> sw_y;
 437   bits<3> sw_z;
 438   bits<3> sw_w;
 439   bits<1> eop;
 440   bits<8> inst;
 441
 442   let Word1{2-0} = sw_x;
 443   let Word1{5-3} = sw_y;
 444   let Word1{8-6} = sw_z;
 445   let Word1{11-9} = sw_w;
 446 }
 447
 448 class ExportBufWord1 {
 449   field bits<32> Word1;
 450
 451   bits<12> arraySize;
 452   bits<4> compMask;
 453   bits<1> eop;
 454   bits<8> inst;
 455
 456   let Word1{11-0} = arraySize;
 457   let Word1{15-12} = compMask;
 458 }
 459
 460 multiclass ExportPattern<Instruction ExportInst, bits<8> cf_inst> {
 461   def : Pat<(int_R600_store_pixel_depth R600_Reg32:$reg),
 462     (ExportInst
 463         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 464         0, 61, 0, 7, 7, 7, cf_inst, 0)
 465   >;
 466
 467   def : Pat<(int_R600_store_pixel_stencil R600_Reg32:$reg),
 468     (ExportInst
 469         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 470         0, 61, 7, 0, 7, 7, cf_inst, 0)
 471   >;
 472
 473   def : Pat<(int_R600_store_dummy (i32 imm:$type)),
 474     (ExportInst
 475         (v4f32 (IMPLICIT_DEF)), imm:$type, 0, 7, 7, 7, 7, cf_inst, 0)
 476   >;
 477
 478   def : Pat<(int_R600_store_dummy 1),
 479     (ExportInst
 480         (v4f32 (IMPLICIT_DEF)), 1, 60, 7, 7, 7, 7, cf_inst, 0)
 481   >;
 482
 483   def : Pat<(EXPORT (v4f32 R600_Reg128:$src), (i32 imm:$base), (i32 imm:$type),
 484     (i32 imm:$swz_x), (i32 imm:$swz_y), (i32 imm:$swz_z), (i32 imm:$swz_w)),
 485         (ExportInst R600_Reg128:$src, imm:$type, imm:$base,
 486         imm:$swz_x, imm:$swz_y, imm:$swz_z, imm:$swz_w, cf_inst, 0)
 487   >;
 488
 489 }
 490
 491 multiclass SteamOutputExportPattern<Instruction ExportInst,
 492     bits<8> buf0inst, bits<8> buf1inst, bits<8> buf2inst, bits<8> buf3inst> {
 493 // Stream0
 494   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 495       (i32 imm:$arraybase), (i32 0), (i32 imm:$mask)),
 496       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 497       4095, imm:$mask, buf0inst, 0)>;
 498 // Stream1
 499   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 500       (i32 imm:$arraybase), (i32 1), (i32 imm:$mask)),
 501       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 502       4095, imm:$mask, buf1inst, 0)>;
 503 // Stream2
 504   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 505       (i32 imm:$arraybase), (i32 2), (i32 imm:$mask)),
 506       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 507       4095, imm:$mask, buf2inst, 0)>;
 508 // Stream3
 509   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 510       (i32 imm:$arraybase), (i32 3), (i32 imm:$mask)),
 511       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 512       4095, imm:$mask, buf3inst, 0)>;
 513 }
 514
 515 // Export Instructions should not be duplicated by TailDuplication pass
 516 // (which assumes that duplicable instruction are affected by exec mask)
 517 let usesCustomInserter = 1, isNotDuplicable = 1 in {
 518
 519 class ExportSwzInst : InstR600ISA<(
 520     outs),
 521     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 522     i32imm:$sw_x, i32imm:$sw_y, i32imm:$sw_z, i32imm:$sw_w, i32imm:$inst,
 523     i32imm:$eop),
 524     !strconcat("EXPORT", " $gpr"),
 525     []>, ExportWord0, ExportSwzWord1 {
 526   let elem_size = 3;
 527   let Inst{31-0} = Word0;
 528   let Inst{63-32} = Word1;
 529 }
 530
 531 } // End usesCustomInserter = 1
 532
 533 class ExportBufInst : InstR600ISA<(
 534     outs),
 535     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 536     i32imm:$arraySize, i32imm:$compMask, i32imm:$inst, i32imm:$eop),
 537     !strconcat("EXPORT", " $gpr"),
 538     []>, ExportWord0, ExportBufWord1 {
 539   let elem_size = 0;
 540   let Inst{31-0} = Word0;
 541   let Inst{63-32} = Word1;
 542 }
 543
 544 //===----------------------------------------------------------------------===//
 545 // Control Flow Instructions
 546 //===----------------------------------------------------------------------===//
 547
 548
 549 def KCACHE : InstFlag<"printKCache">;
 550
 551 class ALU_CLAUSE<bits<4> inst, string OpName> : AMDGPUInst <(outs),
 552 (ins i32imm:$ADDR, i32imm:$KCACHE_BANK0, i32imm:$KCACHE_BANK1,
 553 KCACHE:$KCACHE_MODE0, KCACHE:$KCACHE_MODE1,
 554 i32imm:$KCACHE_ADDR0, i32imm:$KCACHE_ADDR1,
 555 i32imm:$COUNT),
 556 !strconcat(OpName, " $COUNT, @$ADDR, "
 557 "KC0[$KCACHE_MODE0], KC1[$KCACHE_MODE1]"),
 558 [] >, CF_ALU_WORD0, CF_ALU_WORD1 {
 559   field bits<64> Inst;
 560
 561   let CF_INST = inst;
 562   let ALT_CONST = 0;
 563   let WHOLE_QUAD_MODE = 0;
 564   let BARRIER = 1;
 565
 566   let Inst{31-0} = Word0;
 567   let Inst{63-32} = Word1;
 568 }
 569
 570 class CF_WORD0_R600 {
 571   field bits<32> Word0;
 572
 573   bits<32> ADDR;
 574
 575   let Word0 = ADDR;
 576 }
 577
 578 class CF_CLAUSE_R600 <bits<7> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 579 ins, AsmPrint, [] >, CF_WORD0_R600, CF_WORD1_R600 {
 580   field bits<64> Inst;
 581   bits<4> CNT;
 582
 583   let CF_INST = inst;
 584   let BARRIER = 1;
 585   let CF_CONST = 0;
 586   let VALID_PIXEL_MODE = 0;
 587   let COND = 0;
 588   let COUNT = CNT{2-0};
 589   let CALL_COUNT = 0;
 590   let COUNT_3 = CNT{3};
 591   let END_OF_PROGRAM = 0;
 592   let WHOLE_QUAD_MODE = 0;
 593
 594   let Inst{31-0} = Word0;
 595   let Inst{63-32} = Word1;
 596 }
 597
 598 class CF_CLAUSE_EG <bits<8> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 599 ins, AsmPrint, [] >, CF_WORD0_EG, CF_WORD1_EG {
 600   field bits<64> Inst;
 601
 602   let CF_INST = inst;
 603   let BARRIER = 1;
 604   let JUMPTABLE_SEL = 0;
 605   let CF_CONST = 0;
 606   let VALID_PIXEL_MODE = 0;
 607   let COND = 0;
 608   let END_OF_PROGRAM = 0;
 609
 610   let Inst{31-0} = Word0;
 611   let Inst{63-32} = Word1;
 612 }
 613
 614 def CF_ALU : ALU_CLAUSE<8, "ALU">;
 615 def CF_ALU_PUSH_BEFORE : ALU_CLAUSE<9, "ALU_PUSH_BEFORE">;
 616
 617 def FETCH_CLAUSE : AMDGPUInst <(outs),
 618 (ins i32imm:$addr), "Fetch clause starting at $addr:", [] > {
 619   field bits<8> Inst;
 620   bits<8> num;
 621   let Inst = num;
 622 }
 623
 624 def ALU_CLAUSE : AMDGPUInst <(outs),
 625 (ins i32imm:$addr), "ALU clause starting at $addr:", [] > {
 626   field bits<8> Inst;
 627   bits<8> num;
 628   let Inst = num;
 629 }
 630
 631 def LITERALS : AMDGPUInst <(outs),
 632 (ins LITERAL:$literal1, LITERAL:$literal2), "$literal1, $literal2", [] > {
 633   field bits<64> Inst;
 634   bits<32> literal1;
 635   bits<32> literal2;
 636
 637   let Inst{31-0} = literal1;
 638   let Inst{63-32} = literal2;
 639 }
 640
 641 def PAD : AMDGPUInst <(outs), (ins), "PAD", [] > {
 642   field bits<64> Inst;
 643 }
 644
 645 let Predicates = [isR600toCayman] in {
 646
 647 //===----------------------------------------------------------------------===//
 648 // Common Instructions R600, R700, Evergreen, Cayman
 649 //===----------------------------------------------------------------------===//
 650
 651 def ADD : R600_2OP_Helper <0x0, "ADD", fadd>;
 652 // Non-IEEE MUL: 0 * anything = 0
 653 def MUL : R600_2OP_Helper <0x1, "MUL NON-IEEE", int_AMDGPU_mul>;
 654 def MUL_IEEE : R600_2OP_Helper <0x2, "MUL_IEEE", fmul>;
 655 def MAX : R600_2OP_Helper <0x3, "MAX", AMDGPUfmax>;
 656 def MIN : R600_2OP_Helper <0x4, "MIN", AMDGPUfmin>;
 657
 658 // For the SET* instructions there is a naming conflict in TargetSelectionDAG.td,
 659 // so some of the instruction names don't match the asm string.
 660 // XXX: Use the defs in TargetSelectionDAG.td instead of intrinsics.
 661 def SETE : R600_2OP <
 662   0x08, "SETE",
 663   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_EQ))]
 664 >;
 665
 666 def SGT : R600_2OP <
 667   0x09, "SETGT",
 668   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_GT))]
 669 >;
 670
 671 def SGE : R600_2OP <
 672   0xA, "SETGE",
 673   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_GE))]
 674 >;
 675
 676 def SNE : R600_2OP <
 677   0xB, "SETNE",
 678   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_NE))]
 679 >;
 680
 681 def SETE_DX10 : R600_2OP <
 682   0xC, "SETE_DX10",
 683   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_EQ))]
 684 >;
 685
 686 def SETGT_DX10 : R600_2OP <
 687   0xD, "SETGT_DX10",
 688   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_GT))]
 689 >;
 690
 691 def SETGE_DX10 : R600_2OP <
 692   0xE, "SETGE_DX10",
 693   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_GE))]
 694 >;
 695
 696 def SETNE_DX10 : R600_2OP <
 697   0xF, "SETNE_DX10",
 698   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_NE))]
 699 >;
 700
 701 def FRACT : R600_1OP_Helper <0x10, "FRACT", AMDGPUfract>;
 702 def TRUNC : R600_1OP_Helper <0x11, "TRUNC", int_AMDGPU_trunc>;
 703 def CEIL : R600_1OP_Helper <0x12, "CEIL", fceil>;
 704 def RNDNE : R600_1OP_Helper <0x13, "RNDNE", frint>;
 705 def FLOOR : R600_1OP_Helper <0x14, "FLOOR", ffloor>;
 706
 707 def MOV : R600_1OP <0x19, "MOV", []>;
 708
 709 let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1 in {
 710
 711 class MOV_IMM <ValueType vt, Operand immType> : AMDGPUInst <
 712   (outs R600_Reg32:$dst),
 713   (ins immType:$imm),
 714   "",
 715   []
 716 >;
 717
 718 } // end let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1
 719
 720 def MOV_IMM_I32 : MOV_IMM<i32, i32imm>;
 721 def : Pat <
 722   (imm:$val),
 723   (MOV_IMM_I32 imm:$val)
 724 >;
 725
 726 def MOV_IMM_F32 : MOV_IMM<f32, f32imm>;
 727 def : Pat <
 728   (fpimm:$val),
 729   (MOV_IMM_F32  fpimm:$val)
 730 >;
 731
 732 def PRED_SETE : R600_2OP <0x20, "PRED_SETE", []>;
 733 def PRED_SETGT : R600_2OP <0x21, "PRED_SETGT", []>;
 734 def PRED_SETGE : R600_2OP <0x22, "PRED_SETGE", []>;
 735 def PRED_SETNE : R600_2OP <0x23, "PRED_SETNE", []>;
 736
 737 let hasSideEffects = 1 in {
 738
 739 def KILLGT : R600_2OP <0x2D, "KILLGT", []>;
 740
 741 } // end hasSideEffects
 742
 743 def AND_INT : R600_2OP_Helper <0x30, "AND_INT", and>;
 744 def OR_INT : R600_2OP_Helper <0x31, "OR_INT", or>;
 745 def XOR_INT : R600_2OP_Helper <0x32, "XOR_INT", xor>;
 746 def NOT_INT : R600_1OP_Helper <0x33, "NOT_INT", not>;
 747 def ADD_INT : R600_2OP_Helper <0x34, "ADD_INT", add>;
 748 def SUB_INT : R600_2OP_Helper <0x35, "SUB_INT", sub>;
 749 def MAX_INT : R600_2OP_Helper <0x36, "MAX_INT", AMDGPUsmax>;
 750 def MIN_INT : R600_2OP_Helper <0x37, "MIN_INT", AMDGPUsmin>;
 751 def MAX_UINT : R600_2OP_Helper <0x38, "MAX_UINT", AMDGPUumax>;
 752 def MIN_UINT : R600_2OP_Helper <0x39, "MIN_UINT", AMDGPUumin>;
 753
 754 def SETE_INT : R600_2OP <
 755   0x3A, "SETE_INT",
 756   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETEQ))]
 757 >;
 758
 759 def SETGT_INT : R600_2OP <
 760   0x3B, "SETGT_INT",
 761   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGT))]
 762 >;
 763
 764 def SETGE_INT : R600_2OP <
 765   0x3C, "SETGE_INT",
 766   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGE))]
 767 >;
 768
 769 def SETNE_INT : R600_2OP <
 770   0x3D, "SETNE_INT",
 771   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETNE))]
 772 >;
 773
 774 def SETGT_UINT : R600_2OP <
 775   0x3E, "SETGT_UINT",
 776   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGT))]
 777 >;
 778
 779 def SETGE_UINT : R600_2OP <
 780   0x3F, "SETGE_UINT",
 781   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGE))]
 782 >;
 783
 784 def PRED_SETE_INT : R600_2OP <0x42, "PRED_SETE_INT", []>;
 785 def PRED_SETGT_INT : R600_2OP <0x43, "PRED_SETGE_INT", []>;
 786 def PRED_SETGE_INT : R600_2OP <0x44, "PRED_SETGE_INT", []>;
 787 def PRED_SETNE_INT : R600_2OP <0x45, "PRED_SETNE_INT", []>;
 788
 789 def CNDE_INT : R600_3OP <
 790   0x1C, "CNDE_INT",
 791   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_EQ))]
 792 >;
 793
 794 def CNDGE_INT : R600_3OP <
 795   0x1E, "CNDGE_INT",
 796   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GE))]
 797 >;
 798
 799 def CNDGT_INT : R600_3OP <
 800   0x1D, "CNDGT_INT",
 801   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GT))]
 802 >;
 803
 804 //===----------------------------------------------------------------------===//
 805 // Texture instructions
 806 //===----------------------------------------------------------------------===//
 807
 808 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 809
 810 class R600_TEX <bits<11> inst, string opName> :
 811   InstR600 <(outs R600_Reg128:$DST_GPR),
 812           (ins R600_Reg128:$SRC_GPR,
 813           RSel:$srcx, RSel:$srcy, RSel:$srcz, RSel:$srcw,
 814           i32imm:$offsetx, i32imm:$offsety, i32imm:$offsetz,
 815           RSel:$DST_SEL_X, RSel:$DST_SEL_Y, RSel:$DST_SEL_Z, RSel:$DST_SEL_W,
 816           i32imm:$RESOURCE_ID, i32imm:$SAMPLER_ID,
 817           CT:$COORD_TYPE_X, CT:$COORD_TYPE_Y, CT:$COORD_TYPE_Z,
 818           CT:$COORD_TYPE_W),
 819           !strconcat(opName,
 820           " $DST_GPR.$DST_SEL_X$DST_SEL_Y$DST_SEL_Z$DST_SEL_W, "
 821           "$SRC_GPR.$srcx$srcy$srcz$srcw "
 822           "RID:$RESOURCE_ID SID:$SAMPLER_ID "
 823           "CT:$COORD_TYPE_X$COORD_TYPE_Y$COORD_TYPE_Z$COORD_TYPE_W"),
 824           [],
 825           NullALU>, TEX_WORD0, TEX_WORD1, TEX_WORD2 {
 826   let Inst{31-0} = Word0;
 827   let Inst{63-32} = Word1;
 828
 829   let TEX_INST = inst{4-0};
 830   let SRC_REL = 0;
 831   let DST_REL = 0;
 832   let LOD_BIAS = 0;
 833
 834   let INST_MOD = 0;
 835   let FETCH_WHOLE_QUAD = 0;
 836   let ALT_CONST = 0;
 837   let SAMPLER_INDEX_MODE = 0;
 838   let RESOURCE_INDEX_MODE = 0;
 839
 840   let TEXInst = 1;
 841 }
 842
 843 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 844
 845
 846
 847 def TEX_SAMPLE : R600_TEX <0x10, "TEX_SAMPLE">;
 848 def TEX_SAMPLE_C : R600_TEX <0x18, "TEX_SAMPLE_C">;
 849 def TEX_SAMPLE_L : R600_TEX <0x11, "TEX_SAMPLE_L">;
 850 def TEX_SAMPLE_C_L : R600_TEX <0x19, "TEX_SAMPLE_C_L">;
 851 def TEX_SAMPLE_LB : R600_TEX <0x12, "TEX_SAMPLE_LB">;
 852 def TEX_SAMPLE_C_LB : R600_TEX <0x1A, "TEX_SAMPLE_C_LB">;
 853 def TEX_LD : R600_TEX <0x03, "TEX_LD">;
 854 def TEX_GET_TEXTURE_RESINFO : R600_TEX <0x04, "TEX_GET_TEXTURE_RESINFO">;
 855 def TEX_GET_GRADIENTS_H : R600_TEX <0x07, "TEX_GET_GRADIENTS_H">;
 856 def TEX_GET_GRADIENTS_V : R600_TEX <0x08, "TEX_GET_GRADIENTS_V">;
 857 def TEX_SET_GRADIENTS_H : R600_TEX <0x0B, "TEX_SET_GRADIENTS_H">;
 858 def TEX_SET_GRADIENTS_V : R600_TEX <0x0C, "TEX_SET_GRADIENTS_V">;
 859 def TEX_SAMPLE_G : R600_TEX <0x14, "TEX_SAMPLE_G">;
 860 def TEX_SAMPLE_C_G : R600_TEX <0x1C, "TEX_SAMPLE_C_G">;
 861
 862 defm : TexPattern<0, TEX_SAMPLE>;
 863 defm : TexPattern<1, TEX_SAMPLE_C>;
 864 defm : TexPattern<2, TEX_SAMPLE_L>;
 865 defm : TexPattern<3, TEX_SAMPLE_C_L>;
 866 defm : TexPattern<4, TEX_SAMPLE_LB>;
 867 defm : TexPattern<5, TEX_SAMPLE_C_LB>;
 868 defm : TexPattern<6, TEX_LD, v4i32>;
 869 defm : TexPattern<7, TEX_GET_TEXTURE_RESINFO, v4i32>;
 870 defm : TexPattern<8, TEX_GET_GRADIENTS_H>;
 871 defm : TexPattern<9, TEX_GET_GRADIENTS_V>;
 872
 873 //===----------------------------------------------------------------------===//
 874 // Helper classes for common instructions
 875 //===----------------------------------------------------------------------===//
 876
 877 class MUL_LIT_Common <bits<5> inst> : R600_3OP <
 878   inst, "MUL_LIT",
 879   []
 880 >;
 881
 882 class MULADD_Common <bits<5> inst> : R600_3OP <
 883   inst, "MULADD",
 884   []
 885 >;
 886
 887 class MULADD_IEEE_Common <bits<5> inst> : R600_3OP <
 888   inst, "MULADD_IEEE",
 889   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
 890 >;
 891
 892 class CNDE_Common <bits<5> inst> : R600_3OP <
 893   inst, "CNDE",
 894   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_EQ))]
 895 >;
 896
 897 class CNDGT_Common <bits<5> inst> : R600_3OP <
 898   inst, "CNDGT",
 899   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_GT))]
 900 >;
 901
 902 class CNDGE_Common <bits<5> inst> : R600_3OP <
 903   inst, "CNDGE",
 904   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_GE))]
 905 >;
 906
 907
 908 let isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
 909 class R600_VEC2OP<list<dag> pattern> : InstR600 <(outs R600_Reg32:$dst), (ins
 910 // Slot X
 911    UEM:$update_exec_mask_X, UP:$update_pred_X, WRITE:$write_X,
 912    OMOD:$omod_X, REL:$dst_rel_X, CLAMP:$clamp_X,
 913    R600_TReg32_X:$src0_X, NEG:$src0_neg_X, REL:$src0_rel_X, ABS:$src0_abs_X, SEL:$src0_sel_X,
 914    R600_TReg32_X:$src1_X, NEG:$src1_neg_X, REL:$src1_rel_X, ABS:$src1_abs_X, SEL:$src1_sel_X,
 915    R600_Pred:$pred_sel_X,
 916 // Slot Y
 917    UEM:$update_exec_mask_Y, UP:$update_pred_Y, WRITE:$write_Y,
 918    OMOD:$omod_Y, REL:$dst_rel_Y, CLAMP:$clamp_Y,
 919    R600_TReg32_Y:$src0_Y, NEG:$src0_neg_Y, REL:$src0_rel_Y, ABS:$src0_abs_Y, SEL:$src0_sel_Y,
 920    R600_TReg32_Y:$src1_Y, NEG:$src1_neg_Y, REL:$src1_rel_Y, ABS:$src1_abs_Y, SEL:$src1_sel_Y,
 921    R600_Pred:$pred_sel_Y,
 922 // Slot Z
 923    UEM:$update_exec_mask_Z, UP:$update_pred_Z, WRITE:$write_Z,
 924    OMOD:$omod_Z, REL:$dst_rel_Z, CLAMP:$clamp_Z,
 925    R600_TReg32_Z:$src0_Z, NEG:$src0_neg_Z, REL:$src0_rel_Z, ABS:$src0_abs_Z, SEL:$src0_sel_Z,
 926    R600_TReg32_Z:$src1_Z, NEG:$src1_neg_Z, REL:$src1_rel_Z, ABS:$src1_abs_Z, SEL:$src1_sel_Z,
 927    R600_Pred:$pred_sel_Z,
 928 // Slot W
 929    UEM:$update_exec_mask_W, UP:$update_pred_W, WRITE:$write_W,
 930    OMOD:$omod_W, REL:$dst_rel_W, CLAMP:$clamp_W,
 931    R600_TReg32_W:$src0_W, NEG:$src0_neg_W, REL:$src0_rel_W, ABS:$src0_abs_W, SEL:$src0_sel_W,
 932    R600_TReg32_W:$src1_W, NEG:$src1_neg_W, REL:$src1_rel_W, ABS:$src1_abs_W, SEL:$src1_sel_W,
 933    R600_Pred:$pred_sel_W,
 934    LITERAL:$literal0, LITERAL:$literal1),
 935   "",
 936   pattern,
 937   AnyALU> {
 938
 939   let UseNamedOperandTable = 1;
 940
 941 }
 942 }
 943
 944 def DOT_4 : R600_VEC2OP<[(set R600_Reg32:$dst, (DOT4
 945   R600_TReg32_X:$src0_X, R600_TReg32_X:$src1_X,
 946   R600_TReg32_Y:$src0_Y, R600_TReg32_Y:$src1_Y,
 947   R600_TReg32_Z:$src0_Z, R600_TReg32_Z:$src1_Z,
 948   R600_TReg32_W:$src0_W, R600_TReg32_W:$src1_W))]>;
 949
 950
 951 class DOT4_Common <bits<11> inst> : R600_2OP <inst, "DOT4", []>;
 952
 953
 954 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 955 multiclass CUBE_Common <bits<11> inst> {
 956
 957   def _pseudo : InstR600 <
 958     (outs R600_Reg128:$dst),
 959     (ins R600_Reg128:$src0),
 960     "CUBE $dst $src0",
 961     [(set v4f32:$dst, (int_AMDGPU_cube v4f32:$src0))],
 962     VecALU
 963   > {
 964     let isPseudo = 1;
 965     let UseNamedOperandTable = 1;
 966   }
 967
 968   def _real : R600_2OP <inst, "CUBE", []>;
 969 }
 970 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 971
 972 class EXP_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
 973   inst, "EXP_IEEE", fexp2
 974 > {
 975   let TransOnly = 1;
 976   let Itinerary = TransALU;
 977 }
 978
 979 class FLT_TO_INT_Common <bits<11> inst> : R600_1OP_Helper <
 980   inst, "FLT_TO_INT", fp_to_sint
 981 > {
 982   let TransOnly = 1;
 983   let Itinerary = TransALU;
 984 }
 985
 986 class INT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
 987   inst, "INT_TO_FLT", sint_to_fp
 988 > {
 989   let TransOnly = 1;
 990   let Itinerary = TransALU;
 991 }
 992
 993 class FLT_TO_UINT_Common <bits<11> inst> : R600_1OP_Helper <
 994   inst, "FLT_TO_UINT", fp_to_uint
 995 > {
 996   let TransOnly = 1;
 997   let Itinerary = TransALU;
 998 }
 999
1000 class UINT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1001   inst, "UINT_TO_FLT", uint_to_fp
1002 > {
1003   let TransOnly = 1;
1004   let Itinerary = TransALU;
1005 }
1006
1007 class LOG_CLAMPED_Common <bits<11> inst> : R600_1OP <
1008   inst, "LOG_CLAMPED", []
1009 >;
1010
1011 class LOG_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1012   inst, "LOG_IEEE", flog2
1013 > {
1014   let TransOnly = 1;
1015   let Itinerary = TransALU;
1016 }
1017
1018 class LSHL_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHL", shl>;
1019 class LSHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHR", srl>;
1020 class ASHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "ASHR", sra>;
1021 class MULHI_INT_Common <bits<11> inst> : R600_2OP_Helper <
1022   inst, "MULHI_INT", mulhs
1023 > {
1024   let TransOnly = 1;
1025   let Itinerary = TransALU;
1026 }
1027 class MULHI_UINT_Common <bits<11> inst> : R600_2OP_Helper <
1028   inst, "MULHI", mulhu
1029 > {
1030   let TransOnly = 1;
1031   let Itinerary = TransALU;
1032 }
1033 class MULLO_INT_Common <bits<11> inst> : R600_2OP_Helper <
1034   inst, "MULLO_INT", mul
1035 > {
1036   let TransOnly = 1;
1037   let Itinerary = TransALU;
1038 }
1039 class MULLO_UINT_Common <bits<11> inst> : R600_2OP <inst, "MULLO_UINT", []> {
1040   let TransOnly = 1;
1041   let Itinerary = TransALU;
1042 }
1043
1044 class RECIP_CLAMPED_Common <bits<11> inst> : R600_1OP <
1045   inst, "RECIP_CLAMPED", []
1046 > {
1047   let TransOnly = 1;
1048   let Itinerary = TransALU;
1049 }
1050
1051 class RECIP_IEEE_Common <bits<11> inst> : R600_1OP <
1052   inst, "RECIP_IEEE", [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
1053 > {
1054   let TransOnly = 1;
1055   let Itinerary = TransALU;
1056 }
1057
1058 class RECIP_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1059   inst, "RECIP_UINT", AMDGPUurecip
1060 > {
1061   let TransOnly = 1;
1062   let Itinerary = TransALU;
1063 }
1064
1065 class RECIPSQRT_CLAMPED_Common <bits<11> inst> : R600_1OP_Helper <
1066   inst, "RECIPSQRT_CLAMPED", int_AMDGPU_rsq
1067 > {
1068   let TransOnly = 1;
1069   let Itinerary = TransALU;
1070 }
1071
1072 class RECIPSQRT_IEEE_Common <bits<11> inst> : R600_1OP <
1073   inst, "RECIPSQRT_IEEE", []
1074 > {
1075   let TransOnly = 1;
1076   let Itinerary = TransALU;
1077 }
1078
1079 class SIN_Common <bits<11> inst> : R600_1OP <
1080   inst, "SIN", []>{
1081   let Trig = 1;
1082   let TransOnly = 1;
1083   let Itinerary = TransALU;
1084 }
1085
1086 class COS_Common <bits<11> inst> : R600_1OP <
1087   inst, "COS", []> {
1088   let Trig = 1;
1089   let TransOnly = 1;
1090   let Itinerary = TransALU;
1091 }
1092
1093 //===----------------------------------------------------------------------===//
1094 // Helper patterns for complex intrinsics
1095 //===----------------------------------------------------------------------===//
1096
1097 multiclass DIV_Common <InstR600 recip_ieee> {
1098 def : Pat<
1099   (int_AMDGPU_div f32:$src0, f32:$src1),
1100   (MUL_IEEE $src0, (recip_ieee $src1))
1101 >;
1102
1103 def : Pat<
1104   (fdiv f32:$src0, f32:$src1),
1105   (MUL_IEEE $src0, (recip_ieee $src1))
1106 >;
1107 }
1108
1109 class TGSI_LIT_Z_Common <InstR600 mul_lit, InstR600 log_clamped, InstR600 exp_ieee>
1110   : Pat <
1111   (int_TGSI_lit_z f32:$src_x, f32:$src_y, f32:$src_w),
1112   (exp_ieee (mul_lit (log_clamped (MAX $src_y, (f32 ZERO))), $src_w, $src_x))
1113 >;
1114
1115 //===----------------------------------------------------------------------===//
1116 // R600 / R700 Instructions
1117 //===----------------------------------------------------------------------===//
1118
1119 let Predicates = [isR600] in {
1120
1121   def MUL_LIT_r600 : MUL_LIT_Common<0x0C>;
1122   def MULADD_r600 : MULADD_Common<0x10>;
1123   def MULADD_IEEE_r600 : MULADD_IEEE_Common<0x14>;
1124   def CNDE_r600 : CNDE_Common<0x18>;
1125   def CNDGT_r600 : CNDGT_Common<0x19>;
1126   def CNDGE_r600 : CNDGE_Common<0x1A>;
1127   def DOT4_r600 : DOT4_Common<0x50>;
1128   defm CUBE_r600 : CUBE_Common<0x52>;
1129   def EXP_IEEE_r600 : EXP_IEEE_Common<0x61>;
1130   def LOG_CLAMPED_r600 : LOG_CLAMPED_Common<0x62>;
1131   def LOG_IEEE_r600 : LOG_IEEE_Common<0x63>;
1132   def RECIP_CLAMPED_r600 : RECIP_CLAMPED_Common<0x64>;
1133   def RECIP_IEEE_r600 : RECIP_IEEE_Common<0x66>;
1134   def RECIPSQRT_CLAMPED_r600 : RECIPSQRT_CLAMPED_Common<0x67>;
1135   def RECIPSQRT_IEEE_r600 : RECIPSQRT_IEEE_Common<0x69>;
1136   def FLT_TO_INT_r600 : FLT_TO_INT_Common<0x6b>;
1137   def INT_TO_FLT_r600 : INT_TO_FLT_Common<0x6c>;
1138   def FLT_TO_UINT_r600 : FLT_TO_UINT_Common<0x79>;
1139   def UINT_TO_FLT_r600 : UINT_TO_FLT_Common<0x6d>;
1140   def SIN_r600 : SIN_Common<0x6E>;
1141   def COS_r600 : COS_Common<0x6F>;
1142   def ASHR_r600 : ASHR_Common<0x70>;
1143   def LSHR_r600 : LSHR_Common<0x71>;
1144   def LSHL_r600 : LSHL_Common<0x72>;
1145   def MULLO_INT_r600 : MULLO_INT_Common<0x73>;
1146   def MULHI_INT_r600 : MULHI_INT_Common<0x74>;
1147   def MULLO_UINT_r600 : MULLO_UINT_Common<0x75>;
1148   def MULHI_UINT_r600 : MULHI_UINT_Common<0x76>;
1149   def RECIP_UINT_r600 : RECIP_UINT_Common <0x78>;
1150
1151   defm DIV_r600 : DIV_Common<RECIP_IEEE_r600>;
1152   def : POW_Common <LOG_IEEE_r600, EXP_IEEE_r600, MUL>;
1153   def TGSI_LIT_Z_r600 : TGSI_LIT_Z_Common<MUL_LIT_r600, LOG_CLAMPED_r600, EXP_IEEE_r600>;
1154
1155   def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_r600 $src))>;
1156
1157   def R600_ExportSwz : ExportSwzInst {
1158     let Word1{20-17} = 0; // BURST_COUNT
1159     let Word1{21} = eop;
1160     let Word1{22} = 1; // VALID_PIXEL_MODE
1161     let Word1{30-23} = inst;
1162     let Word1{31} = 1; // BARRIER
1163   }
1164   defm : ExportPattern<R600_ExportSwz, 39>;
1165
1166   def R600_ExportBuf : ExportBufInst {
1167     let Word1{20-17} = 0; // BURST_COUNT
1168     let Word1{21} = eop;
1169     let Word1{22} = 1; // VALID_PIXEL_MODE
1170     let Word1{30-23} = inst;
1171     let Word1{31} = 1; // BARRIER
1172   }
1173   defm : SteamOutputExportPattern<R600_ExportBuf, 0x20, 0x21, 0x22, 0x23>;
1174
1175   def CF_TC_R600 : CF_CLAUSE_R600<1, (ins i32imm:$ADDR, i32imm:$CNT),
1176   "TEX $CNT @$ADDR"> {
1177     let POP_COUNT = 0;
1178   }
1179   def CF_VC_R600 : CF_CLAUSE_R600<2, (ins i32imm:$ADDR, i32imm:$CNT),
1180   "VTX $CNT @$ADDR"> {
1181     let POP_COUNT = 0;
1182   }
1183   def WHILE_LOOP_R600 : CF_CLAUSE_R600<6, (ins i32imm:$ADDR),
1184   "LOOP_START_DX10 @$ADDR"> {
1185     let POP_COUNT = 0;
1186     let CNT = 0;
1187   }
1188   def END_LOOP_R600 : CF_CLAUSE_R600<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1189     let POP_COUNT = 0;
1190     let CNT = 0;
1191   }
1192   def LOOP_BREAK_R600 : CF_CLAUSE_R600<9, (ins i32imm:$ADDR),
1193   "LOOP_BREAK @$ADDR"> {
1194     let POP_COUNT = 0;
1195     let CNT = 0;
1196   }
1197   def CF_CONTINUE_R600 : CF_CLAUSE_R600<8, (ins i32imm:$ADDR),
1198   "CONTINUE @$ADDR"> {
1199     let POP_COUNT = 0;
1200     let CNT = 0;
1201   }
1202   def CF_JUMP_R600 : CF_CLAUSE_R600<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1203   "JUMP @$ADDR POP:$POP_COUNT"> {
1204     let CNT = 0;
1205   }
1206   def CF_ELSE_R600 : CF_CLAUSE_R600<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1207   "ELSE @$ADDR POP:$POP_COUNT"> {
1208     let CNT = 0;
1209   }
1210   def CF_CALL_FS_R600 : CF_CLAUSE_R600<19, (ins), "CALL_FS"> {
1211     let ADDR = 0;
1212     let CNT = 0;
1213     let POP_COUNT = 0;
1214   }
1215   def POP_R600 : CF_CLAUSE_R600<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1216   "POP @$ADDR POP:$POP_COUNT"> {
1217     let CNT = 0;
1218   }
1219   def CF_END_R600 : CF_CLAUSE_R600<0, (ins), "CF_END"> {
1220     let CNT = 0;
1221     let POP_COUNT = 0;
1222     let ADDR = 0;
1223     let END_OF_PROGRAM = 1;
1224   }
1225
1226 }
1227
1228 // Helper pattern for normalizing inputs to triginomic instructions for R700+
1229 // cards.
1230 class COS_PAT <InstR600 trig> : Pat<
1231   (fcos f32:$src),
1232   (trig (MUL_IEEE (MOV_IMM_I32 CONST.TWO_PI_INV), $src))
1233 >;
1234
1235 class SIN_PAT <InstR600 trig> : Pat<
1236   (fsin f32:$src),
1237   (trig (MUL_IEEE (MOV_IMM_I32 CONST.TWO_PI_INV), $src))
1238 >;
1239
1240 //===----------------------------------------------------------------------===//
1241 // R700 Only instructions
1242 //===----------------------------------------------------------------------===//
1243
1244 let Predicates = [isR700] in {
1245   def SIN_r700 : SIN_Common<0x6E>;
1246   def COS_r700 : COS_Common<0x6F>;
1247
1248   // R700 normalizes inputs to SIN/COS the same as EG
1249   def : SIN_PAT <SIN_r700>;
1250   def : COS_PAT <COS_r700>;
1251 }
1252
1253 //===----------------------------------------------------------------------===//
1254 // Evergreen Only instructions
1255 //===----------------------------------------------------------------------===//
1256
1257 let Predicates = [isEG] in {
1258
1259 def RECIP_IEEE_eg : RECIP_IEEE_Common<0x86>;
1260 defm DIV_eg : DIV_Common<RECIP_IEEE_eg>;
1261
1262 def MULLO_INT_eg : MULLO_INT_Common<0x8F>;
1263 def MULHI_INT_eg : MULHI_INT_Common<0x90>;
1264 def MULLO_UINT_eg : MULLO_UINT_Common<0x91>;
1265 def MULHI_UINT_eg : MULHI_UINT_Common<0x92>;
1266 def RECIP_UINT_eg : RECIP_UINT_Common<0x94>;
1267 def RECIPSQRT_CLAMPED_eg : RECIPSQRT_CLAMPED_Common<0x87>;
1268 def EXP_IEEE_eg : EXP_IEEE_Common<0x81>;
1269 def LOG_IEEE_eg : LOG_IEEE_Common<0x83>;
1270 def RECIP_CLAMPED_eg : RECIP_CLAMPED_Common<0x84>;
1271 def RECIPSQRT_IEEE_eg : RECIPSQRT_IEEE_Common<0x89>;
1272 def SIN_eg : SIN_Common<0x8D>;
1273 def COS_eg : COS_Common<0x8E>;
1274
1275 def : POW_Common <LOG_IEEE_eg, EXP_IEEE_eg, MUL>;
1276 def : SIN_PAT <SIN_eg>;
1277 def : COS_PAT <COS_eg>;
1278 def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_eg $src))>;
1279
1280 //===----------------------------------------------------------------------===//
1281 // Memory read/write instructions
1282 //===----------------------------------------------------------------------===//
1283 let usesCustomInserter = 1 in {
1284
1285 class RAT_WRITE_CACHELESS_eg <dag ins, bits<4> mask, string name,
1286                               list<dag> pattern>
1287     : EG_CF_RAT <0x57, 0x2, mask, (outs), ins, name, pattern> {
1288 }
1289
1290 } // End usesCustomInserter = 1
1291
1292 // 32-bit store
1293 def RAT_WRITE_CACHELESS_32_eg : RAT_WRITE_CACHELESS_eg <
1294   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1295   0x1, "RAT_WRITE_CACHELESS_32_eg $rw_gpr, $index_gpr, $eop",
1296   [(global_store i32:$rw_gpr, i32:$index_gpr)]
1297 >;
1298
1299 //128-bit store
1300 def RAT_WRITE_CACHELESS_128_eg : RAT_WRITE_CACHELESS_eg <
1301   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1302   0xf, "RAT_WRITE_CACHELESS_128 $rw_gpr.XYZW, $index_gpr, $eop",
1303   [(global_store v4i32:$rw_gpr, i32:$index_gpr)]
1304 >;
1305
1306 class VTX_READ_eg <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1307     : VTX_WORD0_eg, VTX_READ<name, buffer_id, outs, pattern> {
1308
1309   // Static fields
1310   let VC_INST = 0;
1311   let FETCH_TYPE = 2;
1312   let FETCH_WHOLE_QUAD = 0;
1313   let BUFFER_ID = buffer_id;
1314   let SRC_REL = 0;
1315   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1316   // to store vertex addresses in any channel, not just X.
1317   let SRC_SEL_X = 0;
1318
1319   let Inst{31-0} = Word0;
1320 }
1321
1322 class VTX_READ_8_eg <bits<8> buffer_id, list<dag> pattern>
1323     : VTX_READ_eg <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1324                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1325
1326   let MEGA_FETCH_COUNT = 1;
1327   let DST_SEL_X = 0;
1328   let DST_SEL_Y = 7;   // Masked
1329   let DST_SEL_Z = 7;   // Masked
1330   let DST_SEL_W = 7;   // Masked
1331   let DATA_FORMAT = 1; // FMT_8
1332 }
1333
1334 class VTX_READ_16_eg <bits<8> buffer_id, list<dag> pattern>
1335     : VTX_READ_eg <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1336                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1337   let MEGA_FETCH_COUNT = 2;
1338   let DST_SEL_X = 0;
1339   let DST_SEL_Y = 7;   // Masked
1340   let DST_SEL_Z = 7;   // Masked
1341   let DST_SEL_W = 7;   // Masked
1342   let DATA_FORMAT = 5; // FMT_16
1343
1344 }
1345
1346 class VTX_READ_32_eg <bits<8> buffer_id, list<dag> pattern>
1347     : VTX_READ_eg <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1348                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1349
1350   let MEGA_FETCH_COUNT = 4;
1351   let DST_SEL_X        = 0;
1352   let DST_SEL_Y        = 7;   // Masked
1353   let DST_SEL_Z        = 7;   // Masked
1354   let DST_SEL_W        = 7;   // Masked
1355   let DATA_FORMAT      = 0xD; // COLOR_32
1356
1357   // This is not really necessary, but there were some GPU hangs that appeared
1358   // to be caused by ALU instructions in the next instruction group that wrote
1359   // to the $src_gpr registers of the VTX_READ.
1360   // e.g.
1361   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1362   // %T2_X<def> = MOV %ZERO
1363   //Adding this constraint prevents this from happening.
1364   let Constraints = "$src_gpr.ptr = $dst_gpr";
1365 }
1366
1367 class VTX_READ_128_eg <bits<8> buffer_id, list<dag> pattern>
1368     : VTX_READ_eg <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1369                    (outs R600_Reg128:$dst_gpr), pattern> {
1370
1371   let MEGA_FETCH_COUNT = 16;
1372   let DST_SEL_X        =  0;
1373   let DST_SEL_Y        =  1;
1374   let DST_SEL_Z        =  2;
1375   let DST_SEL_W        =  3;
1376   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1377
1378   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1379   // that holds its buffer address to avoid potential hangs.  We can't use
1380   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1381   // registers are different sizes.
1382 }
1383
1384 //===----------------------------------------------------------------------===//
1385 // VTX Read from parameter memory space
1386 //===----------------------------------------------------------------------===//
1387
1388 def VTX_READ_PARAM_8_eg : VTX_READ_8_eg <0,
1389   [(set i32:$dst_gpr, (load_param_zexti8 ADDRVTX_READ:$src_gpr))]
1390 >;
1391
1392 def VTX_READ_PARAM_16_eg : VTX_READ_16_eg <0,
1393   [(set i32:$dst_gpr, (load_param_zexti16 ADDRVTX_READ:$src_gpr))]
1394 >;
1395
1396 def VTX_READ_PARAM_32_eg : VTX_READ_32_eg <0,
1397   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1398 >;
1399
1400 def VTX_READ_PARAM_128_eg : VTX_READ_128_eg <0,
1401   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1402 >;
1403
1404 //===----------------------------------------------------------------------===//
1405 // VTX Read from global memory space
1406 //===----------------------------------------------------------------------===//
1407
1408 // 8-bit reads
1409 def VTX_READ_GLOBAL_8_eg : VTX_READ_8_eg <1,
1410   [(set i32:$dst_gpr, (zextloadi8_global ADDRVTX_READ:$src_gpr))]
1411 >;
1412
1413 // 32-bit reads
1414 def VTX_READ_GLOBAL_32_eg : VTX_READ_32_eg <1,
1415   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1416 >;
1417
1418 // 128-bit reads
1419 def VTX_READ_GLOBAL_128_eg : VTX_READ_128_eg <1,
1420   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1421 >;
1422
1423 //===----------------------------------------------------------------------===//
1424 // Constant Loads
1425 // XXX: We are currently storing all constants in the global address space.
1426 //===----------------------------------------------------------------------===//
1427
1428 def CONSTANT_LOAD_eg : VTX_READ_32_eg <1,
1429   [(set i32:$dst_gpr, (constant_load ADDRVTX_READ:$src_gpr))]
1430 >;
1431
1432
1433 } // End Predicates = [isEG]
1434
1435 //===----------------------------------------------------------------------===//
1436 // Evergreen / Cayman Instructions
1437 //===----------------------------------------------------------------------===//
1438
1439 let Predicates = [isEGorCayman] in {
1440
1441   // BFE_UINT - bit_extract, an optimization for mask and shift
1442   // Src0 = Input
1443   // Src1 = Offset
1444   // Src2 = Width
1445   //
1446   // bit_extract = (Input << (32 - Offset - Width)) >> (32 - Width)
1447   //
1448   // Example Usage:
1449   // (Offset, Width)
1450   //
1451   // (0, 8)           = (Input << 24) >> 24  = (Input &  0xff)       >> 0
1452   // (8, 8)           = (Input << 16) >> 24  = (Input &  0xffff)     >> 8
1453   // (16,8)           = (Input <<  8) >> 24  = (Input &  0xffffff)   >> 16
1454   // (24,8)           = (Input <<  0) >> 24  = (Input &  0xffffffff) >> 24
1455   def BFE_UINT_eg : R600_3OP <0x4, "BFE_UINT",
1456     [(set i32:$dst, (int_AMDIL_bit_extract_u32 i32:$src0, i32:$src1,
1457                                                i32:$src2))],
1458     VecALU
1459   >;
1460   def : BFEPattern <BFE_UINT_eg>;
1461
1462   def BFI_INT_eg : R600_3OP <0x06, "BFI_INT", [], VecALU>;
1463   defm : BFIPatterns <BFI_INT_eg>;
1464
1465   def BIT_ALIGN_INT_eg : R600_3OP <0xC, "BIT_ALIGN_INT", [], VecALU>;
1466   def : ROTRPattern <BIT_ALIGN_INT_eg>;
1467
1468   def MULADD_eg : MULADD_Common<0x14>;
1469   def MULADD_IEEE_eg : MULADD_IEEE_Common<0x18>;
1470   def ASHR_eg : ASHR_Common<0x15>;
1471   def LSHR_eg : LSHR_Common<0x16>;
1472   def LSHL_eg : LSHL_Common<0x17>;
1473   def CNDE_eg : CNDE_Common<0x19>;
1474   def CNDGT_eg : CNDGT_Common<0x1A>;
1475   def CNDGE_eg : CNDGE_Common<0x1B>;
1476   def MUL_LIT_eg : MUL_LIT_Common<0x1F>;
1477   def LOG_CLAMPED_eg : LOG_CLAMPED_Common<0x82>;
1478   def DOT4_eg : DOT4_Common<0xBE>;
1479   defm CUBE_eg : CUBE_Common<0xC0>;
1480
1481 let hasSideEffects = 1 in {
1482   def MOVA_INT_eg : R600_1OP <0xCC, "MOVA_INT", []>;
1483 }
1484
1485   def TGSI_LIT_Z_eg : TGSI_LIT_Z_Common<MUL_LIT_eg, LOG_CLAMPED_eg, EXP_IEEE_eg>;
1486
1487   def FLT_TO_INT_eg : FLT_TO_INT_Common<0x50> {
1488     let Pattern = [];
1489   }
1490
1491   def INT_TO_FLT_eg : INT_TO_FLT_Common<0x9B>;
1492
1493   def FLT_TO_UINT_eg : FLT_TO_UINT_Common<0x9A> {
1494     let Pattern = [];
1495   }
1496
1497   def UINT_TO_FLT_eg : UINT_TO_FLT_Common<0x9C>;
1498
1499   // TRUNC is used for the FLT_TO_INT instructions to work around a
1500   // perceived problem where the rounding modes are applied differently
1501   // depending on the instruction and the slot they are in.
1502   // See:
1503   // https://bugs.freedesktop.org/show_bug.cgi?id=50232
1504   // Mesa commit: a1a0974401c467cb86ef818f22df67c21774a38c
1505   //
1506   // XXX: Lowering SELECT_CC will sometimes generate fp_to_[su]int nodes,
1507   // which do not need to be truncated since the fp values are 0.0f or 1.0f.
1508   // We should look into handling these cases separately.
1509   def : Pat<(fp_to_sint f32:$src0), (FLT_TO_INT_eg (TRUNC $src0))>;
1510
1511   def : Pat<(fp_to_uint f32:$src0), (FLT_TO_UINT_eg (TRUNC $src0))>;
1512
1513   // SHA-256 Patterns
1514   def : SHA256MaPattern <BFI_INT_eg, XOR_INT>;
1515
1516   def EG_ExportSwz : ExportSwzInst {
1517     let Word1{19-16} = 0; // BURST_COUNT
1518     let Word1{20} = 1; // VALID_PIXEL_MODE
1519     let Word1{21} = eop;
1520     let Word1{29-22} = inst;
1521     let Word1{30} = 0; // MARK
1522     let Word1{31} = 1; // BARRIER
1523   }
1524   defm : ExportPattern<EG_ExportSwz, 83>;
1525
1526   def EG_ExportBuf : ExportBufInst {
1527     let Word1{19-16} = 0; // BURST_COUNT
1528     let Word1{20} = 1; // VALID_PIXEL_MODE
1529     let Word1{21} = eop;
1530     let Word1{29-22} = inst;
1531     let Word1{30} = 0; // MARK
1532     let Word1{31} = 1; // BARRIER
1533   }
1534   defm : SteamOutputExportPattern<EG_ExportBuf, 0x40, 0x41, 0x42, 0x43>;
1535
1536   def CF_TC_EG : CF_CLAUSE_EG<1, (ins i32imm:$ADDR, i32imm:$COUNT),
1537   "TEX $COUNT @$ADDR"> {
1538     let POP_COUNT = 0;
1539   }
1540   def CF_VC_EG : CF_CLAUSE_EG<2, (ins i32imm:$ADDR, i32imm:$COUNT),
1541   "VTX $COUNT @$ADDR"> {
1542     let POP_COUNT = 0;
1543   }
1544   def WHILE_LOOP_EG : CF_CLAUSE_EG<6, (ins i32imm:$ADDR),
1545   "LOOP_START_DX10 @$ADDR"> {
1546     let POP_COUNT = 0;
1547     let COUNT = 0;
1548   }
1549   def END_LOOP_EG : CF_CLAUSE_EG<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1550     let POP_COUNT = 0;
1551     let COUNT = 0;
1552   }
1553   def LOOP_BREAK_EG : CF_CLAUSE_EG<9, (ins i32imm:$ADDR),
1554   "LOOP_BREAK @$ADDR"> {
1555     let POP_COUNT = 0;
1556     let COUNT = 0;
1557   }
1558   def CF_CONTINUE_EG : CF_CLAUSE_EG<8, (ins i32imm:$ADDR),
1559   "CONTINUE @$ADDR"> {
1560     let POP_COUNT = 0;
1561     let COUNT = 0;
1562   }
1563   def CF_JUMP_EG : CF_CLAUSE_EG<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1564   "JUMP @$ADDR POP:$POP_COUNT"> {
1565     let COUNT = 0;
1566   }
1567   def CF_ELSE_EG : CF_CLAUSE_EG<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1568   "ELSE @$ADDR POP:$POP_COUNT"> {
1569     let COUNT = 0;
1570   }
1571   def CF_CALL_FS_EG : CF_CLAUSE_EG<19, (ins), "CALL_FS"> {
1572     let ADDR = 0;
1573     let COUNT = 0;
1574     let POP_COUNT = 0;
1575   }
1576   def POP_EG : CF_CLAUSE_EG<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1577   "POP @$ADDR POP:$POP_COUNT"> {
1578     let COUNT = 0;
1579   }
1580   def CF_END_EG :  CF_CLAUSE_EG<0, (ins), "CF_END"> {
1581     let COUNT = 0;
1582     let POP_COUNT = 0;
1583     let ADDR = 0;
1584     let END_OF_PROGRAM = 1;
1585   }
1586
1587 } // End Predicates = [isEGorCayman]
1588
1589 //===----------------------------------------------------------------------===//
1590 // Regist loads and stores - for indirect addressing
1591 //===----------------------------------------------------------------------===//
1592
1593 defm R600_ : RegisterLoadStore <R600_Reg32, FRAMEri, ADDRIndirect>;
1594
1595 //===----------------------------------------------------------------------===//
1596 // Cayman Instructions
1597 //===----------------------------------------------------------------------===//
1598
1599 let Predicates = [isCayman] in {
1600
1601 let isVector = 1 in {
1602
1603 def RECIP_IEEE_cm : RECIP_IEEE_Common<0x86>;
1604
1605 def MULLO_INT_cm : MULLO_INT_Common<0x8F>;
1606 def MULHI_INT_cm : MULHI_INT_Common<0x90>;
1607 def MULLO_UINT_cm : MULLO_UINT_Common<0x91>;
1608 def MULHI_UINT_cm : MULHI_UINT_Common<0x92>;
1609 def RECIPSQRT_CLAMPED_cm : RECIPSQRT_CLAMPED_Common<0x87>;
1610 def EXP_IEEE_cm : EXP_IEEE_Common<0x81>;
1611 def LOG_IEEE_cm : LOG_IEEE_Common<0x83>;
1612 def RECIP_CLAMPED_cm : RECIP_CLAMPED_Common<0x84>;
1613 def RECIPSQRT_IEEE_cm : RECIPSQRT_IEEE_Common<0x89>;
1614 def SIN_cm : SIN_Common<0x8D>;
1615 def COS_cm : COS_Common<0x8E>;
1616 } // End isVector = 1
1617
1618 def : POW_Common <LOG_IEEE_cm, EXP_IEEE_cm, MUL>;
1619 def : SIN_PAT <SIN_cm>;
1620 def : COS_PAT <COS_cm>;
1621
1622 defm DIV_cm : DIV_Common<RECIP_IEEE_cm>;
1623
1624 // RECIP_UINT emulation for Cayman
1625 // The multiplication scales from [0,1] to the unsigned integer range
1626 def : Pat <
1627   (AMDGPUurecip i32:$src0),
1628   (FLT_TO_UINT_eg (MUL_IEEE (RECIP_IEEE_cm (UINT_TO_FLT_eg $src0)),
1629                             (MOV_IMM_I32 CONST.FP_UINT_MAX_PLUS_1)))
1630 >;
1631
1632   def CF_END_CM : CF_CLAUSE_EG<32, (ins), "CF_END"> {
1633     let ADDR = 0;
1634     let POP_COUNT = 0;
1635     let COUNT = 0;
1636   }
1637
1638 def : Pat<(fsqrt f32:$src), (MUL R600_Reg32:$src, (RECIPSQRT_CLAMPED_cm $src))>;
1639
1640
1641 def RAT_STORE_DWORD_cm : EG_CF_RAT <
1642   0x57, 0x14, 0x1, (outs),
1643   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr),
1644   "EXPORT_RAT_INST_STORE_DWORD $rw_gpr, $index_gpr",
1645   [(global_store i32:$rw_gpr, i32:$index_gpr)]
1646 > {
1647   let eop = 0; // This bit is not used on Cayman.
1648 }
1649
1650 class VTX_READ_cm <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1651     : VTX_WORD0_cm, VTX_READ<name, buffer_id, outs, pattern> {
1652
1653   // Static fields
1654   let VC_INST = 0;
1655   let FETCH_TYPE = 2;
1656   let FETCH_WHOLE_QUAD = 0;
1657   let BUFFER_ID = buffer_id;
1658   let SRC_REL = 0;
1659   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1660   // to store vertex addresses in any channel, not just X.
1661   let SRC_SEL_X = 0;
1662   let SRC_SEL_Y = 0;
1663   let STRUCTURED_READ = 0;
1664   let LDS_REQ = 0;
1665   let COALESCED_READ = 0;
1666
1667   let Inst{31-0} = Word0;
1668 }
1669
1670 class VTX_READ_8_cm <bits<8> buffer_id, list<dag> pattern>
1671     : VTX_READ_cm <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1672                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1673
1674   let DST_SEL_X = 0;
1675   let DST_SEL_Y = 7;   // Masked
1676   let DST_SEL_Z = 7;   // Masked
1677   let DST_SEL_W = 7;   // Masked
1678   let DATA_FORMAT = 1; // FMT_8
1679 }
1680
1681 class VTX_READ_16_cm <bits<8> buffer_id, list<dag> pattern>
1682     : VTX_READ_cm <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1683                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1684   let DST_SEL_X = 0;
1685   let DST_SEL_Y = 7;   // Masked
1686   let DST_SEL_Z = 7;   // Masked
1687   let DST_SEL_W = 7;   // Masked
1688   let DATA_FORMAT = 5; // FMT_16
1689
1690 }
1691
1692 class VTX_READ_32_cm <bits<8> buffer_id, list<dag> pattern>
1693     : VTX_READ_cm <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1694                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1695
1696   let DST_SEL_X        = 0;
1697   let DST_SEL_Y        = 7;   // Masked
1698   let DST_SEL_Z        = 7;   // Masked
1699   let DST_SEL_W        = 7;   // Masked
1700   let DATA_FORMAT      = 0xD; // COLOR_32
1701
1702   // This is not really necessary, but there were some GPU hangs that appeared
1703   // to be caused by ALU instructions in the next instruction group that wrote
1704   // to the $src_gpr registers of the VTX_READ.
1705   // e.g.
1706   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1707   // %T2_X<def> = MOV %ZERO
1708   //Adding this constraint prevents this from happening.
1709   let Constraints = "$src_gpr.ptr = $dst_gpr";
1710 }
1711
1712 class VTX_READ_128_cm <bits<8> buffer_id, list<dag> pattern>
1713     : VTX_READ_cm <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1714                    (outs R600_Reg128:$dst_gpr), pattern> {
1715
1716   let DST_SEL_X        =  0;
1717   let DST_SEL_Y        =  1;
1718   let DST_SEL_Z        =  2;
1719   let DST_SEL_W        =  3;
1720   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1721
1722   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1723   // that holds its buffer address to avoid potential hangs.  We can't use
1724   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1725   // registers are different sizes.
1726 }
1727
1728 //===----------------------------------------------------------------------===//
1729 // VTX Read from parameter memory space
1730 //===----------------------------------------------------------------------===//
1731 def VTX_READ_PARAM_8_cm : VTX_READ_8_cm <0,
1732   [(set i32:$dst_gpr, (load_param_zexti8 ADDRVTX_READ:$src_gpr))]
1733 >;
1734
1735 def VTX_READ_PARAM_16_cm : VTX_READ_16_cm <0,
1736   [(set i32:$dst_gpr, (load_param_zexti16 ADDRVTX_READ:$src_gpr))]
1737 >;
1738
1739 def VTX_READ_PARAM_32_cm : VTX_READ_32_cm <0,
1740   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1741 >;
1742
1743 def VTX_READ_PARAM_128_cm : VTX_READ_128_cm <0,
1744   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1745 >;
1746
1747 //===----------------------------------------------------------------------===//
1748 // VTX Read from global memory space
1749 //===----------------------------------------------------------------------===//
1750
1751 // 8-bit reads
1752 def VTX_READ_GLOBAL_8_cm : VTX_READ_8_cm <1,
1753   [(set i32:$dst_gpr, (zextloadi8_global ADDRVTX_READ:$src_gpr))]
1754 >;
1755
1756 // 32-bit reads
1757 def VTX_READ_GLOBAL_32_cm : VTX_READ_32_cm <1,
1758   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1759 >;
1760
1761 // 128-bit reads
1762 def VTX_READ_GLOBAL_128_cm : VTX_READ_128_cm <1,
1763   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1764 >;
1765
1766 //===----------------------------------------------------------------------===//
1767 // Constant Loads
1768 // XXX: We are currently storing all constants in the global address space.
1769 //===----------------------------------------------------------------------===//
1770
1771 def CONSTANT_LOAD_cm : VTX_READ_32_cm <1,
1772   [(set i32:$dst_gpr, (constant_load ADDRVTX_READ:$src_gpr))]
1773 >;
1774
1775 } // End isCayman
1776
1777 //===----------------------------------------------------------------------===//
1778 // Branch Instructions
1779 //===----------------------------------------------------------------------===//
1780
1781
1782 def IF_PREDICATE_SET  : ILFormat<(outs), (ins GPRI32:$src),
1783   "IF_PREDICATE_SET $src", []>;
1784
1785 def PREDICATED_BREAK : ILFormat<(outs), (ins GPRI32:$src),
1786   "PREDICATED_BREAK $src", []>;
1787
1788 //===----------------------------------------------------------------------===//
1789 // Pseudo instructions
1790 //===----------------------------------------------------------------------===//
1791
1792 let isPseudo = 1 in {
1793
1794 def PRED_X : InstR600 <
1795   (outs R600_Predicate_Bit:$dst),
1796   (ins R600_Reg32:$src0, i32imm:$src1, i32imm:$flags),
1797   "", [], NullALU> {
1798   let FlagOperandIdx = 3;
1799 }
1800
1801 let isTerminator = 1, isBranch = 1 in {
1802 def JUMP_COND : InstR600 <
1803           (outs),
1804           (ins brtarget:$target, R600_Predicate_Bit:$p),
1805           "JUMP $target ($p)",
1806           [], AnyALU
1807   >;
1808
1809 def JUMP : InstR600 <
1810           (outs),
1811           (ins brtarget:$target),
1812           "JUMP $target",
1813           [], AnyALU
1814   >
1815 {
1816   let isPredicable = 1;
1817   let isBarrier = 1;
1818 }
1819
1820 }  // End isTerminator = 1, isBranch = 1
1821
1822 let usesCustomInserter = 1 in {
1823
1824 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in {
1825
1826 def MASK_WRITE : AMDGPUShaderInst <
1827     (outs),
1828     (ins R600_Reg32:$src),
1829     "MASK_WRITE $src",
1830     []
1831 >;
1832
1833 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 1
1834
1835
1836 def TXD: InstR600 <
1837   (outs R600_Reg128:$dst),
1838   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1839        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1840   "TXD $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
1841   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
1842                      imm:$resourceId, imm:$samplerId, imm:$textureTarget))],
1843   NullALU > {
1844   let TEXInst = 1;
1845 }
1846
1847 def TXD_SHADOW: InstR600 <
1848   (outs R600_Reg128:$dst),
1849   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1850        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1851   "TXD_SHADOW $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
1852   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
1853         imm:$resourceId, imm:$samplerId, TEX_SHADOW:$textureTarget))],
1854    NullALU
1855 > {
1856   let TEXInst = 1;
1857 }
1858 } // End isPseudo = 1
1859 } // End usesCustomInserter = 1
1860
1861 def CLAMP_R600 :  CLAMP <R600_Reg32>;
1862 def FABS_R600 : FABS<R600_Reg32>;
1863 def FNEG_R600 : FNEG<R600_Reg32>;
1864
1865 //===---------------------------------------------------------------------===//
1866 // Return instruction
1867 //===---------------------------------------------------------------------===//
1868 let isTerminator = 1, isReturn = 1, hasCtrlDep = 1,
1869     usesCustomInserter = 1 in {
1870   def RETURN          : ILFormat<(outs), (ins variable_ops),
1871       "RETURN", [(IL_retflag)]>;
1872 }
1873
1874
1875 //===----------------------------------------------------------------------===//
1876 // Constant Buffer Addressing Support
1877 //===----------------------------------------------------------------------===//
1878
1879 let usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
1880 def CONST_COPY : Instruction {
1881   let OutOperandList = (outs R600_Reg32:$dst);
1882   let InOperandList = (ins i32imm:$src);
1883   let Pattern =
1884       [(set R600_Reg32:$dst, (CONST_ADDRESS ADDRGA_CONST_OFFSET:$src))];
1885   let AsmString = "CONST_COPY";
1886   let neverHasSideEffects = 1;
1887   let isAsCheapAsAMove = 1;
1888   let Itinerary = NullALU;
1889 }
1890 } // end usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"
1891
1892 def TEX_VTX_CONSTBUF :
1893   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "VTX_READ_eg $dst, $ptr",
1894       [(set v4i32:$dst, (CONST_ADDRESS ADDRGA_VAR_OFFSET:$ptr, (i32 imm:$BUFFER_ID)))]>,
1895   VTX_WORD1_GPR, VTX_WORD0_eg {
1896
1897   let VC_INST = 0;
1898   let FETCH_TYPE = 2;
1899   let FETCH_WHOLE_QUAD = 0;
1900   let SRC_REL = 0;
1901   let SRC_SEL_X = 0;
1902   let DST_REL = 0;
1903   let USE_CONST_FIELDS = 0;
1904   let NUM_FORMAT_ALL = 2;
1905   let FORMAT_COMP_ALL = 1;
1906   let SRF_MODE_ALL = 1;
1907   let MEGA_FETCH_COUNT = 16;
1908   let DST_SEL_X        = 0;
1909   let DST_SEL_Y        = 1;
1910   let DST_SEL_Z        = 2;
1911   let DST_SEL_W        = 3;
1912   let DATA_FORMAT      = 35;
1913
1914   let Inst{31-0} = Word0;
1915   let Inst{63-32} = Word1;
1916
1917 // LLVM can only encode 64-bit instructions, so these fields are manually
1918 // encoded in R600CodeEmitter
1919 //
1920 // bits<16> OFFSET;
1921 // bits<2>  ENDIAN_SWAP = 0;
1922 // bits<1>  CONST_BUF_NO_STRIDE = 0;
1923 // bits<1>  MEGA_FETCH = 0;
1924 // bits<1>  ALT_CONST = 0;
1925 // bits<2>  BUFFER_INDEX_MODE = 0;
1926
1927
1928
1929 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
1930 // is done in R600CodeEmitter
1931 //
1932 // Inst{79-64} = OFFSET;
1933 // Inst{81-80} = ENDIAN_SWAP;
1934 // Inst{82}    = CONST_BUF_NO_STRIDE;
1935 // Inst{83}    = MEGA_FETCH;
1936 // Inst{84}    = ALT_CONST;
1937 // Inst{86-85} = BUFFER_INDEX_MODE;
1938 // Inst{95-86} = 0; Reserved
1939
1940 // VTX_WORD3 (Padding)
1941 //
1942 // Inst{127-96} = 0;
1943   let VTXInst = 1;
1944 }
1945
1946 def TEX_VTX_TEXBUF:
1947   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "TEX_VTX_EXPLICIT_READ $dst, $ptr",
1948       [(set v4f32:$dst, (int_R600_load_texbuf ADDRGA_VAR_OFFSET:$ptr, imm:$BUFFER_ID))]>,
1949 VTX_WORD1_GPR, VTX_WORD0_eg {
1950
1951 let VC_INST = 0;
1952 let FETCH_TYPE = 2;
1953 let FETCH_WHOLE_QUAD = 0;
1954 let SRC_REL = 0;
1955 let SRC_SEL_X = 0;
1956 let DST_REL = 0;
1957 let USE_CONST_FIELDS = 1;
1958 let NUM_FORMAT_ALL = 0;
1959 let FORMAT_COMP_ALL = 0;
1960 let SRF_MODE_ALL = 1;
1961 let MEGA_FETCH_COUNT = 16;
1962 let DST_SEL_X        = 0;
1963 let DST_SEL_Y        = 1;
1964 let DST_SEL_Z        = 2;
1965 let DST_SEL_W        = 3;
1966 let DATA_FORMAT      = 0;
1967
1968 let Inst{31-0} = Word0;
1969 let Inst{63-32} = Word1;
1970
1971 // LLVM can only encode 64-bit instructions, so these fields are manually
1972 // encoded in R600CodeEmitter
1973 //
1974 // bits<16> OFFSET;
1975 // bits<2>  ENDIAN_SWAP = 0;
1976 // bits<1>  CONST_BUF_NO_STRIDE = 0;
1977 // bits<1>  MEGA_FETCH = 0;
1978 // bits<1>  ALT_CONST = 0;
1979 // bits<2>  BUFFER_INDEX_MODE = 0;
1980
1981
1982
1983 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
1984 // is done in R600CodeEmitter
1985 //
1986 // Inst{79-64} = OFFSET;
1987 // Inst{81-80} = ENDIAN_SWAP;
1988 // Inst{82}    = CONST_BUF_NO_STRIDE;
1989 // Inst{83}    = MEGA_FETCH;
1990 // Inst{84}    = ALT_CONST;
1991 // Inst{86-85} = BUFFER_INDEX_MODE;
1992 // Inst{95-86} = 0; Reserved
1993
1994 // VTX_WORD3 (Padding)
1995 //
1996 // Inst{127-96} = 0;
1997   let VTXInst = 1;
1998 }
1999
2000
2001
2002 //===--------------------------------------------------------------------===//
2003 // Instructions support
2004 //===--------------------------------------------------------------------===//
2005 //===---------------------------------------------------------------------===//
2006 // Custom Inserter for Branches and returns, this eventually will be a
2007 // seperate pass
2008 //===---------------------------------------------------------------------===//
2009 let isTerminator = 1, usesCustomInserter = 1, isBranch = 1, isBarrier = 1 in {
2010   def BRANCH : ILFormat<(outs), (ins brtarget:$target),
2011       "; Pseudo unconditional branch instruction",
2012       [(br bb:$target)]>;
2013   defm BRANCH_COND : BranchConditional<IL_brcond>;
2014 }
2015
2016 //===---------------------------------------------------------------------===//
2017 // Flow and Program control Instructions
2018 //===---------------------------------------------------------------------===//
2019 let isTerminator=1 in {
2020   def SWITCH      : ILFormat< (outs), (ins GPRI32:$src),
2021   !strconcat("SWITCH", " $src"), []>;
2022   def CASE        : ILFormat< (outs), (ins GPRI32:$src),
2023       !strconcat("CASE", " $src"), []>;
2024   def BREAK       : ILFormat< (outs), (ins),
2025       "BREAK", []>;
2026   def CONTINUE    : ILFormat< (outs), (ins),
2027       "CONTINUE", []>;
2028   def DEFAULT     : ILFormat< (outs), (ins),
2029       "DEFAULT", []>;
2030   def ELSE        : ILFormat< (outs), (ins),
2031       "ELSE", []>;
2032   def ENDSWITCH   : ILFormat< (outs), (ins),
2033       "ENDSWITCH", []>;
2034   def ENDMAIN     : ILFormat< (outs), (ins),
2035       "ENDMAIN", []>;
2036   def END         : ILFormat< (outs), (ins),
2037       "END", []>;
2038   def ENDFUNC     : ILFormat< (outs), (ins),
2039       "ENDFUNC", []>;
2040   def ENDIF       : ILFormat< (outs), (ins),
2041       "ENDIF", []>;
2042   def WHILELOOP   : ILFormat< (outs), (ins),
2043       "WHILE", []>;
2044   def ENDLOOP     : ILFormat< (outs), (ins),
2045       "ENDLOOP", []>;
2046   def FUNC        : ILFormat< (outs), (ins),
2047       "FUNC", []>;
2048   def RETDYN      : ILFormat< (outs), (ins),
2049       "RET_DYN", []>;
2050   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2051   defm IF_LOGICALNZ  : BranchInstr<"IF_LOGICALNZ">;
2052   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2053   defm IF_LOGICALZ   : BranchInstr<"IF_LOGICALZ">;
2054   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2055   defm BREAK_LOGICALNZ : BranchInstr<"BREAK_LOGICALNZ">;
2056   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2057   defm BREAK_LOGICALZ : BranchInstr<"BREAK_LOGICALZ">;
2058   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2059   defm CONTINUE_LOGICALNZ : BranchInstr<"CONTINUE_LOGICALNZ">;
2060   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2061   defm CONTINUE_LOGICALZ : BranchInstr<"CONTINUE_LOGICALZ">;
2062   defm IFC         : BranchInstr2<"IFC">;
2063   defm BREAKC      : BranchInstr2<"BREAKC">;
2064   defm CONTINUEC   : BranchInstr2<"CONTINUEC">;
2065 }
2066
2067 //===----------------------------------------------------------------------===//
2068 // ISel Patterns
2069 //===----------------------------------------------------------------------===//
2070
2071 // CND*_INT Pattterns for f32 True / False values
2072
2073 class CND_INT_f32 <InstR600 cnd, CondCode cc> : Pat <
2074   (selectcc i32:$src0, 0, f32:$src1, f32:$src2, cc),
2075   (cnd $src0, $src1, $src2)
2076 >;
2077
2078 def : CND_INT_f32 <CNDE_INT,  SETEQ>;
2079 def : CND_INT_f32 <CNDGT_INT, SETGT>;
2080 def : CND_INT_f32 <CNDGE_INT, SETGE>;
2081
2082 //CNDGE_INT extra pattern
2083 def : Pat <
2084   (selectcc i32:$src0, -1, i32:$src1, i32:$src2, COND_GT),
2085   (CNDGE_INT $src0, $src1, $src2)
2086 >;
2087
2088 // KIL Patterns
2089 def KILP : Pat <
2090   (int_AMDGPU_kilp),
2091   (MASK_WRITE (KILLGT (f32 ONE), (f32 ZERO)))
2092 >;
2093
2094 def KIL : Pat <
2095   (int_AMDGPU_kill f32:$src0),
2096   (MASK_WRITE (KILLGT (f32 ZERO), $src0))
2097 >;
2098
2099 // SGT Reverse args
2100 def : Pat <
2101   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_LT),
2102   (SGT $src1, $src0)
2103 >;
2104
2105 // SGE Reverse args
2106 def : Pat <
2107   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_LE),
2108   (SGE $src1, $src0)
2109 >;
2110
2111 // SETGT_DX10 reverse args
2112 def : Pat <
2113   (selectcc f32:$src0, f32:$src1, -1, 0, COND_LT),
2114   (SETGT_DX10 $src1, $src0)
2115 >;
2116
2117 // SETGE_DX10 reverse args
2118 def : Pat <
2119   (selectcc f32:$src0, f32:$src1, -1, 0, COND_LE),
2120   (SETGE_DX10 $src1, $src0)
2121 >;
2122
2123 // SETGT_INT reverse args
2124 def : Pat <
2125   (selectcc i32:$src0, i32:$src1, -1, 0, SETLT),
2126   (SETGT_INT $src1, $src0)
2127 >;
2128
2129 // SETGE_INT reverse args
2130 def : Pat <
2131   (selectcc i32:$src0, i32:$src1, -1, 0, SETLE),
2132   (SETGE_INT $src1, $src0)
2133 >;
2134
2135 // SETGT_UINT reverse args
2136 def : Pat <
2137   (selectcc i32:$src0, i32:$src1, -1, 0, SETULT),
2138   (SETGT_UINT $src1, $src0)
2139 >;
2140
2141 // SETGE_UINT reverse args
2142 def : Pat <
2143   (selectcc i32:$src0, i32:$src1, -1, 0, SETULE),
2144   (SETGE_UINT $src1, $src0)
2145 >;
2146
2147 // The next two patterns are special cases for handling 'true if ordered' and
2148 // 'true if unordered' conditionals.  The assumption here is that the behavior of
2149 // SETE and SNE conforms to the Direct3D 10 rules for floating point values
2150 // described here:
2151 // http://msdn.microsoft.com/en-us/library/windows/desktop/cc308050.aspx#alpha_32_bit
2152 // We assume that  SETE returns false when one of the operands is NAN and
2153 // SNE returns true when on of the operands is NAN
2154
2155 //SETE - 'true if ordered'
2156 def : Pat <
2157   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, SETO),
2158   (SETE $src0, $src1)
2159 >;
2160
2161 //SETE_DX10 - 'true if ordered'
2162 def : Pat <
2163   (selectcc f32:$src0, f32:$src1, -1, 0, SETO),
2164   (SETE_DX10 $src0, $src1)
2165 >;
2166
2167 //SNE - 'true if unordered'
2168 def : Pat <
2169   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, SETUO),
2170   (SNE $src0, $src1)
2171 >;
2172
2173 //SETNE_DX10 - 'true if ordered'
2174 def : Pat <
2175   (selectcc f32:$src0, f32:$src1, -1, 0, SETUO),
2176   (SETNE_DX10 $src0, $src1)
2177 >;
2178
2179 def : Extract_Element <f32, v4f32, 0, sub0>;
2180 def : Extract_Element <f32, v4f32, 1, sub1>;
2181 def : Extract_Element <f32, v4f32, 2, sub2>;
2182 def : Extract_Element <f32, v4f32, 3, sub3>;
2183
2184 def : Insert_Element <f32, v4f32, 0, sub0>;
2185 def : Insert_Element <f32, v4f32, 1, sub1>;
2186 def : Insert_Element <f32, v4f32, 2, sub2>;
2187 def : Insert_Element <f32, v4f32, 3, sub3>;
2188
2189 def : Extract_Element <i32, v4i32, 0, sub0>;
2190 def : Extract_Element <i32, v4i32, 1, sub1>;
2191 def : Extract_Element <i32, v4i32, 2, sub2>;
2192 def : Extract_Element <i32, v4i32, 3, sub3>;
2193
2194 def : Insert_Element <i32, v4i32, 0, sub0>;
2195 def : Insert_Element <i32, v4i32, 1, sub1>;
2196 def : Insert_Element <i32, v4i32, 2, sub2>;
2197 def : Insert_Element <i32, v4i32, 3, sub3>;
2198
2199 def : Vector4_Build <v4f32, f32>;
2200 def : Vector4_Build <v4i32, i32>;
2201
2202 // bitconvert patterns
2203
2204 def : BitConvert <i32, f32, R600_Reg32>;
2205 def : BitConvert <f32, i32, R600_Reg32>;
2206 def : BitConvert <v4f32, v4i32, R600_Reg128>;
2207 def : BitConvert <v4i32, v4f32, R600_Reg128>;
2208
2209 // DWORDADDR pattern
2210 def : DwordAddrPat  <i32, R600_Reg32>;
2211
2212 } // End isR600toCayman Predicate