lib/Target/R600/R600RegisterInfo.td

   1
   2 class R600Reg <string name, bits<16> encoding> : Register<name> {
   3   let Namespace = "AMDGPU";
   4   let HWEncoding = encoding;
   5 }
   6
   7 class R600RegWithChan <string name, bits<9> sel, string chan> :
   8     Register <name> {
   9
  10   field bits<2> chan_encoding = !if(!eq(chan, "X"), 0,
  11                                 !if(!eq(chan, "Y"), 1,
  12                                 !if(!eq(chan, "Z"), 2,
  13                                 !if(!eq(chan, "W"), 3, 0))));
  14   let HWEncoding{8-0}  = sel;
  15   let HWEncoding{10-9} = chan_encoding;
  16   let Namespace = "AMDGPU";
  17 }
  18
  19 class R600Reg_128<string n, list<Register> subregs, bits<16> encoding> :
  20     RegisterWithSubRegs<n, subregs> {
  21   let Namespace = "AMDGPU";
  22   let SubRegIndices = [sel_x, sel_y, sel_z, sel_w];
  23   let HWEncoding = encoding;
  24 }
  25
  26 foreach Index = 0-127 in {
  27   foreach Chan = [ "X", "Y", "Z", "W" ] in {
  28     // 32-bit Temporary Registers
  29     def T#Index#_#Chan : R600RegWithChan <"T"#Index#"."#Chan, Index, Chan>;
  30
  31     // 32-bit Constant Registers (There are more than 128, this the number
  32     // that is currently supported.
  33     def C#Index#_#Chan : R600RegWithChan <"C"#Index#"."#Chan, Index, Chan>;
  34   }
  35   // 128-bit Temporary Registers
  36   def T#Index#_XYZW : R600Reg_128 <"T"#Index#".XYZW",
  37                                    [!cast<Register>("T"#Index#"_X"),
  38                                     !cast<Register>("T"#Index#"_Y"),
  39                                     !cast<Register>("T"#Index#"_Z"),
  40                                     !cast<Register>("T"#Index#"_W")],
  41                                    Index>;
  42 }
  43
  44 // Array Base Register holding input in FS
  45 foreach Index = 448-464 in {
  46   def ArrayBase#Index :  R600Reg<"ARRAY_BASE", Index>;
  47 }
  48
  49
  50 // Special Registers
  51
  52 def ZERO : R600Reg<"0.0", 248>;
  53 def ONE : R600Reg<"1.0", 249>;
  54 def NEG_ONE : R600Reg<"-1.0", 249>;
  55 def ONE_INT : R600Reg<"1", 250>;
  56 def HALF : R600Reg<"0.5", 252>;
  57 def NEG_HALF : R600Reg<"-0.5", 252>;
  58 def ALU_LITERAL_X : R600Reg<"literal.x", 253>;
  59 def PV_X : R600Reg<"pv.x", 254>;
  60 def PREDICATE_BIT : R600Reg<"PredicateBit", 0>;
  61 def PRED_SEL_OFF: R600Reg<"Pred_sel_off", 0>;
  62 def PRED_SEL_ZERO : R600Reg<"Pred_sel_zero", 2>;
  63 def PRED_SEL_ONE : R600Reg<"Pred_sel_one", 3>;
  64
  65 def R600_ArrayBase : RegisterClass <"AMDGPU", [f32, i32], 32,
  66                           (add (sequence "ArrayBase%u", 448, 464))>;
  67
  68 def R600_CReg32 : RegisterClass <"AMDGPU", [f32, i32], 32,
  69                           (add (interleave
  70                                   (interleave (sequence "C%u_X", 0, 127),
  71                                               (sequence "C%u_Z", 0, 127)),
  72                                   (interleave (sequence "C%u_Y", 0, 127),
  73                                               (sequence "C%u_W", 0, 127))))>;
  74
  75 def R600_TReg32_X : RegisterClass <"AMDGPU", [f32, i32], 32,
  76                                    (add (sequence "T%u_X", 0, 127))>;
  77
  78 def R600_TReg32_Y : RegisterClass <"AMDGPU", [f32, i32], 32,
  79                                    (add (sequence "T%u_Y", 0, 127))>;
  80
  81 def R600_TReg32_Z : RegisterClass <"AMDGPU", [f32, i32], 32,
  82                                    (add (sequence "T%u_Z", 0, 127))>;
  83
  84 def R600_TReg32_W : RegisterClass <"AMDGPU", [f32, i32], 32,
  85                                    (add (sequence "T%u_W", 0, 127))>;
  86
  87 def R600_TReg32 : RegisterClass <"AMDGPU", [f32, i32], 32,
  88                           (add (interleave
  89                                  (interleave R600_TReg32_X, R600_TReg32_Z),
  90                                  (interleave R600_TReg32_Y, R600_TReg32_W)))>;
  91
  92 def R600_Reg32 : RegisterClass <"AMDGPU", [f32, i32], 32, (add
  93     R600_TReg32,
  94     R600_CReg32,
  95     R600_ArrayBase,
  96     ZERO, HALF, ONE, ONE_INT, PV_X, ALU_LITERAL_X, NEG_ONE, NEG_HALF)>;
  97
  98 def R600_Predicate : RegisterClass <"AMDGPU", [i32], 32, (add
  99     PRED_SEL_OFF, PRED_SEL_ZERO, PRED_SEL_ONE)>;
 100
 101 def R600_Predicate_Bit: RegisterClass <"AMDGPU", [i32], 32, (add
 102     PREDICATE_BIT)>;
 103
 104 def R600_Reg128 : RegisterClass<"AMDGPU", [v4f32, v4i32], 128,
 105                                 (add (sequence "T%u_XYZW", 0, 127))> {
 106   let CopyCost = -1;
 107 }