lib/Target/R600/SIISelLowering.cpp

   1 //===-- SIISelLowering.cpp - SI DAG Lowering Implementation ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Custom DAG lowering for SI
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifdef _MSC_VER
  16 // Provide M_PI.
  17 #define _USE_MATH_DEFINES
  18 #include <cmath>
  19 #endif
  20
  21 #include "SIISelLowering.h"
  22 #include "AMDGPU.h"
  23 #include "AMDGPUIntrinsicInfo.h"
  24 #include "AMDGPUSubtarget.h"
  25 #include "SIInstrInfo.h"
  26 #include "SIMachineFunctionInfo.h"
  27 #include "SIRegisterInfo.h"
  28 #include "llvm/ADT/BitVector.h"
  29 #include "llvm/CodeGen/CallingConvLower.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/CodeGen/SelectionDAG.h"
  33 #include "llvm/IR/Function.h"
  34 #include "llvm/ADT/SmallString.h"
  35
  36 using namespace llvm;
  37
  38 SITargetLowering::SITargetLowering(TargetMachine &TM) :
  39     AMDGPUTargetLowering(TM) {
  40   addRegisterClass(MVT::i1, &AMDGPU::VReg_1RegClass);
  41   addRegisterClass(MVT::i64, &AMDGPU::SReg_64RegClass);
  42
  43   addRegisterClass(MVT::v32i8, &AMDGPU::SReg_256RegClass);
  44   addRegisterClass(MVT::v64i8, &AMDGPU::SReg_512RegClass);
  45
  46   addRegisterClass(MVT::i32, &AMDGPU::SReg_32RegClass);
  47   addRegisterClass(MVT::f32, &AMDGPU::VGPR_32RegClass);
  48
  49   addRegisterClass(MVT::f64, &AMDGPU::VReg_64RegClass);
  50   addRegisterClass(MVT::v2i32, &AMDGPU::SReg_64RegClass);
  51   addRegisterClass(MVT::v2f32, &AMDGPU::VReg_64RegClass);
  52
  53   addRegisterClass(MVT::v4i32, &AMDGPU::SReg_128RegClass);
  54   addRegisterClass(MVT::v4f32, &AMDGPU::VReg_128RegClass);
  55
  56   addRegisterClass(MVT::v8i32, &AMDGPU::SReg_256RegClass);
  57   addRegisterClass(MVT::v8f32, &AMDGPU::VReg_256RegClass);
  58
  59   addRegisterClass(MVT::v16i32, &AMDGPU::SReg_512RegClass);
  60   addRegisterClass(MVT::v16f32, &AMDGPU::VReg_512RegClass);
  61
  62   computeRegisterProperties();
  63
  64   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8i32, Expand);
  65   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8f32, Expand);
  66   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i32, Expand);
  67   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16f32, Expand);
  68
  69   setOperationAction(ISD::ADD, MVT::i32, Legal);
  70   setOperationAction(ISD::ADDC, MVT::i32, Legal);
  71   setOperationAction(ISD::ADDE, MVT::i32, Legal);
  72   setOperationAction(ISD::SUBC, MVT::i32, Legal);
  73   setOperationAction(ISD::SUBE, MVT::i32, Legal);
  74
  75   setOperationAction(ISD::FSIN, MVT::f32, Custom);
  76   setOperationAction(ISD::FCOS, MVT::f32, Custom);
  77
  78   setOperationAction(ISD::FMINNUM, MVT::f32, Legal);
  79   setOperationAction(ISD::FMAXNUM, MVT::f32, Legal);
  80   setOperationAction(ISD::FMINNUM, MVT::f64, Legal);
  81   setOperationAction(ISD::FMAXNUM, MVT::f64, Legal);
  82
  83   // We need to custom lower vector stores from local memory
  84   setOperationAction(ISD::LOAD, MVT::v4i32, Custom);
  85   setOperationAction(ISD::LOAD, MVT::v8i32, Custom);
  86   setOperationAction(ISD::LOAD, MVT::v16i32, Custom);
  87
  88   setOperationAction(ISD::STORE, MVT::v8i32, Custom);
  89   setOperationAction(ISD::STORE, MVT::v16i32, Custom);
  90
  91   setOperationAction(ISD::STORE, MVT::i1, Custom);
  92   setOperationAction(ISD::STORE, MVT::i32, Custom);
  93   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
  94   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
  95
  96   setOperationAction(ISD::SELECT, MVT::i64, Custom);
  97   setOperationAction(ISD::SELECT, MVT::f64, Promote);
  98   AddPromotedToType(ISD::SELECT, MVT::f64, MVT::i64);
  99
 100   setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
 101   setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
 102   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 103   setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
 104
 105   setOperationAction(ISD::SETCC, MVT::v2i1, Expand);
 106   setOperationAction(ISD::SETCC, MVT::v4i1, Expand);
 107
 108   setOperationAction(ISD::BSWAP, MVT::i32, Legal);
 109
 110   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Legal);
 111   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i1, Custom);
 112   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i1, Custom);
 113
 114   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Legal);
 115   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i8, Custom);
 116   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i8, Custom);
 117
 118   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
 119   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i16, Custom);
 120   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i16, Custom);
 121
 122   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 123   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::Other, Custom);
 124
 125   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 126   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::f32, Custom);
 127   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v16i8, Custom);
 128   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v4f32, Custom);
 129
 130   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
 131   setOperationAction(ISD::BRCOND, MVT::Other, Custom);
 132
 133   for (MVT VT : MVT::integer_valuetypes()) {
 134     if (VT == MVT::i64)
 135       continue;
 136
 137     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 138     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i8, Legal);
 139     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i16, Legal);
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i32, Expand);
 141
 142     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i1, Promote);
 143     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i8, Legal);
 144     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i16, Legal);
 145     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i32, Expand);
 146
 147     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i1, Promote);
 148     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i8, Legal);
 149     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i16, Legal);
 150     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i32, Expand);
 151   }
 152
 153   for (MVT VT : MVT::integer_vector_valuetypes()) {
 154     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i16, Expand);
 155     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v16i16, Expand);
 156   }
 157
 158   for (MVT VT : MVT::fp_valuetypes())
 159     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 160
 161   setTruncStoreAction(MVT::i32, MVT::i8, Custom);
 162   setTruncStoreAction(MVT::i32, MVT::i16, Custom);
 163   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 164   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 165   setTruncStoreAction(MVT::v8i32, MVT::v8i16, Expand);
 166   setTruncStoreAction(MVT::v16i32, MVT::v16i16, Expand);
 167
 168   setOperationAction(ISD::LOAD, MVT::i1, Custom);
 169
 170   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 171   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 172   setOperationAction(ISD::FrameIndex, MVT::i32, Custom);
 173
 174   // These should use UDIVREM, so set them to expand
 175   setOperationAction(ISD::UDIV, MVT::i64, Expand);
 176   setOperationAction(ISD::UREM, MVT::i64, Expand);
 177
 178   // We only support LOAD/STORE and vector manipulation ops for vectors
 179   // with > 4 elements.
 180   MVT VecTypes[] = {
 181     MVT::v8i32, MVT::v8f32, MVT::v16i32, MVT::v16f32
 182   };
 183
 184   setOperationAction(ISD::SELECT_CC, MVT::i1, Expand);
 185   setOperationAction(ISD::SELECT, MVT::i1, Promote);
 186
 187   for (MVT VT : VecTypes) {
 188     for (unsigned Op = 0; Op < ISD::BUILTIN_OP_END; ++Op) {
 189       switch(Op) {
 190       case ISD::LOAD:
 191       case ISD::STORE:
 192       case ISD::BUILD_VECTOR:
 193       case ISD::BITCAST:
 194       case ISD::EXTRACT_VECTOR_ELT:
 195       case ISD::INSERT_VECTOR_ELT:
 196       case ISD::INSERT_SUBVECTOR:
 197       case ISD::EXTRACT_SUBVECTOR:
 198         break;
 199       case ISD::CONCAT_VECTORS:
 200         setOperationAction(Op, VT, Custom);
 201         break;
 202       default:
 203         setOperationAction(Op, VT, Expand);
 204         break;
 205       }
 206     }
 207   }
 208
 209   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SEA_ISLANDS) {
 210     setOperationAction(ISD::FTRUNC, MVT::f64, Legal);
 211     setOperationAction(ISD::FCEIL, MVT::f64, Legal);
 212     setOperationAction(ISD::FFLOOR, MVT::f64, Legal);
 213     setOperationAction(ISD::FRINT, MVT::f64, Legal);
 214   }
 215
 216   setOperationAction(ISD::FDIV, MVT::f32, Custom);
 217
 218   setTargetDAGCombine(ISD::FADD);
 219   setTargetDAGCombine(ISD::FSUB);
 220   setTargetDAGCombine(ISD::FMINNUM);
 221   setTargetDAGCombine(ISD::FMAXNUM);
 222   setTargetDAGCombine(ISD::SELECT_CC);
 223   setTargetDAGCombine(ISD::SETCC);
 224   setTargetDAGCombine(ISD::AND);
 225   setTargetDAGCombine(ISD::OR);
 226   setTargetDAGCombine(ISD::UINT_TO_FP);
 227
 228   // All memory operations. Some folding on the pointer operand is done to help
 229   // matching the constant offsets in the addressing modes.
 230   setTargetDAGCombine(ISD::LOAD);
 231   setTargetDAGCombine(ISD::STORE);
 232   setTargetDAGCombine(ISD::ATOMIC_LOAD);
 233   setTargetDAGCombine(ISD::ATOMIC_STORE);
 234   setTargetDAGCombine(ISD::ATOMIC_CMP_SWAP);
 235   setTargetDAGCombine(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS);
 236   setTargetDAGCombine(ISD::ATOMIC_SWAP);
 237   setTargetDAGCombine(ISD::ATOMIC_LOAD_ADD);
 238   setTargetDAGCombine(ISD::ATOMIC_LOAD_SUB);
 239   setTargetDAGCombine(ISD::ATOMIC_LOAD_AND);
 240   setTargetDAGCombine(ISD::ATOMIC_LOAD_OR);
 241   setTargetDAGCombine(ISD::ATOMIC_LOAD_XOR);
 242   setTargetDAGCombine(ISD::ATOMIC_LOAD_NAND);
 243   setTargetDAGCombine(ISD::ATOMIC_LOAD_MIN);
 244   setTargetDAGCombine(ISD::ATOMIC_LOAD_MAX);
 245   setTargetDAGCombine(ISD::ATOMIC_LOAD_UMIN);
 246   setTargetDAGCombine(ISD::ATOMIC_LOAD_UMAX);
 247
 248   setSchedulingPreference(Sched::RegPressure);
 249 }
 250
 251 //===----------------------------------------------------------------------===//
 252 // TargetLowering queries
 253 //===----------------------------------------------------------------------===//
 254
 255 bool SITargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &,
 256                                           EVT) const {
 257   // SI has some legal vector types, but no legal vector operations. Say no
 258   // shuffles are legal in order to prefer scalarizing some vector operations.
 259   return false;
 260 }
 261
 262 // FIXME: This really needs an address space argument. The immediate offset
 263 // size is different for different sets of memory instruction sets.
 264
 265 // The single offset DS instructions have a 16-bit unsigned byte offset.
 266 //
 267 // MUBUF / MTBUF have a 12-bit unsigned byte offset, and additionally can do r +
 268 // r + i with addr64. 32-bit has more addressing mode options. Depending on the
 269 // resource constant, it can also do (i64 r0) + (i32 r1) * (i14 i).
 270 //
 271 // SMRD instructions have an 8-bit, dword offset.
 272 //
 273 bool SITargetLowering::isLegalAddressingMode(const AddrMode &AM,
 274                                              Type *Ty) const {
 275   // No global is ever allowed as a base.
 276   if (AM.BaseGV)
 277     return false;
 278
 279   // Allow a 16-bit unsigned immediate field, since this is what DS instructions
 280   // use.
 281   if (!isUInt<16>(AM.BaseOffs))
 282     return false;
 283
 284   // Only support r+r,
 285   switch (AM.Scale) {
 286   case 0:  // "r+i" or just "i", depending on HasBaseReg.
 287     break;
 288   case 1:
 289     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
 290       return false;
 291     // Otherwise we have r+r or r+i.
 292     break;
 293   case 2:
 294     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
 295       return false;
 296     // Allow 2*r as r+r.
 297     break;
 298   default: // Don't allow n * r
 299     return false;
 300   }
 301
 302   return true;
 303 }
 304
 305 bool SITargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
 306                                                       unsigned AddrSpace,
 307                                                       unsigned Align,
 308                                                       bool *IsFast) const {
 309   if (IsFast)
 310     *IsFast = false;
 311
 312   // TODO: I think v3i32 should allow unaligned accesses on CI with DS_READ_B96,
 313   // which isn't a simple VT.
 314   if (!VT.isSimple() || VT == MVT::Other)
 315     return false;
 316
 317   // XXX - CI changes say "Support for unaligned memory accesses" but I don't
 318   // see what for specifically. The wording everywhere else seems to be the
 319   // same.
 320
 321   // XXX - The only mention I see of this in the ISA manual is for LDS direct
 322   // reads the "byte address and must be dword aligned". Is it also true for the
 323   // normal loads and stores?
 324   if (AddrSpace == AMDGPUAS::LOCAL_ADDRESS) {
 325     // ds_read/write_b64 require 8-byte alignment, but we can do a 4 byte
 326     // aligned, 8 byte access in a single operation using ds_read2/write2_b32
 327     // with adjacent offsets.
 328     return Align % 4 == 0;
 329   }
 330
 331   // 8.1.6 - For Dword or larger reads or writes, the two LSBs of the
 332   // byte-address are ignored, thus forcing Dword alignment.
 333   // This applies to private, global, and constant memory.
 334   if (IsFast)
 335     *IsFast = true;
 336   return VT.bitsGT(MVT::i32);
 337 }
 338
 339 EVT SITargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
 340                                           unsigned SrcAlign, bool IsMemset,
 341                                           bool ZeroMemset,
 342                                           bool MemcpyStrSrc,
 343                                           MachineFunction &MF) const {
 344   // FIXME: Should account for address space here.
 345
 346   // The default fallback uses the private pointer size as a guess for a type to
 347   // use. Make sure we switch these to 64-bit accesses.
 348
 349   if (Size >= 16 && DstAlign >= 4) // XXX: Should only do for global
 350     return MVT::v4i32;
 351
 352   if (Size >= 8 && DstAlign >= 4)
 353     return MVT::v2i32;
 354
 355   // Use the default.
 356   return MVT::Other;
 357 }
 358
 359 TargetLoweringBase::LegalizeTypeAction
 360 SITargetLowering::getPreferredVectorAction(EVT VT) const {
 361   if (VT.getVectorNumElements() != 1 && VT.getScalarType().bitsLE(MVT::i16))
 362     return TypeSplitVector;
 363
 364   return TargetLoweringBase::getPreferredVectorAction(VT);
 365 }
 366
 367 bool SITargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
 368                                                          Type *Ty) const {
 369   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
 370       getTargetMachine().getSubtargetImpl()->getInstrInfo());
 371   return TII->isInlineConstant(Imm);
 372 }
 373
 374 SDValue SITargetLowering::LowerParameter(SelectionDAG &DAG, EVT VT, EVT MemVT,
 375                                          SDLoc SL, SDValue Chain,
 376                                          unsigned Offset, bool Signed) const {
 377   const DataLayout *DL = getDataLayout();
 378   MachineFunction &MF = DAG.getMachineFunction();
 379   const SIRegisterInfo *TRI =
 380       static_cast<const SIRegisterInfo*>(Subtarget->getRegisterInfo());
 381   unsigned InputPtrReg = TRI->getPreloadedValue(MF, SIRegisterInfo::INPUT_PTR);
 382
 383   Type *Ty = VT.getTypeForEVT(*DAG.getContext());
 384
 385   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
 386   PointerType *PtrTy = PointerType::get(Ty, AMDGPUAS::CONSTANT_ADDRESS);
 387   SDValue BasePtr =  DAG.getCopyFromReg(Chain, SL,
 388                            MRI.getLiveInVirtReg(InputPtrReg), MVT::i64);
 389   SDValue Ptr = DAG.getNode(ISD::ADD, SL, MVT::i64, BasePtr,
 390                                              DAG.getConstant(Offset, MVT::i64));
 391   SDValue PtrOffset = DAG.getUNDEF(getPointerTy(AMDGPUAS::CONSTANT_ADDRESS));
 392   MachinePointerInfo PtrInfo(UndefValue::get(PtrTy));
 393
 394   return DAG.getLoad(ISD::UNINDEXED, Signed ? ISD::SEXTLOAD : ISD::ZEXTLOAD,
 395                      VT, SL, Chain, Ptr, PtrOffset, PtrInfo, MemVT,
 396                      false, // isVolatile
 397                      true, // isNonTemporal
 398                      true, // isInvariant
 399                      DL->getABITypeAlignment(Ty)); // Alignment
 400 }
 401
 402 SDValue SITargetLowering::LowerFormalArguments(
 403                                       SDValue Chain,
 404                                       CallingConv::ID CallConv,
 405                                       bool isVarArg,
 406                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 407                                       SDLoc DL, SelectionDAG &DAG,
 408                                       SmallVectorImpl<SDValue> &InVals) const {
 409
 410   const TargetMachine &TM = getTargetMachine();
 411   const SIRegisterInfo *TRI =
 412       static_cast<const SIRegisterInfo*>(TM.getSubtargetImpl()->getRegisterInfo());
 413
 414   MachineFunction &MF = DAG.getMachineFunction();
 415   FunctionType *FType = MF.getFunction()->getFunctionType();
 416   SIMachineFunctionInfo *Info = MF.getInfo<SIMachineFunctionInfo>();
 417
 418   assert(CallConv == CallingConv::C);
 419
 420   SmallVector<ISD::InputArg, 16> Splits;
 421   BitVector Skipped(Ins.size());
 422
 423   for (unsigned i = 0, e = Ins.size(), PSInputNum = 0; i != e; ++i) {
 424     const ISD::InputArg &Arg = Ins[i];
 425
 426     // First check if it's a PS input addr
 427     if (Info->getShaderType() == ShaderType::PIXEL && !Arg.Flags.isInReg() &&
 428         !Arg.Flags.isByVal()) {
 429
 430       assert((PSInputNum <= 15) && "Too many PS inputs!");
 431
 432       if (!Arg.Used) {
 433         // We can savely skip PS inputs
 434         Skipped.set(i);
 435         ++PSInputNum;
 436         continue;
 437       }
 438
 439       Info->PSInputAddr |= 1 << PSInputNum++;
 440     }
 441
 442     // Second split vertices into their elements
 443     if (Info->getShaderType() != ShaderType::COMPUTE && Arg.VT.isVector()) {
 444       ISD::InputArg NewArg = Arg;
 445       NewArg.Flags.setSplit();
 446       NewArg.VT = Arg.VT.getVectorElementType();
 447
 448       // We REALLY want the ORIGINAL number of vertex elements here, e.g. a
 449       // three or five element vertex only needs three or five registers,
 450       // NOT four or eigth.
 451       Type *ParamType = FType->getParamType(Arg.OrigArgIndex);
 452       unsigned NumElements = ParamType->getVectorNumElements();
 453
 454       for (unsigned j = 0; j != NumElements; ++j) {
 455         Splits.push_back(NewArg);
 456         NewArg.PartOffset += NewArg.VT.getStoreSize();
 457       }
 458
 459     } else if (Info->getShaderType() != ShaderType::COMPUTE) {
 460       Splits.push_back(Arg);
 461     }
 462   }
 463
 464   SmallVector<CCValAssign, 16> ArgLocs;
 465   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
 466                  *DAG.getContext());
 467
 468   // At least one interpolation mode must be enabled or else the GPU will hang.
 469   if (Info->getShaderType() == ShaderType::PIXEL &&
 470       (Info->PSInputAddr & 0x7F) == 0) {
 471     Info->PSInputAddr |= 1;
 472     CCInfo.AllocateReg(AMDGPU::VGPR0);
 473     CCInfo.AllocateReg(AMDGPU::VGPR1);
 474   }
 475
 476   // The pointer to the list of arguments is stored in SGPR0, SGPR1
 477         // The pointer to the scratch buffer is stored in SGPR2, SGPR3
 478   if (Info->getShaderType() == ShaderType::COMPUTE) {
 479     if (Subtarget->isAmdHsaOS())
 480       Info->NumUserSGPRs = 2;  // FIXME: Need to support scratch buffers.
 481     else
 482       Info->NumUserSGPRs = 4;
 483
 484     unsigned InputPtrReg =
 485         TRI->getPreloadedValue(MF, SIRegisterInfo::INPUT_PTR);
 486     unsigned InputPtrRegLo =
 487         TRI->getPhysRegSubReg(InputPtrReg, &AMDGPU::SReg_32RegClass, 0);
 488     unsigned InputPtrRegHi =
 489         TRI->getPhysRegSubReg(InputPtrReg, &AMDGPU::SReg_32RegClass, 1);
 490
 491     unsigned ScratchPtrReg =
 492         TRI->getPreloadedValue(MF, SIRegisterInfo::SCRATCH_PTR);
 493     unsigned ScratchPtrRegLo =
 494         TRI->getPhysRegSubReg(ScratchPtrReg, &AMDGPU::SReg_32RegClass, 0);
 495     unsigned ScratchPtrRegHi =
 496         TRI->getPhysRegSubReg(ScratchPtrReg, &AMDGPU::SReg_32RegClass, 1);
 497
 498     CCInfo.AllocateReg(InputPtrRegLo);
 499     CCInfo.AllocateReg(InputPtrRegHi);
 500     CCInfo.AllocateReg(ScratchPtrRegLo);
 501     CCInfo.AllocateReg(ScratchPtrRegHi);
 502     MF.addLiveIn(InputPtrReg, &AMDGPU::SReg_64RegClass);
 503     MF.addLiveIn(ScratchPtrReg, &AMDGPU::SReg_64RegClass);
 504   }
 505
 506   if (Info->getShaderType() == ShaderType::COMPUTE) {
 507     getOriginalFunctionArgs(DAG, DAG.getMachineFunction().getFunction(), Ins,
 508                             Splits);
 509   }
 510
 511   AnalyzeFormalArguments(CCInfo, Splits);
 512
 513   for (unsigned i = 0, e = Ins.size(), ArgIdx = 0; i != e; ++i) {
 514
 515     const ISD::InputArg &Arg = Ins[i];
 516     if (Skipped[i]) {
 517       InVals.push_back(DAG.getUNDEF(Arg.VT));
 518       continue;
 519     }
 520
 521     CCValAssign &VA = ArgLocs[ArgIdx++];
 522     MVT VT = VA.getLocVT();
 523
 524     if (VA.isMemLoc()) {
 525       VT = Ins[i].VT;
 526       EVT MemVT = Splits[i].VT;
 527       const unsigned Offset = 36 + VA.getLocMemOffset();
 528       // The first 36 bytes of the input buffer contains information about
 529       // thread group and global sizes.
 530       SDValue Arg = LowerParameter(DAG, VT, MemVT,  DL, DAG.getRoot(),
 531                                    Offset, Ins[i].Flags.isSExt());
 532
 533       const PointerType *ParamTy =
 534           dyn_cast<PointerType>(FType->getParamType(Ins[i].OrigArgIndex));
 535       if (Subtarget->getGeneration() == AMDGPUSubtarget::SOUTHERN_ISLANDS &&
 536           ParamTy && ParamTy->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS) {
 537         // On SI local pointers are just offsets into LDS, so they are always
 538         // less than 16-bits.  On CI and newer they could potentially be
 539         // real pointers, so we can't guarantee their size.
 540         Arg = DAG.getNode(ISD::AssertZext, DL, Arg.getValueType(), Arg,
 541                           DAG.getValueType(MVT::i16));
 542       }
 543
 544       InVals.push_back(Arg);
 545       Info->ABIArgOffset = Offset + MemVT.getStoreSize();
 546       continue;
 547     }
 548     assert(VA.isRegLoc() && "Parameter must be in a register!");
 549
 550     unsigned Reg = VA.getLocReg();
 551
 552     if (VT == MVT::i64) {
 553       // For now assume it is a pointer
 554       Reg = TRI->getMatchingSuperReg(Reg, AMDGPU::sub0,
 555                                      &AMDGPU::SReg_64RegClass);
 556       Reg = MF.addLiveIn(Reg, &AMDGPU::SReg_64RegClass);
 557       InVals.push_back(DAG.getCopyFromReg(Chain, DL, Reg, VT));
 558       continue;
 559     }
 560
 561     const TargetRegisterClass *RC = TRI->getMinimalPhysRegClass(Reg, VT);
 562
 563     Reg = MF.addLiveIn(Reg, RC);
 564     SDValue Val = DAG.getCopyFromReg(Chain, DL, Reg, VT);
 565
 566     if (Arg.VT.isVector()) {
 567
 568       // Build a vector from the registers
 569       Type *ParamType = FType->getParamType(Arg.OrigArgIndex);
 570       unsigned NumElements = ParamType->getVectorNumElements();
 571
 572       SmallVector<SDValue, 4> Regs;
 573       Regs.push_back(Val);
 574       for (unsigned j = 1; j != NumElements; ++j) {
 575         Reg = ArgLocs[ArgIdx++].getLocReg();
 576         Reg = MF.addLiveIn(Reg, RC);
 577         Regs.push_back(DAG.getCopyFromReg(Chain, DL, Reg, VT));
 578       }
 579
 580       // Fill up the missing vector elements
 581       NumElements = Arg.VT.getVectorNumElements() - NumElements;
 582       for (unsigned j = 0; j != NumElements; ++j)
 583         Regs.push_back(DAG.getUNDEF(VT));
 584
 585       InVals.push_back(DAG.getNode(ISD::BUILD_VECTOR, DL, Arg.VT, Regs));
 586       continue;
 587     }
 588
 589     InVals.push_back(Val);
 590   }
 591
 592   if (Info->getShaderType() != ShaderType::COMPUTE) {
 593     unsigned ScratchIdx = CCInfo.getFirstUnallocated(
 594         AMDGPU::SGPR_32RegClass.begin(), AMDGPU::SGPR_32RegClass.getNumRegs());
 595     Info->ScratchOffsetReg = AMDGPU::SGPR_32RegClass.getRegister(ScratchIdx);
 596   }
 597   return Chain;
 598 }
 599
 600 MachineBasicBlock * SITargetLowering::EmitInstrWithCustomInserter(
 601     MachineInstr * MI, MachineBasicBlock * BB) const {
 602
 603   MachineBasicBlock::iterator I = *MI;
 604   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
 605       getTargetMachine().getSubtargetImpl()->getInstrInfo());
 606
 607   switch (MI->getOpcode()) {
 608   default:
 609     return AMDGPUTargetLowering::EmitInstrWithCustomInserter(MI, BB);
 610   case AMDGPU::BRANCH: return BB;
 611   case AMDGPU::V_SUB_F64: {
 612     unsigned DestReg = MI->getOperand(0).getReg();
 613     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::V_ADD_F64), DestReg)
 614       .addImm(0)  // SRC0 modifiers
 615       .addReg(MI->getOperand(1).getReg())
 616       .addImm(1)  // SRC1 modifiers
 617       .addReg(MI->getOperand(2).getReg())
 618       .addImm(0)  // CLAMP
 619       .addImm(0); // OMOD
 620     MI->eraseFromParent();
 621     break;
 622   }
 623   case AMDGPU::SI_RegisterStorePseudo: {
 624     MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 625     unsigned Reg = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
 626     MachineInstrBuilder MIB =
 627         BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::SI_RegisterStore),
 628                 Reg);
 629     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i)
 630       MIB.addOperand(MI->getOperand(i));
 631
 632     MI->eraseFromParent();
 633     break;
 634   }
 635   }
 636   return BB;
 637 }
 638
 639 bool SITargetLowering::enableAggressiveFMAFusion(EVT VT) const {
 640   // This currently forces unfolding various combinations of fsub into fma with
 641   // free fneg'd operands. As long as we have fast FMA (controlled by
 642   // isFMAFasterThanFMulAndFAdd), we should perform these.
 643
 644   // When fma is quarter rate, for f64 where add / sub are at best half rate,
 645   // most of these combines appear to be cycle neutral but save on instruction
 646   // count / code size.
 647   return true;
 648 }
 649
 650 EVT SITargetLowering::getSetCCResultType(LLVMContext &Ctx, EVT VT) const {
 651   if (!VT.isVector()) {
 652     return MVT::i1;
 653   }
 654   return EVT::getVectorVT(Ctx, MVT::i1, VT.getVectorNumElements());
 655 }
 656
 657 MVT SITargetLowering::getScalarShiftAmountTy(EVT VT) const {
 658   return MVT::i32;
 659 }
 660
 661 // Answering this is somewhat tricky and depends on the specific device which
 662 // have different rates for fma or all f64 operations.
 663 //
 664 // v_fma_f64 and v_mul_f64 always take the same number of cycles as each other
 665 // regardless of which device (although the number of cycles differs between
 666 // devices), so it is always profitable for f64.
 667 //
 668 // v_fma_f32 takes 4 or 16 cycles depending on the device, so it is profitable
 669 // only on full rate devices. Normally, we should prefer selecting v_mad_f32
 670 // which we can always do even without fused FP ops since it returns the same
 671 // result as the separate operations and since it is always full
 672 // rate. Therefore, we lie and report that it is not faster for f32. v_mad_f32
 673 // however does not support denormals, so we do report fma as faster if we have
 674 // a fast fma device and require denormals.
 675 //
 676 bool SITargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
 677   VT = VT.getScalarType();
 678
 679   if (!VT.isSimple())
 680     return false;
 681
 682   switch (VT.getSimpleVT().SimpleTy) {
 683   case MVT::f32:
 684     // This is as fast on some subtargets. However, we always have full rate f32
 685     // mad available which returns the same result as the separate operations
 686     // which we should prefer over fma.
 687     return false;
 688   case MVT::f64:
 689     return true;
 690   default:
 691     break;
 692   }
 693
 694   return false;
 695 }
 696
 697 //===----------------------------------------------------------------------===//
 698 // Custom DAG Lowering Operations
 699 //===----------------------------------------------------------------------===//
 700
 701 SDValue SITargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
 702   switch (Op.getOpcode()) {
 703   default: return AMDGPUTargetLowering::LowerOperation(Op, DAG);
 704   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 705   case ISD::BRCOND: return LowerBRCOND(Op, DAG);
 706   case ISD::LOAD: {
 707     SDValue Result = LowerLOAD(Op, DAG);
 708     assert((!Result.getNode() ||
 709             Result.getNode()->getNumValues() == 2) &&
 710            "Load should return a value and a chain");
 711     return Result;
 712   }
 713
 714   case ISD::FSIN:
 715   case ISD::FCOS:
 716     return LowerTrig(Op, DAG);
 717   case ISD::SELECT: return LowerSELECT(Op, DAG);
 718   case ISD::FDIV: return LowerFDIV(Op, DAG);
 719   case ISD::STORE: return LowerSTORE(Op, DAG);
 720   case ISD::GlobalAddress: {
 721     MachineFunction &MF = DAG.getMachineFunction();
 722     SIMachineFunctionInfo *MFI = MF.getInfo<SIMachineFunctionInfo>();
 723     return LowerGlobalAddress(MFI, Op, DAG);
 724   }
 725   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 726   case ISD::INTRINSIC_VOID: return LowerINTRINSIC_VOID(Op, DAG);
 727   }
 728   return SDValue();
 729 }
 730
 731 /// \brief Helper function for LowerBRCOND
 732 static SDNode *findUser(SDValue Value, unsigned Opcode) {
 733
 734   SDNode *Parent = Value.getNode();
 735   for (SDNode::use_iterator I = Parent->use_begin(), E = Parent->use_end();
 736        I != E; ++I) {
 737
 738     if (I.getUse().get() != Value)
 739       continue;
 740
 741     if (I->getOpcode() == Opcode)
 742       return *I;
 743   }
 744   return nullptr;
 745 }
 746
 747 SDValue SITargetLowering::LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const {
 748
 749   FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Op);
 750   unsigned FrameIndex = FINode->getIndex();
 751
 752   return DAG.getTargetFrameIndex(FrameIndex, MVT::i32);
 753 }
 754
 755 /// This transforms the control flow intrinsics to get the branch destination as
 756 /// last parameter, also switches branch target with BR if the need arise
 757 SDValue SITargetLowering::LowerBRCOND(SDValue BRCOND,
 758                                       SelectionDAG &DAG) const {
 759
 760   SDLoc DL(BRCOND);
 761
 762   SDNode *Intr = BRCOND.getOperand(1).getNode();
 763   SDValue Target = BRCOND.getOperand(2);
 764   SDNode *BR = nullptr;
 765
 766   if (Intr->getOpcode() == ISD::SETCC) {
 767     // As long as we negate the condition everything is fine
 768     SDNode *SetCC = Intr;
 769     assert(SetCC->getConstantOperandVal(1) == 1);
 770     assert(cast<CondCodeSDNode>(SetCC->getOperand(2).getNode())->get() ==
 771            ISD::SETNE);
 772     Intr = SetCC->getOperand(0).getNode();
 773
 774   } else {
 775     // Get the target from BR if we don't negate the condition
 776     BR = findUser(BRCOND, ISD::BR);
 777     Target = BR->getOperand(1);
 778   }
 779
 780   assert(Intr->getOpcode() == ISD::INTRINSIC_W_CHAIN);
 781
 782   // Build the result and
 783   SmallVector<EVT, 4> Res;
 784   for (unsigned i = 1, e = Intr->getNumValues(); i != e; ++i)
 785     Res.push_back(Intr->getValueType(i));
 786
 787   // operands of the new intrinsic call
 788   SmallVector<SDValue, 4> Ops;
 789   Ops.push_back(BRCOND.getOperand(0));
 790   for (unsigned i = 1, e = Intr->getNumOperands(); i != e; ++i)
 791     Ops.push_back(Intr->getOperand(i));
 792   Ops.push_back(Target);
 793
 794   // build the new intrinsic call
 795   SDNode *Result = DAG.getNode(
 796     Res.size() > 1 ? ISD::INTRINSIC_W_CHAIN : ISD::INTRINSIC_VOID, DL,
 797     DAG.getVTList(Res), Ops).getNode();
 798
 799   if (BR) {
 800     // Give the branch instruction our target
 801     SDValue Ops[] = {
 802       BR->getOperand(0),
 803       BRCOND.getOperand(2)
 804     };
 805     SDValue NewBR = DAG.getNode(ISD::BR, DL, BR->getVTList(), Ops);
 806     DAG.ReplaceAllUsesWith(BR, NewBR.getNode());
 807     BR = NewBR.getNode();
 808   }
 809
 810   SDValue Chain = SDValue(Result, Result->getNumValues() - 1);
 811
 812   // Copy the intrinsic results to registers
 813   for (unsigned i = 1, e = Intr->getNumValues() - 1; i != e; ++i) {
 814     SDNode *CopyToReg = findUser(SDValue(Intr, i), ISD::CopyToReg);
 815     if (!CopyToReg)
 816       continue;
 817
 818     Chain = DAG.getCopyToReg(
 819       Chain, DL,
 820       CopyToReg->getOperand(1),
 821       SDValue(Result, i - 1),
 822       SDValue());
 823
 824     DAG.ReplaceAllUsesWith(SDValue(CopyToReg, 0), CopyToReg->getOperand(0));
 825   }
 826
 827   // Remove the old intrinsic from the chain
 828   DAG.ReplaceAllUsesOfValueWith(
 829     SDValue(Intr, Intr->getNumValues() - 1),
 830     Intr->getOperand(0));
 831
 832   return Chain;
 833 }
 834
 835 SDValue SITargetLowering::LowerGlobalAddress(AMDGPUMachineFunction *MFI,
 836                                              SDValue Op,
 837                                              SelectionDAG &DAG) const {
 838   GlobalAddressSDNode *GSD = cast<GlobalAddressSDNode>(Op);
 839
 840   if (GSD->getAddressSpace() != AMDGPUAS::CONSTANT_ADDRESS)
 841     return AMDGPUTargetLowering::LowerGlobalAddress(MFI, Op, DAG);
 842
 843   SDLoc DL(GSD);
 844   const GlobalValue *GV = GSD->getGlobal();
 845   MVT PtrVT = getPointerTy(GSD->getAddressSpace());
 846
 847   SDValue Ptr = DAG.getNode(AMDGPUISD::CONST_DATA_PTR, DL, PtrVT);
 848   SDValue GA = DAG.getTargetGlobalAddress(GV, DL, MVT::i32);
 849
 850   SDValue PtrLo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, Ptr,
 851                               DAG.getConstant(0, MVT::i32));
 852   SDValue PtrHi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, Ptr,
 853                               DAG.getConstant(1, MVT::i32));
 854
 855   SDValue Lo = DAG.getNode(ISD::ADDC, DL, DAG.getVTList(MVT::i32, MVT::Glue),
 856                            PtrLo, GA);
 857   SDValue Hi = DAG.getNode(ISD::ADDE, DL, DAG.getVTList(MVT::i32, MVT::Glue),
 858                            PtrHi, DAG.getConstant(0, MVT::i32),
 859                            SDValue(Lo.getNode(), 1));
 860   return DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Lo, Hi);
 861 }
 862
 863 SDValue SITargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 864                                                   SelectionDAG &DAG) const {
 865   MachineFunction &MF = DAG.getMachineFunction();
 866   const SIRegisterInfo *TRI =
 867       static_cast<const SIRegisterInfo*>(MF.getSubtarget().getRegisterInfo());
 868
 869   EVT VT = Op.getValueType();
 870   SDLoc DL(Op);
 871   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 872
 873   switch (IntrinsicID) {
 874   case Intrinsic::r600_read_ngroups_x:
 875     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 876                           SI::KernelInputOffsets::NGROUPS_X, false);
 877   case Intrinsic::r600_read_ngroups_y:
 878     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 879                           SI::KernelInputOffsets::NGROUPS_Y, false);
 880   case Intrinsic::r600_read_ngroups_z:
 881     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 882                           SI::KernelInputOffsets::NGROUPS_Z, false);
 883   case Intrinsic::r600_read_global_size_x:
 884     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 885                           SI::KernelInputOffsets::GLOBAL_SIZE_X, false);
 886   case Intrinsic::r600_read_global_size_y:
 887     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 888                           SI::KernelInputOffsets::GLOBAL_SIZE_Y, false);
 889   case Intrinsic::r600_read_global_size_z:
 890     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 891                           SI::KernelInputOffsets::GLOBAL_SIZE_Z, false);
 892   case Intrinsic::r600_read_local_size_x:
 893     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 894                           SI::KernelInputOffsets::LOCAL_SIZE_X, false);
 895   case Intrinsic::r600_read_local_size_y:
 896     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 897                           SI::KernelInputOffsets::LOCAL_SIZE_Y, false);
 898   case Intrinsic::r600_read_local_size_z:
 899     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 900                           SI::KernelInputOffsets::LOCAL_SIZE_Z, false);
 901
 902   case Intrinsic::AMDGPU_read_workdim:
 903     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 904                           MF.getInfo<SIMachineFunctionInfo>()->ABIArgOffset,
 905                           false);
 906
 907   case Intrinsic::r600_read_tgid_x:
 908     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 909       TRI->getPreloadedValue(MF, SIRegisterInfo::TGID_X), VT);
 910   case Intrinsic::r600_read_tgid_y:
 911     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 912       TRI->getPreloadedValue(MF, SIRegisterInfo::TGID_Y), VT);
 913   case Intrinsic::r600_read_tgid_z:
 914     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 915       TRI->getPreloadedValue(MF, SIRegisterInfo::TGID_Z), VT);
 916   case Intrinsic::r600_read_tidig_x:
 917     return CreateLiveInRegister(DAG, &AMDGPU::VGPR_32RegClass,
 918       TRI->getPreloadedValue(MF, SIRegisterInfo::TIDIG_X), VT);
 919   case Intrinsic::r600_read_tidig_y:
 920     return CreateLiveInRegister(DAG, &AMDGPU::VGPR_32RegClass,
 921       TRI->getPreloadedValue(MF, SIRegisterInfo::TIDIG_Y), VT);
 922   case Intrinsic::r600_read_tidig_z:
 923     return CreateLiveInRegister(DAG, &AMDGPU::VGPR_32RegClass,
 924       TRI->getPreloadedValue(MF, SIRegisterInfo::TIDIG_Z), VT);
 925   case AMDGPUIntrinsic::SI_load_const: {
 926     SDValue Ops[] = {
 927       Op.getOperand(1),
 928       Op.getOperand(2)
 929     };
 930
 931     MachineMemOperand *MMO = MF.getMachineMemOperand(
 932       MachinePointerInfo(),
 933       MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant,
 934       VT.getStoreSize(), 4);
 935     return DAG.getMemIntrinsicNode(AMDGPUISD::LOAD_CONSTANT, DL,
 936                                    Op->getVTList(), Ops, VT, MMO);
 937   }
 938   case AMDGPUIntrinsic::SI_sample:
 939     return LowerSampleIntrinsic(AMDGPUISD::SAMPLE, Op, DAG);
 940   case AMDGPUIntrinsic::SI_sampleb:
 941     return LowerSampleIntrinsic(AMDGPUISD::SAMPLEB, Op, DAG);
 942   case AMDGPUIntrinsic::SI_sampled:
 943     return LowerSampleIntrinsic(AMDGPUISD::SAMPLED, Op, DAG);
 944   case AMDGPUIntrinsic::SI_samplel:
 945     return LowerSampleIntrinsic(AMDGPUISD::SAMPLEL, Op, DAG);
 946   case AMDGPUIntrinsic::SI_vs_load_input:
 947     return DAG.getNode(AMDGPUISD::LOAD_INPUT, DL, VT,
 948                        Op.getOperand(1),
 949                        Op.getOperand(2),
 950                        Op.getOperand(3));
 951   default:
 952     return AMDGPUTargetLowering::LowerOperation(Op, DAG);
 953   }
 954 }
 955
 956 SDValue SITargetLowering::LowerINTRINSIC_VOID(SDValue Op,
 957                                               SelectionDAG &DAG) const {
 958   MachineFunction &MF = DAG.getMachineFunction();
 959   SDValue Chain = Op.getOperand(0);
 960   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 961
 962   switch (IntrinsicID) {
 963   case AMDGPUIntrinsic::SI_tbuffer_store: {
 964     SDLoc DL(Op);
 965     SDValue Ops[] = {
 966       Chain,
 967       Op.getOperand(2),
 968       Op.getOperand(3),
 969       Op.getOperand(4),
 970       Op.getOperand(5),
 971       Op.getOperand(6),
 972       Op.getOperand(7),
 973       Op.getOperand(8),
 974       Op.getOperand(9),
 975       Op.getOperand(10),
 976       Op.getOperand(11),
 977       Op.getOperand(12),
 978       Op.getOperand(13),
 979       Op.getOperand(14)
 980     };
 981
 982     EVT VT = Op.getOperand(3).getValueType();
 983
 984     MachineMemOperand *MMO = MF.getMachineMemOperand(
 985       MachinePointerInfo(),
 986       MachineMemOperand::MOStore,
 987       VT.getStoreSize(), 4);
 988     return DAG.getMemIntrinsicNode(AMDGPUISD::TBUFFER_STORE_FORMAT, DL,
 989                                    Op->getVTList(), Ops, VT, MMO);
 990   }
 991   default:
 992     return SDValue();
 993   }
 994 }
 995
 996 SDValue SITargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
 997   SDLoc DL(Op);
 998   LoadSDNode *Load = cast<LoadSDNode>(Op);
 999
1000   if (Op.getValueType().isVector()) {
1001     assert(Op.getValueType().getVectorElementType() == MVT::i32 &&
1002            "Custom lowering for non-i32 vectors hasn't been implemented.");
1003     unsigned NumElements = Op.getValueType().getVectorNumElements();
1004     assert(NumElements != 2 && "v2 loads are supported for all address spaces.");
1005     switch (Load->getAddressSpace()) {
1006       default: break;
1007       case AMDGPUAS::GLOBAL_ADDRESS:
1008       case AMDGPUAS::PRIVATE_ADDRESS:
1009         // v4 loads are supported for private and global memory.
1010         if (NumElements <= 4)
1011           break;
1012         // fall-through
1013       case AMDGPUAS::LOCAL_ADDRESS:
1014         return ScalarizeVectorLoad(Op, DAG);
1015     }
1016   }
1017
1018   return AMDGPUTargetLowering::LowerLOAD(Op, DAG);
1019 }
1020
1021 SDValue SITargetLowering::LowerSampleIntrinsic(unsigned Opcode,
1022                                                const SDValue &Op,
1023                                                SelectionDAG &DAG) const {
1024   return DAG.getNode(Opcode, SDLoc(Op), Op.getValueType(), Op.getOperand(1),
1025                      Op.getOperand(2),
1026                      Op.getOperand(3),
1027                      Op.getOperand(4));
1028 }
1029
1030 SDValue SITargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
1031   if (Op.getValueType() != MVT::i64)
1032     return SDValue();
1033
1034   SDLoc DL(Op);
1035   SDValue Cond = Op.getOperand(0);
1036
1037   SDValue Zero = DAG.getConstant(0, MVT::i32);
1038   SDValue One = DAG.getConstant(1, MVT::i32);
1039
1040   SDValue LHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(1));
1041   SDValue RHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(2));
1042
1043   SDValue Lo0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, Zero);
1044   SDValue Lo1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, Zero);
1045
1046   SDValue Lo = DAG.getSelect(DL, MVT::i32, Cond, Lo0, Lo1);
1047
1048   SDValue Hi0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, One);
1049   SDValue Hi1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, One);
1050
1051   SDValue Hi = DAG.getSelect(DL, MVT::i32, Cond, Hi0, Hi1);
1052
1053   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v2i32, Lo, Hi);
1054   return DAG.getNode(ISD::BITCAST, DL, MVT::i64, Res);
1055 }
1056
1057 // Catch division cases where we can use shortcuts with rcp and rsq
1058 // instructions.
1059 SDValue SITargetLowering::LowerFastFDIV(SDValue Op, SelectionDAG &DAG) const {
1060   SDLoc SL(Op);
1061   SDValue LHS = Op.getOperand(0);
1062   SDValue RHS = Op.getOperand(1);
1063   EVT VT = Op.getValueType();
1064   bool Unsafe = DAG.getTarget().Options.UnsafeFPMath;
1065
1066   if (const ConstantFPSDNode *CLHS = dyn_cast<ConstantFPSDNode>(LHS)) {
1067     if ((Unsafe || (VT == MVT::f32 && !Subtarget->hasFP32Denormals())) &&
1068         CLHS->isExactlyValue(1.0)) {
1069       // v_rcp_f32 and v_rsq_f32 do not support denormals, and according to
1070       // the CI documentation has a worst case error of 1 ulp.
1071       // OpenCL requires <= 2.5 ulp for 1.0 / x, so it should always be OK to
1072       // use it as long as we aren't trying to use denormals.
1073
1074       // 1.0 / sqrt(x) -> rsq(x)
1075       //
1076       // XXX - Is UnsafeFPMath sufficient to do this for f64? The maximum ULP
1077       // error seems really high at 2^29 ULP.
1078       if (RHS.getOpcode() == ISD::FSQRT)
1079         return DAG.getNode(AMDGPUISD::RSQ, SL, VT, RHS.getOperand(0));
1080
1081       // 1.0 / x -> rcp(x)
1082       return DAG.getNode(AMDGPUISD::RCP, SL, VT, RHS);
1083     }
1084   }
1085
1086   if (Unsafe) {
1087     // Turn into multiply by the reciprocal.
1088     // x / y -> x * (1.0 / y)
1089     SDValue Recip = DAG.getNode(AMDGPUISD::RCP, SL, VT, RHS);
1090     return DAG.getNode(ISD::FMUL, SL, VT, LHS, Recip);
1091   }
1092
1093   return SDValue();
1094 }
1095
1096 SDValue SITargetLowering::LowerFDIV32(SDValue Op, SelectionDAG &DAG) const {
1097   SDValue FastLowered = LowerFastFDIV(Op, DAG);
1098   if (FastLowered.getNode())
1099     return FastLowered;
1100
1101   // This uses v_rcp_f32 which does not handle denormals. Let this hit a
1102   // selection error for now rather than do something incorrect.
1103   if (Subtarget->hasFP32Denormals())
1104     return SDValue();
1105
1106   SDLoc SL(Op);
1107   SDValue LHS = Op.getOperand(0);
1108   SDValue RHS = Op.getOperand(1);
1109
1110   SDValue r1 = DAG.getNode(ISD::FABS, SL, MVT::f32, RHS);
1111
1112   const APFloat K0Val(BitsToFloat(0x6f800000));
1113   const SDValue K0 = DAG.getConstantFP(K0Val, MVT::f32);
1114
1115   const APFloat K1Val(BitsToFloat(0x2f800000));
1116   const SDValue K1 = DAG.getConstantFP(K1Val, MVT::f32);
1117
1118   const SDValue One = DAG.getConstantFP(1.0, MVT::f32);
1119
1120   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f32);
1121
1122   SDValue r2 = DAG.getSetCC(SL, SetCCVT, r1, K0, ISD::SETOGT);
1123
1124   SDValue r3 = DAG.getNode(ISD::SELECT, SL, MVT::f32, r2, K1, One);
1125
1126   r1 = DAG.getNode(ISD::FMUL, SL, MVT::f32, RHS, r3);
1127
1128   SDValue r0 = DAG.getNode(AMDGPUISD::RCP, SL, MVT::f32, r1);
1129
1130   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f32, LHS, r0);
1131
1132   return DAG.getNode(ISD::FMUL, SL, MVT::f32, r3, Mul);
1133 }
1134
1135 SDValue SITargetLowering::LowerFDIV64(SDValue Op, SelectionDAG &DAG) const {
1136   return SDValue();
1137 }
1138
1139 SDValue SITargetLowering::LowerFDIV(SDValue Op, SelectionDAG &DAG) const {
1140   EVT VT = Op.getValueType();
1141
1142   if (VT == MVT::f32)
1143     return LowerFDIV32(Op, DAG);
1144
1145   if (VT == MVT::f64)
1146     return LowerFDIV64(Op, DAG);
1147
1148   llvm_unreachable("Unexpected type for fdiv");
1149 }
1150
1151 SDValue SITargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1152   SDLoc DL(Op);
1153   StoreSDNode *Store = cast<StoreSDNode>(Op);
1154   EVT VT = Store->getMemoryVT();
1155
1156   // These stores are legal.
1157   if (Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS &&
1158       VT.isVector() && VT.getVectorNumElements() == 2 &&
1159       VT.getVectorElementType() == MVT::i32)
1160     return SDValue();
1161
1162   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) {
1163     if (VT.isVector() && VT.getVectorNumElements() > 4)
1164       return ScalarizeVectorStore(Op, DAG);
1165     return SDValue();
1166   }
1167
1168   SDValue Ret = AMDGPUTargetLowering::LowerSTORE(Op, DAG);
1169   if (Ret.getNode())
1170     return Ret;
1171
1172   if (VT.isVector() && VT.getVectorNumElements() >= 8)
1173       return ScalarizeVectorStore(Op, DAG);
1174
1175   if (VT == MVT::i1)
1176     return DAG.getTruncStore(Store->getChain(), DL,
1177                         DAG.getSExtOrTrunc(Store->getValue(), DL, MVT::i32),
1178                         Store->getBasePtr(), MVT::i1, Store->getMemOperand());
1179
1180   return SDValue();
1181 }
1182
1183 SDValue SITargetLowering::LowerTrig(SDValue Op, SelectionDAG &DAG) const {
1184   EVT VT = Op.getValueType();
1185   SDValue Arg = Op.getOperand(0);
1186   SDValue FractPart = DAG.getNode(AMDGPUISD::FRACT, SDLoc(Op), VT,
1187         DAG.getNode(ISD::FMUL, SDLoc(Op), VT, Arg,
1188           DAG.getConstantFP(0.5 / M_PI, VT)));
1189
1190   switch (Op.getOpcode()) {
1191   case ISD::FCOS:
1192     return DAG.getNode(AMDGPUISD::COS_HW, SDLoc(Op), VT, FractPart);
1193   case ISD::FSIN:
1194     return DAG.getNode(AMDGPUISD::SIN_HW, SDLoc(Op), VT, FractPart);
1195   default:
1196     llvm_unreachable("Wrong trig opcode");
1197   }
1198 }
1199
1200 //===----------------------------------------------------------------------===//
1201 // Custom DAG optimizations
1202 //===----------------------------------------------------------------------===//
1203
1204 SDValue SITargetLowering::performUCharToFloatCombine(SDNode *N,
1205                                                      DAGCombinerInfo &DCI) const {
1206   EVT VT = N->getValueType(0);
1207   EVT ScalarVT = VT.getScalarType();
1208   if (ScalarVT != MVT::f32)
1209     return SDValue();
1210
1211   SelectionDAG &DAG = DCI.DAG;
1212   SDLoc DL(N);
1213
1214   SDValue Src = N->getOperand(0);
1215   EVT SrcVT = Src.getValueType();
1216
1217   // TODO: We could try to match extracting the higher bytes, which would be
1218   // easier if i8 vectors weren't promoted to i32 vectors, particularly after
1219   // types are legalized. v4i8 -> v4f32 is probably the only case to worry
1220   // about in practice.
1221   if (DCI.isAfterLegalizeVectorOps() && SrcVT == MVT::i32) {
1222     if (DAG.MaskedValueIsZero(Src, APInt::getHighBitsSet(32, 24))) {
1223       SDValue Cvt = DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Src);
1224       DCI.AddToWorklist(Cvt.getNode());
1225       return Cvt;
1226     }
1227   }
1228
1229   // We are primarily trying to catch operations on illegal vector types
1230   // before they are expanded.
1231   // For scalars, we can use the more flexible method of checking masked bits
1232   // after legalization.
1233   if (!DCI.isBeforeLegalize() ||
1234       !SrcVT.isVector() ||
1235       SrcVT.getVectorElementType() != MVT::i8) {
1236     return SDValue();
1237   }
1238
1239   assert(DCI.isBeforeLegalize() && "Unexpected legal type");
1240
1241   // Weird sized vectors are a pain to handle, but we know 3 is really the same
1242   // size as 4.
1243   unsigned NElts = SrcVT.getVectorNumElements();
1244   if (!SrcVT.isSimple() && NElts != 3)
1245     return SDValue();
1246
1247   // Handle v4i8 -> v4f32 extload. Replace the v4i8 with a legal i32 load to
1248   // prevent a mess from expanding to v4i32 and repacking.
1249   if (ISD::isNormalLoad(Src.getNode()) && Src.hasOneUse()) {
1250     EVT LoadVT = getEquivalentMemType(*DAG.getContext(), SrcVT);
1251     EVT RegVT = getEquivalentLoadRegType(*DAG.getContext(), SrcVT);
1252     EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f32, NElts);
1253     LoadSDNode *Load = cast<LoadSDNode>(Src);
1254
1255     unsigned AS = Load->getAddressSpace();
1256     unsigned Align = Load->getAlignment();
1257     Type *Ty = LoadVT.getTypeForEVT(*DAG.getContext());
1258     unsigned ABIAlignment = getDataLayout()->getABITypeAlignment(Ty);
1259
1260     // Don't try to replace the load if we have to expand it due to alignment
1261     // problems. Otherwise we will end up scalarizing the load, and trying to
1262     // repack into the vector for no real reason.
1263     if (Align < ABIAlignment &&
1264         !allowsMisalignedMemoryAccesses(LoadVT, AS, Align, nullptr)) {
1265       return SDValue();
1266     }
1267
1268     SDValue NewLoad = DAG.getExtLoad(ISD::ZEXTLOAD, DL, RegVT,
1269                                      Load->getChain(),
1270                                      Load->getBasePtr(),
1271                                      LoadVT,
1272                                      Load->getMemOperand());
1273
1274     // Make sure successors of the original load stay after it by updating
1275     // them to use the new Chain.
1276     DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), NewLoad.getValue(1));
1277
1278     SmallVector<SDValue, 4> Elts;
1279     if (RegVT.isVector())
1280       DAG.ExtractVectorElements(NewLoad, Elts);
1281     else
1282       Elts.push_back(NewLoad);
1283
1284     SmallVector<SDValue, 4> Ops;
1285
1286     unsigned EltIdx = 0;
1287     for (SDValue Elt : Elts) {
1288       unsigned ComponentsInElt = std::min(4u, NElts - 4 * EltIdx);
1289       for (unsigned I = 0; I < ComponentsInElt; ++I) {
1290         unsigned Opc = AMDGPUISD::CVT_F32_UBYTE0 + I;
1291         SDValue Cvt = DAG.getNode(Opc, DL, MVT::f32, Elt);
1292         DCI.AddToWorklist(Cvt.getNode());
1293         Ops.push_back(Cvt);
1294       }
1295
1296       ++EltIdx;
1297     }
1298
1299     assert(Ops.size() == NElts);
1300
1301     return DAG.getNode(ISD::BUILD_VECTOR, DL, FloatVT, Ops);
1302   }
1303
1304   return SDValue();
1305 }
1306
1307 // (shl (add x, c1), c2) -> add (shl x, c2), (shl c1, c2)
1308
1309 // This is a variant of
1310 // (mul (add x, c1), c2) -> add (mul x, c2), (mul c1, c2),
1311 //
1312 // The normal DAG combiner will do this, but only if the add has one use since
1313 // that would increase the number of instructions.
1314 //
1315 // This prevents us from seeing a constant offset that can be folded into a
1316 // memory instruction's addressing mode. If we know the resulting add offset of
1317 // a pointer can be folded into an addressing offset, we can replace the pointer
1318 // operand with the add of new constant offset. This eliminates one of the uses,
1319 // and may allow the remaining use to also be simplified.
1320 //
1321 SDValue SITargetLowering::performSHLPtrCombine(SDNode *N,
1322                                                unsigned AddrSpace,
1323                                                DAGCombinerInfo &DCI) const {
1324   SDValue N0 = N->getOperand(0);
1325   SDValue N1 = N->getOperand(1);
1326
1327   if (N0.getOpcode() != ISD::ADD)
1328     return SDValue();
1329
1330   const ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(N1);
1331   if (!CN1)
1332     return SDValue();
1333
1334   const ConstantSDNode *CAdd = dyn_cast<ConstantSDNode>(N0.getOperand(1));
1335   if (!CAdd)
1336     return SDValue();
1337
1338   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
1339       getTargetMachine().getSubtargetImpl()->getInstrInfo());
1340
1341   // If the resulting offset is too large, we can't fold it into the addressing
1342   // mode offset.
1343   APInt Offset = CAdd->getAPIntValue() << CN1->getAPIntValue();
1344   if (!TII->canFoldOffset(Offset.getZExtValue(), AddrSpace))
1345     return SDValue();
1346
1347   SelectionDAG &DAG = DCI.DAG;
1348   SDLoc SL(N);
1349   EVT VT = N->getValueType(0);
1350
1351   SDValue ShlX = DAG.getNode(ISD::SHL, SL, VT, N0.getOperand(0), N1);
1352   SDValue COffset = DAG.getConstant(Offset, MVT::i32);
1353
1354   return DAG.getNode(ISD::ADD, SL, VT, ShlX, COffset);
1355 }
1356
1357 SDValue SITargetLowering::performAndCombine(SDNode *N,
1358                                             DAGCombinerInfo &DCI) const {
1359   if (DCI.isBeforeLegalize())
1360     return SDValue();
1361
1362   SelectionDAG &DAG = DCI.DAG;
1363
1364   // (and (fcmp ord x, x), (fcmp une (fabs x), inf)) ->
1365   // fp_class x, ~(s_nan | q_nan | n_infinity | p_infinity)
1366   SDValue LHS = N->getOperand(0);
1367   SDValue RHS = N->getOperand(1);
1368
1369   if (LHS.getOpcode() == ISD::SETCC &&
1370       RHS.getOpcode() == ISD::SETCC) {
1371     ISD::CondCode LCC = cast<CondCodeSDNode>(LHS.getOperand(2))->get();
1372     ISD::CondCode RCC = cast<CondCodeSDNode>(RHS.getOperand(2))->get();
1373
1374     SDValue X = LHS.getOperand(0);
1375     SDValue Y = RHS.getOperand(0);
1376     if (Y.getOpcode() != ISD::FABS || Y.getOperand(0) != X)
1377       return SDValue();
1378
1379     if (LCC == ISD::SETO) {
1380       if (X != LHS.getOperand(1))
1381         return SDValue();
1382
1383       if (RCC == ISD::SETUNE) {
1384         const ConstantFPSDNode *C1 = dyn_cast<ConstantFPSDNode>(RHS.getOperand(1));
1385         if (!C1 || !C1->isInfinity() || C1->isNegative())
1386           return SDValue();
1387
1388         const uint32_t Mask = SIInstrFlags::N_NORMAL |
1389                               SIInstrFlags::N_SUBNORMAL |
1390                               SIInstrFlags::N_ZERO |
1391                               SIInstrFlags::P_ZERO |
1392                               SIInstrFlags::P_SUBNORMAL |
1393                               SIInstrFlags::P_NORMAL;
1394
1395         static_assert(((~(SIInstrFlags::S_NAN |
1396                           SIInstrFlags::Q_NAN |
1397                           SIInstrFlags::N_INFINITY |
1398                           SIInstrFlags::P_INFINITY)) & 0x3ff) == Mask,
1399                       "mask not equal");
1400
1401         return DAG.getNode(AMDGPUISD::FP_CLASS, SDLoc(N), MVT::i1,
1402                            X, DAG.getConstant(Mask, MVT::i32));
1403       }
1404     }
1405   }
1406
1407   return SDValue();
1408 }
1409
1410 SDValue SITargetLowering::performOrCombine(SDNode *N,
1411                                            DAGCombinerInfo &DCI) const {
1412   SelectionDAG &DAG = DCI.DAG;
1413   SDValue LHS = N->getOperand(0);
1414   SDValue RHS = N->getOperand(1);
1415
1416   // or (fp_class x, c1), (fp_class x, c2) -> fp_class x, (c1 | c2)
1417   if (LHS.getOpcode() == AMDGPUISD::FP_CLASS &&
1418       RHS.getOpcode() == AMDGPUISD::FP_CLASS) {
1419     SDValue Src = LHS.getOperand(0);
1420     if (Src != RHS.getOperand(0))
1421       return SDValue();
1422
1423     const ConstantSDNode *CLHS = dyn_cast<ConstantSDNode>(LHS.getOperand(1));
1424     const ConstantSDNode *CRHS = dyn_cast<ConstantSDNode>(RHS.getOperand(1));
1425     if (!CLHS || !CRHS)
1426       return SDValue();
1427
1428     // Only 10 bits are used.
1429     static const uint32_t MaxMask = 0x3ff;
1430
1431     uint32_t NewMask = (CLHS->getZExtValue() | CRHS->getZExtValue()) & MaxMask;
1432     return DAG.getNode(AMDGPUISD::FP_CLASS, SDLoc(N), MVT::i1,
1433                        Src, DAG.getConstant(NewMask, MVT::i32));
1434   }
1435
1436   return SDValue();
1437 }
1438
1439 SDValue SITargetLowering::performClassCombine(SDNode *N,
1440                                               DAGCombinerInfo &DCI) const {
1441   SelectionDAG &DAG = DCI.DAG;
1442   SDValue Mask = N->getOperand(1);
1443
1444   // fp_class x, 0 -> false
1445   if (const ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(Mask)) {
1446     if (CMask->isNullValue())
1447       return DAG.getConstant(0, MVT::i1);
1448   }
1449
1450   return SDValue();
1451 }
1452
1453 static unsigned minMaxOpcToMin3Max3Opc(unsigned Opc) {
1454   switch (Opc) {
1455   case ISD::FMAXNUM:
1456     return AMDGPUISD::FMAX3;
1457   case AMDGPUISD::SMAX:
1458     return AMDGPUISD::SMAX3;
1459   case AMDGPUISD::UMAX:
1460     return AMDGPUISD::UMAX3;
1461   case ISD::FMINNUM:
1462     return AMDGPUISD::FMIN3;
1463   case AMDGPUISD::SMIN:
1464     return AMDGPUISD::SMIN3;
1465   case AMDGPUISD::UMIN:
1466     return AMDGPUISD::UMIN3;
1467   default:
1468     llvm_unreachable("Not a min/max opcode");
1469   }
1470 }
1471
1472 SDValue SITargetLowering::performMin3Max3Combine(SDNode *N,
1473                                                  DAGCombinerInfo &DCI) const {
1474   SelectionDAG &DAG = DCI.DAG;
1475
1476   unsigned Opc = N->getOpcode();
1477   SDValue Op0 = N->getOperand(0);
1478   SDValue Op1 = N->getOperand(1);
1479
1480   // Only do this if the inner op has one use since this will just increases
1481   // register pressure for no benefit.
1482
1483   // max(max(a, b), c)
1484   if (Op0.getOpcode() == Opc && Op0.hasOneUse()) {
1485     SDLoc DL(N);
1486     return DAG.getNode(minMaxOpcToMin3Max3Opc(Opc),
1487                        DL,
1488                        N->getValueType(0),
1489                        Op0.getOperand(0),
1490                        Op0.getOperand(1),
1491                        Op1);
1492   }
1493
1494   // max(a, max(b, c))
1495   if (Op1.getOpcode() == Opc && Op1.hasOneUse()) {
1496     SDLoc DL(N);
1497     return DAG.getNode(minMaxOpcToMin3Max3Opc(Opc),
1498                        DL,
1499                        N->getValueType(0),
1500                        Op0,
1501                        Op1.getOperand(0),
1502                        Op1.getOperand(1));
1503   }
1504
1505   return SDValue();
1506 }
1507
1508 SDValue SITargetLowering::performSetCCCombine(SDNode *N,
1509                                               DAGCombinerInfo &DCI) const {
1510   SelectionDAG &DAG = DCI.DAG;
1511   SDLoc SL(N);
1512
1513   SDValue LHS = N->getOperand(0);
1514   SDValue RHS = N->getOperand(1);
1515   EVT VT = LHS.getValueType();
1516
1517   if (VT != MVT::f32 && VT != MVT::f64)
1518     return SDValue();
1519
1520   // Match isinf pattern
1521   // (fcmp oeq (fabs x), inf) -> (fp_class x, (p_infinity | n_infinity))
1522   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
1523   if (CC == ISD::SETOEQ && LHS.getOpcode() == ISD::FABS) {
1524     const ConstantFPSDNode *CRHS = dyn_cast<ConstantFPSDNode>(RHS);
1525     if (!CRHS)
1526       return SDValue();
1527
1528     const APFloat &APF = CRHS->getValueAPF();
1529     if (APF.isInfinity() && !APF.isNegative()) {
1530       unsigned Mask = SIInstrFlags::P_INFINITY | SIInstrFlags::N_INFINITY;
1531       return DAG.getNode(AMDGPUISD::FP_CLASS, SL, MVT::i1,
1532                          LHS.getOperand(0), DAG.getConstant(Mask, MVT::i32));
1533     }
1534   }
1535
1536   return SDValue();
1537 }
1538
1539 SDValue SITargetLowering::PerformDAGCombine(SDNode *N,
1540                                             DAGCombinerInfo &DCI) const {
1541   SelectionDAG &DAG = DCI.DAG;
1542   SDLoc DL(N);
1543
1544   switch (N->getOpcode()) {
1545   default:
1546     return AMDGPUTargetLowering::PerformDAGCombine(N, DCI);
1547   case ISD::SETCC:
1548     return performSetCCCombine(N, DCI);
1549   case ISD::FMAXNUM: // TODO: What about fmax_legacy?
1550   case ISD::FMINNUM:
1551   case AMDGPUISD::SMAX:
1552   case AMDGPUISD::SMIN:
1553   case AMDGPUISD::UMAX:
1554   case AMDGPUISD::UMIN: {
1555     if (DCI.getDAGCombineLevel() >= AfterLegalizeDAG &&
1556         getTargetMachine().getOptLevel() > CodeGenOpt::None)
1557       return performMin3Max3Combine(N, DCI);
1558     break;
1559   }
1560
1561   case AMDGPUISD::CVT_F32_UBYTE0:
1562   case AMDGPUISD::CVT_F32_UBYTE1:
1563   case AMDGPUISD::CVT_F32_UBYTE2:
1564   case AMDGPUISD::CVT_F32_UBYTE3: {
1565     unsigned Offset = N->getOpcode() - AMDGPUISD::CVT_F32_UBYTE0;
1566
1567     SDValue Src = N->getOperand(0);
1568     APInt Demanded = APInt::getBitsSet(32, 8 * Offset, 8 * Offset + 8);
1569
1570     APInt KnownZero, KnownOne;
1571     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
1572                                           !DCI.isBeforeLegalizeOps());
1573     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1574     if (TLO.ShrinkDemandedConstant(Src, Demanded) ||
1575         TLI.SimplifyDemandedBits(Src, Demanded, KnownZero, KnownOne, TLO)) {
1576       DCI.CommitTargetLoweringOpt(TLO);
1577     }
1578
1579     break;
1580   }
1581
1582   case ISD::UINT_TO_FP: {
1583     return performUCharToFloatCombine(N, DCI);
1584
1585   case ISD::FADD: {
1586     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
1587       break;
1588
1589     EVT VT = N->getValueType(0);
1590     if (VT != MVT::f32)
1591       break;
1592
1593     SDValue LHS = N->getOperand(0);
1594     SDValue RHS = N->getOperand(1);
1595
1596     // These should really be instruction patterns, but writing patterns with
1597     // source modiifiers is a pain.
1598
1599     // fadd (fadd (a, a), b) -> mad 2.0, a, b
1600     if (LHS.getOpcode() == ISD::FADD) {
1601       SDValue A = LHS.getOperand(0);
1602       if (A == LHS.getOperand(1)) {
1603         const SDValue Two = DAG.getConstantFP(2.0, MVT::f32);
1604         return DAG.getNode(AMDGPUISD::MAD, DL, VT, Two, A, RHS);
1605       }
1606     }
1607
1608     // fadd (b, fadd (a, a)) -> mad 2.0, a, b
1609     if (RHS.getOpcode() == ISD::FADD) {
1610       SDValue A = RHS.getOperand(0);
1611       if (A == RHS.getOperand(1)) {
1612         const SDValue Two = DAG.getConstantFP(2.0, MVT::f32);
1613         return DAG.getNode(AMDGPUISD::MAD, DL, VT, Two, A, LHS);
1614       }
1615     }
1616
1617     break;
1618   }
1619   case ISD::FSUB: {
1620     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
1621       break;
1622
1623     EVT VT = N->getValueType(0);
1624
1625     // Try to get the fneg to fold into the source modifier. This undoes generic
1626     // DAG combines and folds them into the mad.
1627     if (VT == MVT::f32) {
1628       SDValue LHS = N->getOperand(0);
1629       SDValue RHS = N->getOperand(1);
1630
1631       if (LHS.getOpcode() == ISD::FMUL) {
1632         // (fsub (fmul a, b), c) -> mad a, b, (fneg c)
1633
1634         SDValue A = LHS.getOperand(0);
1635         SDValue B = LHS.getOperand(1);
1636         SDValue C = DAG.getNode(ISD::FNEG, DL, VT, RHS);
1637
1638         return DAG.getNode(AMDGPUISD::MAD, DL, VT, A, B, C);
1639       }
1640
1641       if (RHS.getOpcode() == ISD::FMUL) {
1642         // (fsub c, (fmul a, b)) -> mad (fneg a), b, c
1643
1644         SDValue A = DAG.getNode(ISD::FNEG, DL, VT, RHS.getOperand(0));
1645         SDValue B = RHS.getOperand(1);
1646         SDValue C = LHS;
1647
1648         return DAG.getNode(AMDGPUISD::MAD, DL, VT, A, B, C);
1649       }
1650
1651       if (LHS.getOpcode() == ISD::FADD) {
1652         // (fsub (fadd a, a), c) -> mad 2.0, a, (fneg c)
1653
1654         SDValue A = LHS.getOperand(0);
1655         if (A == LHS.getOperand(1)) {
1656           const SDValue Two = DAG.getConstantFP(2.0, MVT::f32);
1657           SDValue NegRHS = DAG.getNode(ISD::FNEG, DL, VT, RHS);
1658
1659           return DAG.getNode(AMDGPUISD::MAD, DL, VT, Two, A, NegRHS);
1660         }
1661       }
1662
1663       if (RHS.getOpcode() == ISD::FADD) {
1664         // (fsub c, (fadd a, a)) -> mad -2.0, a, c
1665
1666         SDValue A = RHS.getOperand(0);
1667         if (A == RHS.getOperand(1)) {
1668           const SDValue NegTwo = DAG.getConstantFP(-2.0, MVT::f32);
1669           return DAG.getNode(AMDGPUISD::MAD, DL, VT, NegTwo, A, LHS);
1670         }
1671       }
1672     }
1673
1674     break;
1675   }
1676   }
1677   case ISD::LOAD:
1678   case ISD::STORE:
1679   case ISD::ATOMIC_LOAD:
1680   case ISD::ATOMIC_STORE:
1681   case ISD::ATOMIC_CMP_SWAP:
1682   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
1683   case ISD::ATOMIC_SWAP:
1684   case ISD::ATOMIC_LOAD_ADD:
1685   case ISD::ATOMIC_LOAD_SUB:
1686   case ISD::ATOMIC_LOAD_AND:
1687   case ISD::ATOMIC_LOAD_OR:
1688   case ISD::ATOMIC_LOAD_XOR:
1689   case ISD::ATOMIC_LOAD_NAND:
1690   case ISD::ATOMIC_LOAD_MIN:
1691   case ISD::ATOMIC_LOAD_MAX:
1692   case ISD::ATOMIC_LOAD_UMIN:
1693   case ISD::ATOMIC_LOAD_UMAX: { // TODO: Target mem intrinsics.
1694     if (DCI.isBeforeLegalize())
1695       break;
1696
1697     MemSDNode *MemNode = cast<MemSDNode>(N);
1698     SDValue Ptr = MemNode->getBasePtr();
1699
1700     // TODO: We could also do this for multiplies.
1701     unsigned AS = MemNode->getAddressSpace();
1702     if (Ptr.getOpcode() == ISD::SHL && AS != AMDGPUAS::PRIVATE_ADDRESS) {
1703       SDValue NewPtr = performSHLPtrCombine(Ptr.getNode(), AS, DCI);
1704       if (NewPtr) {
1705         SmallVector<SDValue, 8> NewOps;
1706         for (unsigned I = 0, E = MemNode->getNumOperands(); I != E; ++I)
1707           NewOps.push_back(MemNode->getOperand(I));
1708
1709         NewOps[N->getOpcode() == ISD::STORE ? 2 : 1] = NewPtr;
1710         return SDValue(DAG.UpdateNodeOperands(MemNode, NewOps), 0);
1711       }
1712     }
1713     break;
1714   }
1715   case ISD::AND:
1716     return performAndCombine(N, DCI);
1717   case ISD::OR:
1718     return performOrCombine(N, DCI);
1719   case AMDGPUISD::FP_CLASS:
1720     return performClassCombine(N, DCI);
1721   }
1722   return AMDGPUTargetLowering::PerformDAGCombine(N, DCI);
1723 }
1724
1725 /// \brief Test if RegClass is one of the VSrc classes
1726 static bool isVSrc(unsigned RegClass) {
1727   switch(RegClass) {
1728     default: return false;
1729     case AMDGPU::VS_32RegClassID:
1730     case AMDGPU::VS_64RegClassID:
1731       return true;
1732   }
1733 }
1734
1735 /// \brief Analyze the possible immediate value Op
1736 ///
1737 /// Returns -1 if it isn't an immediate, 0 if it's and inline immediate
1738 /// and the immediate value if it's a literal immediate
1739 int32_t SITargetLowering::analyzeImmediate(const SDNode *N) const {
1740
1741   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
1742     getTargetMachine().getSubtargetImpl()->getInstrInfo());
1743
1744   if (const ConstantSDNode *Node = dyn_cast<ConstantSDNode>(N)) {
1745     if (Node->getZExtValue() >> 32)
1746       return -1;
1747
1748     if (TII->isInlineConstant(Node->getAPIntValue()))
1749       return 0;
1750
1751     return Node->getZExtValue();
1752   }
1753
1754   if (const ConstantFPSDNode *Node = dyn_cast<ConstantFPSDNode>(N)) {
1755     if (TII->isInlineConstant(Node->getValueAPF().bitcastToAPInt()))
1756       return 0;
1757
1758     if (Node->getValueType(0) == MVT::f32)
1759       return FloatToBits(Node->getValueAPF().convertToFloat());
1760
1761     return -1;
1762   }
1763
1764   return -1;
1765 }
1766
1767 const TargetRegisterClass *SITargetLowering::getRegClassForNode(
1768                                    SelectionDAG &DAG, const SDValue &Op) const {
1769   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
1770       getTargetMachine().getSubtargetImpl()->getInstrInfo());
1771   const SIRegisterInfo &TRI = TII->getRegisterInfo();
1772
1773   if (!Op->isMachineOpcode()) {
1774     switch(Op->getOpcode()) {
1775     case ISD::CopyFromReg: {
1776       MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1777       unsigned Reg = cast<RegisterSDNode>(Op->getOperand(1))->getReg();
1778       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1779         return MRI.getRegClass(Reg);
1780       }
1781       return TRI.getPhysRegClass(Reg);
1782     }
1783     default:  return nullptr;
1784     }
1785   }
1786   const MCInstrDesc &Desc = TII->get(Op->getMachineOpcode());
1787   int OpClassID = Desc.OpInfo[Op.getResNo()].RegClass;
1788   if (OpClassID != -1) {
1789     return TRI.getRegClass(OpClassID);
1790   }
1791   switch(Op.getMachineOpcode()) {
1792   case AMDGPU::COPY_TO_REGCLASS:
1793     // Operand 1 is the register class id for COPY_TO_REGCLASS instructions.
1794     OpClassID = cast<ConstantSDNode>(Op->getOperand(1))->getZExtValue();
1795
1796     // If the COPY_TO_REGCLASS instruction is copying to a VSrc register
1797     // class, then the register class for the value could be either a
1798     // VReg or and SReg.  In order to get a more accurate
1799     if (isVSrc(OpClassID))
1800       return getRegClassForNode(DAG, Op.getOperand(0));
1801
1802     return TRI.getRegClass(OpClassID);
1803   case AMDGPU::EXTRACT_SUBREG: {
1804     int SubIdx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1805     const TargetRegisterClass *SuperClass =
1806       getRegClassForNode(DAG, Op.getOperand(0));
1807     return TRI.getSubClassWithSubReg(SuperClass, SubIdx);
1808   }
1809   case AMDGPU::REG_SEQUENCE:
1810     // Operand 0 is the register class id for REG_SEQUENCE instructions.
1811     return TRI.getRegClass(
1812       cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue());
1813   default:
1814     return getRegClassFor(Op.getSimpleValueType());
1815   }
1816 }
1817
1818 /// \brief Does "Op" fit into register class "RegClass" ?
1819 bool SITargetLowering::fitsRegClass(SelectionDAG &DAG, const SDValue &Op,
1820                                     unsigned RegClass) const {
1821   const TargetRegisterInfo *TRI =
1822       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
1823   const TargetRegisterClass *RC = getRegClassForNode(DAG, Op);
1824   if (!RC) {
1825     return false;
1826   }
1827   return TRI->getRegClass(RegClass)->hasSubClassEq(RC);
1828 }
1829
1830 /// \brief Helper function for adjustWritemask
1831 static unsigned SubIdx2Lane(unsigned Idx) {
1832   switch (Idx) {
1833   default: return 0;
1834   case AMDGPU::sub0: return 0;
1835   case AMDGPU::sub1: return 1;
1836   case AMDGPU::sub2: return 2;
1837   case AMDGPU::sub3: return 3;
1838   }
1839 }
1840
1841 /// \brief Adjust the writemask of MIMG instructions
1842 void SITargetLowering::adjustWritemask(MachineSDNode *&Node,
1843                                        SelectionDAG &DAG) const {
1844   SDNode *Users[4] = { };
1845   unsigned Lane = 0;
1846   unsigned OldDmask = Node->getConstantOperandVal(0);
1847   unsigned NewDmask = 0;
1848
1849   // Try to figure out the used register components
1850   for (SDNode::use_iterator I = Node->use_begin(), E = Node->use_end();
1851        I != E; ++I) {
1852
1853     // Abort if we can't understand the usage
1854     if (!I->isMachineOpcode() ||
1855         I->getMachineOpcode() != TargetOpcode::EXTRACT_SUBREG)
1856       return;
1857
1858     // Lane means which subreg of %VGPRa_VGPRb_VGPRc_VGPRd is used.
1859     // Note that subregs are packed, i.e. Lane==0 is the first bit set
1860     // in OldDmask, so it can be any of X,Y,Z,W; Lane==1 is the second bit
1861     // set, etc.
1862     Lane = SubIdx2Lane(I->getConstantOperandVal(1));
1863
1864     // Set which texture component corresponds to the lane.
1865     unsigned Comp;
1866     for (unsigned i = 0, Dmask = OldDmask; i <= Lane; i++) {
1867       assert(Dmask);
1868       Comp = countTrailingZeros(Dmask);
1869       Dmask &= ~(1 << Comp);
1870     }
1871
1872     // Abort if we have more than one user per component
1873     if (Users[Lane])
1874       return;
1875
1876     Users[Lane] = *I;
1877     NewDmask |= 1 << Comp;
1878   }
1879
1880   // Abort if there's no change
1881   if (NewDmask == OldDmask)
1882     return;
1883
1884   // Adjust the writemask in the node
1885   std::vector<SDValue> Ops;
1886   Ops.push_back(DAG.getTargetConstant(NewDmask, MVT::i32));
1887   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i)
1888     Ops.push_back(Node->getOperand(i));
1889   Node = (MachineSDNode*)DAG.UpdateNodeOperands(Node, Ops);
1890
1891   // If we only got one lane, replace it with a copy
1892   // (if NewDmask has only one bit set...)
1893   if (NewDmask && (NewDmask & (NewDmask-1)) == 0) {
1894     SDValue RC = DAG.getTargetConstant(AMDGPU::VGPR_32RegClassID, MVT::i32);
1895     SDNode *Copy = DAG.getMachineNode(TargetOpcode::COPY_TO_REGCLASS,
1896                                       SDLoc(), Users[Lane]->getValueType(0),
1897                                       SDValue(Node, 0), RC);
1898     DAG.ReplaceAllUsesWith(Users[Lane], Copy);
1899     return;
1900   }
1901
1902   // Update the users of the node with the new indices
1903   for (unsigned i = 0, Idx = AMDGPU::sub0; i < 4; ++i) {
1904
1905     SDNode *User = Users[i];
1906     if (!User)
1907       continue;
1908
1909     SDValue Op = DAG.getTargetConstant(Idx, MVT::i32);
1910     DAG.UpdateNodeOperands(User, User->getOperand(0), Op);
1911
1912     switch (Idx) {
1913     default: break;
1914     case AMDGPU::sub0: Idx = AMDGPU::sub1; break;
1915     case AMDGPU::sub1: Idx = AMDGPU::sub2; break;
1916     case AMDGPU::sub2: Idx = AMDGPU::sub3; break;
1917     }
1918   }
1919 }
1920
1921 /// \brief Legalize target independent instructions (e.g. INSERT_SUBREG)
1922 /// with frame index operands.
1923 /// LLVM assumes that inputs are to these instructions are registers.
1924 void SITargetLowering::legalizeTargetIndependentNode(SDNode *Node,
1925                                                      SelectionDAG &DAG) const {
1926
1927   SmallVector<SDValue, 8> Ops;
1928   for (unsigned i = 0; i < Node->getNumOperands(); ++i) {
1929     if (!isa<FrameIndexSDNode>(Node->getOperand(i))) {
1930       Ops.push_back(Node->getOperand(i));
1931       continue;
1932     }
1933
1934     SDLoc DL(Node);
1935     Ops.push_back(SDValue(DAG.getMachineNode(AMDGPU::S_MOV_B32, DL,
1936                                      Node->getOperand(i).getValueType(),
1937                                      Node->getOperand(i)), 0));
1938   }
1939
1940   DAG.UpdateNodeOperands(Node, Ops);
1941 }
1942
1943 /// \brief Fold the instructions after selecting them.
1944 SDNode *SITargetLowering::PostISelFolding(MachineSDNode *Node,
1945                                           SelectionDAG &DAG) const {
1946   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
1947       getTargetMachine().getSubtargetImpl()->getInstrInfo());
1948   Node = AdjustRegClass(Node, DAG);
1949
1950   if (TII->isMIMG(Node->getMachineOpcode()))
1951     adjustWritemask(Node, DAG);
1952
1953   if (Node->getMachineOpcode() == AMDGPU::INSERT_SUBREG ||
1954       Node->getMachineOpcode() == AMDGPU::REG_SEQUENCE) {
1955     legalizeTargetIndependentNode(Node, DAG);
1956     return Node;
1957   }
1958   return Node;
1959 }
1960
1961 /// \brief Assign the register class depending on the number of
1962 /// bits set in the writemask
1963 void SITargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
1964                                                      SDNode *Node) const {
1965   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
1966       getTargetMachine().getSubtargetImpl()->getInstrInfo());
1967
1968   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1969   TII->legalizeOperands(MI);
1970
1971   if (TII->isMIMG(MI->getOpcode())) {
1972     unsigned VReg = MI->getOperand(0).getReg();
1973     unsigned Writemask = MI->getOperand(1).getImm();
1974     unsigned BitsSet = 0;
1975     for (unsigned i = 0; i < 4; ++i)
1976       BitsSet += Writemask & (1 << i) ? 1 : 0;
1977
1978     const TargetRegisterClass *RC;
1979     switch (BitsSet) {
1980     default: return;
1981     case 1:  RC = &AMDGPU::VGPR_32RegClass; break;
1982     case 2:  RC = &AMDGPU::VReg_64RegClass; break;
1983     case 3:  RC = &AMDGPU::VReg_96RegClass; break;
1984     }
1985
1986     unsigned NewOpcode = TII->getMaskedMIMGOp(MI->getOpcode(), BitsSet);
1987     MI->setDesc(TII->get(NewOpcode));
1988     MRI.setRegClass(VReg, RC);
1989     return;
1990   }
1991
1992   // Replace unused atomics with the no return version.
1993   int NoRetAtomicOp = AMDGPU::getAtomicNoRetOp(MI->getOpcode());
1994   if (NoRetAtomicOp != -1) {
1995     if (!Node->hasAnyUseOfValue(0)) {
1996       MI->setDesc(TII->get(NoRetAtomicOp));
1997       MI->RemoveOperand(0);
1998     }
1999
2000     return;
2001   }
2002 }
2003
2004 static SDValue buildSMovImm32(SelectionDAG &DAG, SDLoc DL, uint64_t Val) {
2005   SDValue K = DAG.getTargetConstant(Val, MVT::i32);
2006   return SDValue(DAG.getMachineNode(AMDGPU::S_MOV_B32, DL, MVT::i32, K), 0);
2007 }
2008
2009 MachineSDNode *SITargetLowering::wrapAddr64Rsrc(SelectionDAG &DAG,
2010                                                 SDLoc DL,
2011                                                 SDValue Ptr) const {
2012   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
2013       getTargetMachine().getSubtargetImpl()->getInstrInfo());
2014 #if 1
2015     // XXX - Workaround for moveToVALU not handling different register class
2016     // inserts for REG_SEQUENCE.
2017
2018     // Build the half of the subregister with the constants.
2019     const SDValue Ops0[] = {
2020       DAG.getTargetConstant(AMDGPU::SGPR_64RegClassID, MVT::i32),
2021       buildSMovImm32(DAG, DL, 0),
2022       DAG.getTargetConstant(AMDGPU::sub0, MVT::i32),
2023       buildSMovImm32(DAG, DL, TII->getDefaultRsrcDataFormat() >> 32),
2024       DAG.getTargetConstant(AMDGPU::sub1, MVT::i32)
2025     };
2026
2027     SDValue SubRegHi = SDValue(DAG.getMachineNode(AMDGPU::REG_SEQUENCE, DL,
2028                                                   MVT::v2i32, Ops0), 0);
2029
2030     // Combine the constants and the pointer.
2031     const SDValue Ops1[] = {
2032       DAG.getTargetConstant(AMDGPU::SReg_128RegClassID, MVT::i32),
2033       Ptr,
2034       DAG.getTargetConstant(AMDGPU::sub0_sub1, MVT::i32),
2035       SubRegHi,
2036       DAG.getTargetConstant(AMDGPU::sub2_sub3, MVT::i32)
2037     };
2038
2039     return DAG.getMachineNode(AMDGPU::REG_SEQUENCE, DL, MVT::v4i32, Ops1);
2040 #else
2041     const SDValue Ops[] = {
2042       DAG.getTargetConstant(AMDGPU::SReg_128RegClassID, MVT::i32),
2043       Ptr,
2044       DAG.getTargetConstant(AMDGPU::sub0_sub1, MVT::i32),
2045       buildSMovImm32(DAG, DL, 0),
2046       DAG.getTargetConstant(AMDGPU::sub2, MVT::i32),
2047       buildSMovImm32(DAG, DL, TII->getDefaultRsrcFormat() >> 32),
2048       DAG.getTargetConstant(AMDGPU::sub3, MVT::i32)
2049     };
2050
2051     return DAG.getMachineNode(AMDGPU::REG_SEQUENCE, DL, MVT::v4i32, Ops);
2052
2053 #endif
2054 }
2055
2056 /// \brief Return a resource descriptor with the 'Add TID' bit enabled
2057 ///        The TID (Thread ID) is multipled by the stride value (bits [61:48]
2058 ///        of the resource descriptor) to create an offset, which is added to the
2059 ///        resource ponter.
2060 MachineSDNode *SITargetLowering::buildRSRC(SelectionDAG &DAG,
2061                                            SDLoc DL,
2062                                            SDValue Ptr,
2063                                            uint32_t RsrcDword1,
2064                                            uint64_t RsrcDword2And3) const {
2065   SDValue PtrLo = DAG.getTargetExtractSubreg(AMDGPU::sub0, DL, MVT::i32, Ptr);
2066   SDValue PtrHi = DAG.getTargetExtractSubreg(AMDGPU::sub1, DL, MVT::i32, Ptr);
2067   if (RsrcDword1) {
2068     PtrHi = SDValue(DAG.getMachineNode(AMDGPU::S_OR_B32, DL, MVT::i32, PtrHi,
2069                                      DAG.getConstant(RsrcDword1, MVT::i32)), 0);
2070   }
2071
2072   SDValue DataLo = buildSMovImm32(DAG, DL,
2073                                   RsrcDword2And3 & UINT64_C(0xFFFFFFFF));
2074   SDValue DataHi = buildSMovImm32(DAG, DL, RsrcDword2And3 >> 32);
2075
2076   const SDValue Ops[] = {
2077     DAG.getTargetConstant(AMDGPU::SReg_128RegClassID, MVT::i32),
2078     PtrLo,
2079     DAG.getTargetConstant(AMDGPU::sub0, MVT::i32),
2080     PtrHi,
2081     DAG.getTargetConstant(AMDGPU::sub1, MVT::i32),
2082     DataLo,
2083     DAG.getTargetConstant(AMDGPU::sub2, MVT::i32),
2084     DataHi,
2085     DAG.getTargetConstant(AMDGPU::sub3, MVT::i32)
2086   };
2087
2088   return DAG.getMachineNode(AMDGPU::REG_SEQUENCE, DL, MVT::v4i32, Ops);
2089 }
2090
2091 MachineSDNode *SITargetLowering::buildScratchRSRC(SelectionDAG &DAG,
2092                                                   SDLoc DL,
2093                                                   SDValue Ptr) const {
2094   const SIInstrInfo *TII = static_cast<const SIInstrInfo *>(
2095       getTargetMachine().getSubtargetImpl()->getInstrInfo());
2096   uint64_t Rsrc = TII->getDefaultRsrcDataFormat() | AMDGPU::RSRC_TID_ENABLE |
2097                   0xffffffff; // Size
2098
2099   return buildRSRC(DAG, DL, Ptr, 0, Rsrc);
2100 }
2101
2102 MachineSDNode *SITargetLowering::AdjustRegClass(MachineSDNode *N,
2103                                                 SelectionDAG &DAG) const {
2104
2105   SDLoc DL(N);
2106   unsigned NewOpcode = N->getMachineOpcode();
2107
2108   switch (N->getMachineOpcode()) {
2109   default: return N;
2110   case AMDGPU::S_LOAD_DWORD_IMM:
2111     NewOpcode = AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
2112     // Fall-through
2113   case AMDGPU::S_LOAD_DWORDX2_SGPR:
2114     if (NewOpcode == N->getMachineOpcode()) {
2115       NewOpcode = AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
2116     }
2117     // Fall-through
2118   case AMDGPU::S_LOAD_DWORDX4_IMM:
2119   case AMDGPU::S_LOAD_DWORDX4_SGPR: {
2120     if (NewOpcode == N->getMachineOpcode()) {
2121       NewOpcode = AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
2122     }
2123     if (fitsRegClass(DAG, N->getOperand(0), AMDGPU::SReg_64RegClassID)) {
2124       return N;
2125     }
2126     ConstantSDNode *Offset = cast<ConstantSDNode>(N->getOperand(1));
2127
2128     const SDValue Zero64 = DAG.getTargetConstant(0, MVT::i64);
2129     SDValue Ptr(DAG.getMachineNode(AMDGPU::S_MOV_B64, DL, MVT::i64, Zero64), 0);
2130     MachineSDNode *RSrc = wrapAddr64Rsrc(DAG, DL, Ptr);
2131
2132     SmallVector<SDValue, 8> Ops;
2133     Ops.push_back(SDValue(RSrc, 0));
2134     Ops.push_back(N->getOperand(0));
2135
2136     // The immediate offset is in dwords on SI and in bytes on VI.
2137     if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
2138       Ops.push_back(DAG.getTargetConstant(Offset->getSExtValue(), MVT::i32));
2139     else
2140       Ops.push_back(DAG.getTargetConstant(Offset->getSExtValue() << 2, MVT::i32));
2141
2142     // Copy remaining operands so we keep any chain and glue nodes that follow
2143     // the normal operands.
2144     for (unsigned I = 2, E = N->getNumOperands(); I != E; ++I)
2145       Ops.push_back(N->getOperand(I));
2146
2147     return DAG.getMachineNode(NewOpcode, DL, N->getVTList(), Ops);
2148   }
2149   }
2150 }
2151
2152 SDValue SITargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2153                                                const TargetRegisterClass *RC,
2154                                                unsigned Reg, EVT VT) const {
2155   SDValue VReg = AMDGPUTargetLowering::CreateLiveInRegister(DAG, RC, Reg, VT);
2156
2157   return DAG.getCopyFromReg(DAG.getEntryNode(), SDLoc(DAG.getEntryNode()),
2158                             cast<RegisterSDNode>(VReg)->getReg(), VT);
2159 }