lib/Target/R600/SIISelLowering.h

   1 //===-- SIISelLowering.h - SI DAG Lowering Interface ------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI DAG Lowering interface definition
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_R600_SIISELLOWERING_H
  16 #define LLVM_LIB_TARGET_R600_SIISELLOWERING_H
  17
  18 #include "AMDGPUISelLowering.h"
  19 #include "SIInstrInfo.h"
  20
  21 namespace llvm {
  22
  23 class SITargetLowering : public AMDGPUTargetLowering {
  24   SDValue LowerParameter(SelectionDAG &DAG, EVT VT, EVT MemVT, SDLoc DL,
  25                          SDValue Chain, unsigned Offset, bool Signed) const;
  26   SDValue LowerSampleIntrinsic(unsigned Opcode, const SDValue &Op,
  27                                SelectionDAG &DAG) const;
  28   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  29                              SelectionDAG &DAG) const override;
  30
  31   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  32   SDValue LowerINTRINSIC_VOID(SDValue Op, SelectionDAG &DAG) const;
  33   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  34   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  35   SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
  36   SDValue LowerFastFDIV(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerFDIV32(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerFDIV64(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerFDIV(SDValue Op, SelectionDAG &DAG) const;
  40   SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG, bool Signed) const;
  41   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  42   SDValue LowerTrig(SDValue Op, SelectionDAG &DAG) const;
  43   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
  44
  45   bool foldImm(SDValue &Operand, int32_t &Immediate,
  46                bool &ScalarSlotUsed) const;
  47   const TargetRegisterClass *getRegClassForNode(SelectionDAG &DAG,
  48                                                 const SDValue &Op) const;
  49   bool fitsRegClass(SelectionDAG &DAG, const SDValue &Op,
  50                     unsigned RegClass) const;
  51
  52   SDNode *legalizeOperands(MachineSDNode *N, SelectionDAG &DAG) const;
  53   void adjustWritemask(MachineSDNode *&N, SelectionDAG &DAG) const;
  54   MachineSDNode *AdjustRegClass(MachineSDNode *N, SelectionDAG &DAG) const;
  55
  56   static SDValue performUCharToFloatCombine(SDNode *N,
  57                                             DAGCombinerInfo &DCI);
  58   SDValue performSHLPtrCombine(SDNode *N,
  59                                unsigned AS,
  60                                DAGCombinerInfo &DCI) const;
  61   SDValue performOrCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  62   SDValue performClassCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  63
  64   SDValue performMin3Max3Combine(SDNode *N, DAGCombinerInfo &DCI) const;
  65   SDValue performSetCCCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  66
  67 public:
  68   SITargetLowering(TargetMachine &tm);
  69
  70   bool isShuffleMaskLegal(const SmallVectorImpl<int> &/*Mask*/,
  71                           EVT /*VT*/) const override;
  72
  73   bool isLegalAddressingMode(const AddrMode &AM,
  74                              Type *Ty) const override;
  75
  76   bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS,
  77                                       unsigned Align,
  78                                       bool *IsFast) const override;
  79
  80   EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
  81                           unsigned SrcAlign, bool IsMemset,
  82                           bool ZeroMemset,
  83                           bool MemcpyStrSrc,
  84                           MachineFunction &MF) const override;
  85
  86   TargetLoweringBase::LegalizeTypeAction
  87   getPreferredVectorAction(EVT VT) const override;
  88
  89   bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
  90                                         Type *Ty) const override;
  91
  92   SDValue LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv,
  93                                bool isVarArg,
  94                                const SmallVectorImpl<ISD::InputArg> &Ins,
  95                                SDLoc DL, SelectionDAG &DAG,
  96                                SmallVectorImpl<SDValue> &InVals) const override;
  97
  98   MachineBasicBlock * EmitInstrWithCustomInserter(MachineInstr * MI,
  99                                       MachineBasicBlock * BB) const override;
 100   EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 101   MVT getScalarShiftAmountTy(EVT VT) const override;
 102   bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 103   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 104   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 105   SDNode *PostISelFolding(MachineSDNode *N, SelectionDAG &DAG) const override;
 106   void AdjustInstrPostInstrSelection(MachineInstr *MI,
 107                                      SDNode *Node) const override;
 108
 109   int32_t analyzeImmediate(const SDNode *N) const;
 110   SDValue CreateLiveInRegister(SelectionDAG &DAG, const TargetRegisterClass *RC,
 111                                unsigned Reg, EVT VT) const override;
 112   void legalizeTargetIndependentNode(SDNode *Node, SelectionDAG &DAG) const;
 113
 114   MachineSDNode *wrapAddr64Rsrc(SelectionDAG &DAG, SDLoc DL, SDValue Ptr) const;
 115   MachineSDNode *buildRSRC(SelectionDAG &DAG,
 116                            SDLoc DL,
 117                            SDValue Ptr,
 118                            uint32_t RsrcDword1,
 119                            uint64_t RsrcDword2And3) const;
 120   MachineSDNode *buildScratchRSRC(SelectionDAG &DAG,
 121                                   SDLoc DL,
 122                                   SDValue Ptr) const;
 123 };
 124
 125 } // End namespace llvm
 126
 127 #endif