lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern>, PredicateControl {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20
  21   field bits<1> SALU = 0;
  22   field bits<1> VALU = 0;
  23
  24   field bits<1> SOP1 = 0;
  25   field bits<1> SOP2 = 0;
  26   field bits<1> SOPC = 0;
  27   field bits<1> SOPK = 0;
  28   field bits<1> SOPP = 0;
  29
  30   field bits<1> VOP1 = 0;
  31   field bits<1> VOP2 = 0;
  32   field bits<1> VOP3 = 0;
  33   field bits<1> VOPC = 0;
  34
  35   field bits<1> MUBUF = 0;
  36   field bits<1> MTBUF = 0;
  37   field bits<1> SMRD = 0;
  38   field bits<1> DS = 0;
  39   field bits<1> MIMG = 0;
  40   field bits<1> FLAT = 0;
  41   field bits<1> WQM = 0;
  42
  43   // These need to be kept in sync with the enum in SIInstrFlags.
  44   let TSFlags{0} = VM_CNT;
  45   let TSFlags{1} = EXP_CNT;
  46   let TSFlags{2} = LGKM_CNT;
  47
  48   let TSFlags{3} = SALU;
  49   let TSFlags{4} = VALU;
  50
  51   let TSFlags{5} = SOP1;
  52   let TSFlags{6} = SOP2;
  53   let TSFlags{7} = SOPC;
  54   let TSFlags{8} = SOPK;
  55   let TSFlags{9} = SOPP;
  56
  57   let TSFlags{10} = VOP1;
  58   let TSFlags{11} = VOP2;
  59   let TSFlags{12} = VOP3;
  60   let TSFlags{13} = VOPC;
  61
  62   let TSFlags{14} = MUBUF;
  63   let TSFlags{15} = MTBUF;
  64   let TSFlags{16} = SMRD;
  65   let TSFlags{17} = DS;
  66   let TSFlags{18} = MIMG;
  67   let TSFlags{19} = FLAT;
  68   let TSFlags{20} = WQM;
  69
  70   // Most instructions require adjustments after selection to satisfy
  71   // operand requirements.
  72   let hasPostISelHook = 1;
  73   let SchedRW = [Write32Bit];
  74 }
  75
  76 class Enc32 {
  77   field bits<32> Inst;
  78   int Size = 4;
  79 }
  80
  81 class Enc64 {
  82   field bits<64> Inst;
  83   int Size = 8;
  84 }
  85
  86 class VOPDstOperand <RegisterClass rc> : RegisterOperand <rc, "printVOPDst">;
  87 def VOPDstVCC : VOPDstOperand <VCCReg>;
  88
  89 let Uses = [EXEC] in {
  90
  91 class VOPAnyCommon <dag outs, dag ins, string asm, list<dag> pattern> :
  92     InstSI <outs, ins, asm, pattern> {
  93
  94   let mayLoad = 0;
  95   let mayStore = 0;
  96   let hasSideEffects = 0;
  97   let UseNamedOperandTable = 1;
  98   let VALU = 1;
  99 }
 100
 101 class VOPCCommon <dag ins, string asm, list<dag> pattern> :
 102     VOPAnyCommon <(outs VOPDstVCC:$dst), ins, asm, pattern> {
 103
 104   let DisableEncoding = "$dst";
 105   let VOPC = 1;
 106   let Size = 4;
 107 }
 108
 109 class VOP1Common <dag outs, dag ins, string asm, list<dag> pattern> :
 110     VOPAnyCommon <outs, ins, asm, pattern> {
 111
 112   let VOP1 = 1;
 113   let Size = 4;
 114 }
 115
 116 class VOP2Common <dag outs, dag ins, string asm, list<dag> pattern> :
 117     VOPAnyCommon <outs, ins, asm, pattern> {
 118
 119   let VOP2 = 1;
 120   let Size = 4;
 121 }
 122
 123 class VOP3Common <dag outs, dag ins, string asm, list<dag> pattern> :
 124     VOPAnyCommon <outs, ins, asm, pattern> {
 125
 126   // Using complex patterns gives VOP3 patterns a very high complexity rating,
 127   // but standalone patterns are almost always prefered, so we need to adjust the
 128   // priority lower.  The goal is to use a high number to reduce complexity to
 129   // zero (or less than zero).
 130   let AddedComplexity = -1000;
 131
 132   let VOP3 = 1;
 133   int Size = 8;
 134 }
 135
 136 } // End Uses = [EXEC]
 137
 138 //===----------------------------------------------------------------------===//
 139 // Scalar operations
 140 //===----------------------------------------------------------------------===//
 141
 142 class SOP1e <bits<8> op> : Enc32 {
 143   bits<7> sdst;
 144   bits<8> ssrc0;
 145
 146   let Inst{7-0} = ssrc0;
 147   let Inst{15-8} = op;
 148   let Inst{22-16} = sdst;
 149   let Inst{31-23} = 0x17d; //encoding;
 150 }
 151
 152 class SOP2e <bits<7> op> : Enc32 {
 153   bits<7> sdst;
 154   bits<8> ssrc0;
 155   bits<8> ssrc1;
 156
 157   let Inst{7-0} = ssrc0;
 158   let Inst{15-8} = ssrc1;
 159   let Inst{22-16} = sdst;
 160   let Inst{29-23} = op;
 161   let Inst{31-30} = 0x2; // encoding
 162 }
 163
 164 class SOPCe <bits<7> op> : Enc32 {
 165   bits<8> ssrc0;
 166   bits<8> ssrc1;
 167
 168   let Inst{7-0} = ssrc0;
 169   let Inst{15-8} = ssrc1;
 170   let Inst{22-16} = op;
 171   let Inst{31-23} = 0x17e;
 172 }
 173
 174 class SOPKe <bits<5> op> : Enc32 {
 175   bits <7> sdst;
 176   bits <16> simm16;
 177
 178   let Inst{15-0} = simm16;
 179   let Inst{22-16} = sdst;
 180   let Inst{27-23} = op;
 181   let Inst{31-28} = 0xb; //encoding
 182 }
 183
 184 class SOPPe <bits<7> op> : Enc32 {
 185   bits <16> simm16;
 186
 187   let Inst{15-0} = simm16;
 188   let Inst{22-16} = op;
 189   let Inst{31-23} = 0x17f; // encoding
 190 }
 191
 192 class SMRDe <bits<5> op, bits<1> imm> : Enc32 {
 193   bits<7> sdst;
 194   bits<7> sbase;
 195   bits<8> offset;
 196
 197   let Inst{7-0} = offset;
 198   let Inst{8} = imm;
 199   let Inst{14-9} = sbase{6-1};
 200   let Inst{21-15} = sdst;
 201   let Inst{26-22} = op;
 202   let Inst{31-27} = 0x18; //encoding
 203 }
 204
 205 let SchedRW = [WriteSALU] in {
 206 class SOP1 <dag outs, dag ins, string asm, list<dag> pattern> :
 207     InstSI<outs, ins, asm, pattern> {
 208   let mayLoad = 0;
 209   let mayStore = 0;
 210   let hasSideEffects = 0;
 211   let SALU = 1;
 212   let SOP1 = 1;
 213 }
 214
 215 class SOP2 <dag outs, dag ins, string asm, list<dag> pattern> :
 216     InstSI <outs, ins, asm, pattern> {
 217
 218   let mayLoad = 0;
 219   let mayStore = 0;
 220   let hasSideEffects = 0;
 221   let SALU = 1;
 222   let SOP2 = 1;
 223
 224   let UseNamedOperandTable = 1;
 225 }
 226
 227 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 228   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 229
 230   let DisableEncoding = "$dst";
 231   let mayLoad = 0;
 232   let mayStore = 0;
 233   let hasSideEffects = 0;
 234   let SALU = 1;
 235   let SOPC = 1;
 236
 237   let UseNamedOperandTable = 1;
 238 }
 239
 240 class SOPK <dag outs, dag ins, string asm, list<dag> pattern> :
 241    InstSI <outs, ins , asm, pattern> {
 242
 243   let mayLoad = 0;
 244   let mayStore = 0;
 245   let hasSideEffects = 0;
 246   let SALU = 1;
 247   let SOPK = 1;
 248
 249   let UseNamedOperandTable = 1;
 250 }
 251
 252 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern = []> :
 253                 InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 254
 255   let mayLoad = 0;
 256   let mayStore = 0;
 257   let hasSideEffects = 0;
 258   let SALU = 1;
 259   let SOPP = 1;
 260
 261   let UseNamedOperandTable = 1;
 262 }
 263
 264 } // let SchedRW = [WriteSALU]
 265
 266 class SMRD <dag outs, dag ins, string asm, list<dag> pattern> :
 267     InstSI<outs, ins, asm, pattern> {
 268
 269   let LGKM_CNT = 1;
 270   let SMRD = 1;
 271   let mayStore = 0;
 272   let mayLoad = 1;
 273   let hasSideEffects = 0;
 274   let UseNamedOperandTable = 1;
 275   let SchedRW = [WriteSMEM];
 276 }
 277
 278 //===----------------------------------------------------------------------===//
 279 // Vector ALU operations
 280 //===----------------------------------------------------------------------===//
 281
 282 class VOP1e <bits<8> op> : Enc32 {
 283   bits<8> vdst;
 284   bits<9> src0;
 285
 286   let Inst{8-0} = src0;
 287   let Inst{16-9} = op;
 288   let Inst{24-17} = vdst;
 289   let Inst{31-25} = 0x3f; //encoding
 290 }
 291
 292 class VOP2e <bits<6> op> : Enc32 {
 293   bits<8> vdst;
 294   bits<9> src0;
 295   bits<8> src1;
 296
 297   let Inst{8-0} = src0;
 298   let Inst{16-9} = src1;
 299   let Inst{24-17} = vdst;
 300   let Inst{30-25} = op;
 301   let Inst{31} = 0x0; //encoding
 302 }
 303
 304 class VOP2_MADKe <bits<6> op> : Enc64 {
 305
 306   bits<8>  vdst;
 307   bits<9>  src0;
 308   bits<8>  vsrc1;
 309   bits<32> src2;
 310
 311   let Inst{8-0} = src0;
 312   let Inst{16-9} = vsrc1;
 313   let Inst{24-17} = vdst;
 314   let Inst{30-25} = op;
 315   let Inst{31} = 0x0; // encoding
 316   let Inst{63-32} = src2;
 317 }
 318
 319 class VOP3e <bits<9> op> : Enc64 {
 320   bits<8> vdst;
 321   bits<2> src0_modifiers;
 322   bits<9> src0;
 323   bits<2> src1_modifiers;
 324   bits<9> src1;
 325   bits<2> src2_modifiers;
 326   bits<9> src2;
 327   bits<1> clamp;
 328   bits<2> omod;
 329
 330   let Inst{7-0} = vdst;
 331   let Inst{8} = src0_modifiers{1};
 332   let Inst{9} = src1_modifiers{1};
 333   let Inst{10} = src2_modifiers{1};
 334   let Inst{11} = clamp;
 335   let Inst{25-17} = op;
 336   let Inst{31-26} = 0x34; //encoding
 337   let Inst{40-32} = src0;
 338   let Inst{49-41} = src1;
 339   let Inst{58-50} = src2;
 340   let Inst{60-59} = omod;
 341   let Inst{61} = src0_modifiers{0};
 342   let Inst{62} = src1_modifiers{0};
 343   let Inst{63} = src2_modifiers{0};
 344 }
 345
 346 class VOP3be <bits<9> op> : Enc64 {
 347   bits<8> vdst;
 348   bits<2> src0_modifiers;
 349   bits<9> src0;
 350   bits<2> src1_modifiers;
 351   bits<9> src1;
 352   bits<2> src2_modifiers;
 353   bits<9> src2;
 354   bits<7> sdst;
 355   bits<2> omod;
 356
 357   let Inst{7-0} = vdst;
 358   let Inst{14-8} = sdst;
 359   let Inst{25-17} = op;
 360   let Inst{31-26} = 0x34; //encoding
 361   let Inst{40-32} = src0;
 362   let Inst{49-41} = src1;
 363   let Inst{58-50} = src2;
 364   let Inst{60-59} = omod;
 365   let Inst{61} = src0_modifiers{0};
 366   let Inst{62} = src1_modifiers{0};
 367   let Inst{63} = src2_modifiers{0};
 368 }
 369
 370 class VOPCe <bits<8> op> : Enc32 {
 371   bits<9> src0;
 372   bits<8> vsrc1;
 373
 374   let Inst{8-0} = src0;
 375   let Inst{16-9} = vsrc1;
 376   let Inst{24-17} = op;
 377   let Inst{31-25} = 0x3e;
 378 }
 379
 380 class VINTRPe <bits<2> op> : Enc32 {
 381   bits<8> vdst;
 382   bits<8> vsrc;
 383   bits<2> attrchan;
 384   bits<6> attr;
 385
 386   let Inst{7-0} = vsrc;
 387   let Inst{9-8} = attrchan;
 388   let Inst{15-10} = attr;
 389   let Inst{17-16} = op;
 390   let Inst{25-18} = vdst;
 391   let Inst{31-26} = 0x32; // encoding
 392 }
 393
 394 class DSe <bits<8> op> : Enc64 {
 395   bits<8> vdst;
 396   bits<1> gds;
 397   bits<8> addr;
 398   bits<8> data0;
 399   bits<8> data1;
 400   bits<8> offset0;
 401   bits<8> offset1;
 402
 403   let Inst{7-0} = offset0;
 404   let Inst{15-8} = offset1;
 405   let Inst{17} = gds;
 406   let Inst{25-18} = op;
 407   let Inst{31-26} = 0x36; //encoding
 408   let Inst{39-32} = addr;
 409   let Inst{47-40} = data0;
 410   let Inst{55-48} = data1;
 411   let Inst{63-56} = vdst;
 412 }
 413
 414 class MUBUFe <bits<7> op> : Enc64 {
 415   bits<12> offset;
 416   bits<1> offen;
 417   bits<1> idxen;
 418   bits<1> glc;
 419   bits<1> addr64;
 420   bits<1> lds;
 421   bits<8> vaddr;
 422   bits<8> vdata;
 423   bits<7> srsrc;
 424   bits<1> slc;
 425   bits<1> tfe;
 426   bits<8> soffset;
 427
 428   let Inst{11-0} = offset;
 429   let Inst{12} = offen;
 430   let Inst{13} = idxen;
 431   let Inst{14} = glc;
 432   let Inst{15} = addr64;
 433   let Inst{16} = lds;
 434   let Inst{24-18} = op;
 435   let Inst{31-26} = 0x38; //encoding
 436   let Inst{39-32} = vaddr;
 437   let Inst{47-40} = vdata;
 438   let Inst{52-48} = srsrc{6-2};
 439   let Inst{54} = slc;
 440   let Inst{55} = tfe;
 441   let Inst{63-56} = soffset;
 442 }
 443
 444 class MTBUFe <bits<3> op> : Enc64 {
 445   bits<8> vdata;
 446   bits<12> offset;
 447   bits<1> offen;
 448   bits<1> idxen;
 449   bits<1> glc;
 450   bits<1> addr64;
 451   bits<4> dfmt;
 452   bits<3> nfmt;
 453   bits<8> vaddr;
 454   bits<7> srsrc;
 455   bits<1> slc;
 456   bits<1> tfe;
 457   bits<8> soffset;
 458
 459   let Inst{11-0} = offset;
 460   let Inst{12} = offen;
 461   let Inst{13} = idxen;
 462   let Inst{14} = glc;
 463   let Inst{15} = addr64;
 464   let Inst{18-16} = op;
 465   let Inst{22-19} = dfmt;
 466   let Inst{25-23} = nfmt;
 467   let Inst{31-26} = 0x3a; //encoding
 468   let Inst{39-32} = vaddr;
 469   let Inst{47-40} = vdata;
 470   let Inst{52-48} = srsrc{6-2};
 471   let Inst{54} = slc;
 472   let Inst{55} = tfe;
 473   let Inst{63-56} = soffset;
 474 }
 475
 476 class MIMGe <bits<7> op> : Enc64 {
 477   bits<8> vdata;
 478   bits<4> dmask;
 479   bits<1> unorm;
 480   bits<1> glc;
 481   bits<1> da;
 482   bits<1> r128;
 483   bits<1> tfe;
 484   bits<1> lwe;
 485   bits<1> slc;
 486   bits<8> vaddr;
 487   bits<7> srsrc;
 488   bits<7> ssamp;
 489
 490   let Inst{11-8} = dmask;
 491   let Inst{12} = unorm;
 492   let Inst{13} = glc;
 493   let Inst{14} = da;
 494   let Inst{15} = r128;
 495   let Inst{16} = tfe;
 496   let Inst{17} = lwe;
 497   let Inst{24-18} = op;
 498   let Inst{25} = slc;
 499   let Inst{31-26} = 0x3c;
 500   let Inst{39-32} = vaddr;
 501   let Inst{47-40} = vdata;
 502   let Inst{52-48} = srsrc{6-2};
 503   let Inst{57-53} = ssamp{6-2};
 504 }
 505
 506 class FLATe<bits<7> op> : Enc64 {
 507   bits<8> addr;
 508   bits<8> data;
 509   bits<8> vdst;
 510   bits<1> slc;
 511   bits<1> glc;
 512   bits<1> tfe;
 513
 514   // 15-0 is reserved.
 515   let Inst{16} = glc;
 516   let Inst{17} = slc;
 517   let Inst{24-18} = op;
 518   let Inst{31-26} = 0x37; // Encoding.
 519   let Inst{39-32} = addr;
 520   let Inst{47-40} = data;
 521   // 54-48 is reserved.
 522   let Inst{55} = tfe;
 523   let Inst{63-56} = vdst;
 524 }
 525
 526 class EXPe : Enc64 {
 527   bits<4> en;
 528   bits<6> tgt;
 529   bits<1> compr;
 530   bits<1> done;
 531   bits<1> vm;
 532   bits<8> vsrc0;
 533   bits<8> vsrc1;
 534   bits<8> vsrc2;
 535   bits<8> vsrc3;
 536
 537   let Inst{3-0} = en;
 538   let Inst{9-4} = tgt;
 539   let Inst{10} = compr;
 540   let Inst{11} = done;
 541   let Inst{12} = vm;
 542   let Inst{31-26} = 0x3e;
 543   let Inst{39-32} = vsrc0;
 544   let Inst{47-40} = vsrc1;
 545   let Inst{55-48} = vsrc2;
 546   let Inst{63-56} = vsrc3;
 547 }
 548
 549 let Uses = [EXEC] in {
 550
 551 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 552     VOP1Common <outs, ins, asm, pattern>,
 553     VOP1e<op>;
 554
 555 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 556     VOP2Common <outs, ins, asm, pattern>, VOP2e<op>;
 557
 558 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 559     VOPCCommon <ins, asm, pattern>, VOPCe <op>;
 560
 561 class VINTRPCommon <dag outs, dag ins, string asm, list<dag> pattern> :
 562     InstSI <outs, ins, asm, pattern> {
 563   let mayLoad = 1;
 564   let mayStore = 0;
 565   let hasSideEffects = 0;
 566 }
 567
 568 } // End Uses = [EXEC]
 569
 570 //===----------------------------------------------------------------------===//
 571 // Vector I/O operations
 572 //===----------------------------------------------------------------------===//
 573
 574 let Uses = [EXEC] in {
 575
 576 class DS <dag outs, dag ins, string asm, list<dag> pattern> :
 577     InstSI <outs, ins, asm, pattern> {
 578
 579   let LGKM_CNT = 1;
 580   let DS = 1;
 581   let UseNamedOperandTable = 1;
 582   let DisableEncoding = "$m0";
 583
 584   // Most instruction load and store data, so set this as the default.
 585   let mayLoad = 1;
 586   let mayStore = 1;
 587
 588   let hasSideEffects = 0;
 589   let SchedRW = [WriteLDS];
 590 }
 591
 592 class MUBUF <dag outs, dag ins, string asm, list<dag> pattern> :
 593     InstSI<outs, ins, asm, pattern> {
 594
 595   let VM_CNT = 1;
 596   let EXP_CNT = 1;
 597   let MUBUF = 1;
 598
 599   let hasSideEffects = 0;
 600   let UseNamedOperandTable = 1;
 601   let SchedRW = [WriteVMEM];
 602 }
 603
 604 class MTBUF <dag outs, dag ins, string asm, list<dag> pattern> :
 605     InstSI<outs, ins, asm, pattern> {
 606
 607   let VM_CNT = 1;
 608   let EXP_CNT = 1;
 609   let MTBUF = 1;
 610
 611   let hasSideEffects = 0;
 612   let UseNamedOperandTable = 1;
 613   let SchedRW = [WriteVMEM];
 614 }
 615
 616 class FLAT <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 617     InstSI<outs, ins, asm, pattern>, FLATe <op> {
 618   let FLAT = 1;
 619   // Internally, FLAT instruction are executed as both an LDS and a
 620   // Buffer instruction; so, they increment both VM_CNT and LGKM_CNT
 621   // and are not considered done until both have been decremented.
 622   let VM_CNT = 1;
 623   let LGKM_CNT = 1;
 624
 625   let Uses = [EXEC, FLAT_SCR]; // M0
 626
 627   let UseNamedOperandTable = 1;
 628   let hasSideEffects = 0;
 629 }
 630
 631 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 632     InstSI <outs, ins, asm, pattern>, MIMGe <op> {
 633
 634   let VM_CNT = 1;
 635   let EXP_CNT = 1;
 636   let MIMG = 1;
 637
 638   let hasSideEffects = 0; // XXX ????
 639 }
 640
 641
 642 } // End Uses = [EXEC]