lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern> {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20   field bits<1> MIMG = 0;
  21   field bits<1> SMRD = 0;
  22
  23   let TSFlags{0} = VM_CNT;
  24   let TSFlags{1} = EXP_CNT;
  25   let TSFlags{2} = LGKM_CNT;
  26   let TSFlags{3} = MIMG;
  27   let TSFlags{4} = SMRD;
  28 }
  29
  30 class Enc32 <dag outs, dag ins, string asm, list<dag> pattern> :
  31     InstSI <outs, ins, asm, pattern> {
  32
  33   field bits<32> Inst;
  34   let Size = 4;
  35 }
  36
  37 class Enc64 <dag outs, dag ins, string asm, list<dag> pattern> :
  38     InstSI <outs, ins, asm, pattern> {
  39
  40   field bits<64> Inst;
  41   let Size = 8;
  42 }
  43
  44 //===----------------------------------------------------------------------===//
  45 // Scalar operations
  46 //===----------------------------------------------------------------------===//
  47
  48 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
  49     Enc32<outs, ins, asm, pattern> {
  50
  51   bits<7> SDST;
  52   bits<8> SSRC0;
  53
  54   let Inst{7-0} = SSRC0;
  55   let Inst{15-8} = op;
  56   let Inst{22-16} = SDST;
  57   let Inst{31-23} = 0x17d; //encoding;
  58
  59   let mayLoad = 0;
  60   let mayStore = 0;
  61   let hasSideEffects = 0;
  62 }
  63
  64 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
  65     Enc32 <outs, ins, asm, pattern> {
  66
  67   bits<7> SDST;
  68   bits<8> SSRC0;
  69   bits<8> SSRC1;
  70
  71   let Inst{7-0} = SSRC0;
  72   let Inst{15-8} = SSRC1;
  73   let Inst{22-16} = SDST;
  74   let Inst{29-23} = op;
  75   let Inst{31-30} = 0x2; // encoding
  76
  77   let mayLoad = 0;
  78   let mayStore = 0;
  79   let hasSideEffects = 0;
  80 }
  81
  82 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
  83   Enc32<outs, ins, asm, pattern> {
  84
  85   bits<8> SSRC0;
  86   bits<8> SSRC1;
  87
  88   let Inst{7-0} = SSRC0;
  89   let Inst{15-8} = SSRC1;
  90   let Inst{22-16} = op;
  91   let Inst{31-23} = 0x17e;
  92
  93   let DisableEncoding = "$dst";
  94   let mayLoad = 0;
  95   let mayStore = 0;
  96   let hasSideEffects = 0;
  97 }
  98
  99 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 100    Enc32 <outs, ins , asm, pattern> {
 101
 102   bits <7> SDST;
 103   bits <16> SIMM16;
 104
 105   let Inst{15-0} = SIMM16;
 106   let Inst{22-16} = SDST;
 107   let Inst{27-23} = op;
 108   let Inst{31-28} = 0xb; //encoding
 109
 110   let mayLoad = 0;
 111   let mayStore = 0;
 112   let hasSideEffects = 0;
 113 }
 114
 115 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern> : Enc32 <
 116   (outs),
 117   ins,
 118   asm,
 119   pattern > {
 120
 121   bits <16> SIMM16;
 122
 123   let Inst{15-0} = SIMM16;
 124   let Inst{22-16} = op;
 125   let Inst{31-23} = 0x17f; // encoding
 126
 127   let mayLoad = 0;
 128   let mayStore = 0;
 129   let hasSideEffects = 0;
 130 }
 131
 132 class SMRD <bits<5> op, bits<1> imm, dag outs, dag ins, string asm,
 133             list<dag> pattern> : Enc32<outs, ins, asm, pattern> {
 134
 135   bits<7> SDST;
 136   bits<7> SBASE;
 137   bits<8> OFFSET;
 138
 139   let Inst{7-0} = OFFSET;
 140   let Inst{8} = imm;
 141   let Inst{14-9} = SBASE{6-1};
 142   let Inst{21-15} = SDST;
 143   let Inst{26-22} = op;
 144   let Inst{31-27} = 0x18; //encoding
 145
 146   let LGKM_CNT = 1;
 147   let SMRD = 1;
 148 }
 149
 150 //===----------------------------------------------------------------------===//
 151 // Vector ALU operations
 152 //===----------------------------------------------------------------------===//
 153
 154 let Uses = [EXEC] in {
 155
 156 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 157     Enc32 <outs, ins, asm, pattern> {
 158
 159   bits<8> VDST;
 160   bits<9> SRC0;
 161
 162   let Inst{8-0} = SRC0;
 163   let Inst{16-9} = op;
 164   let Inst{24-17} = VDST;
 165   let Inst{31-25} = 0x3f; //encoding
 166
 167   let mayLoad = 0;
 168   let mayStore = 0;
 169   let hasSideEffects = 0;
 170 }
 171
 172 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 173     Enc32 <outs, ins, asm, pattern> {
 174
 175   bits<8> VDST;
 176   bits<9> SRC0;
 177   bits<8> VSRC1;
 178
 179   let Inst{8-0} = SRC0;
 180   let Inst{16-9} = VSRC1;
 181   let Inst{24-17} = VDST;
 182   let Inst{30-25} = op;
 183   let Inst{31} = 0x0; //encoding
 184
 185   let mayLoad = 0;
 186   let mayStore = 0;
 187   let hasSideEffects = 0;
 188 }
 189
 190 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 191     Enc64 <outs, ins, asm, pattern> {
 192
 193   bits<8> dst;
 194   bits<9> src0;
 195   bits<9> src1;
 196   bits<9> src2;
 197   bits<3> abs;
 198   bits<1> clamp;
 199   bits<2> omod;
 200   bits<3> neg;
 201
 202   let Inst{7-0} = dst;
 203   let Inst{10-8} = abs;
 204   let Inst{11} = clamp;
 205   let Inst{25-17} = op;
 206   let Inst{31-26} = 0x34; //encoding
 207   let Inst{40-32} = src0;
 208   let Inst{49-41} = src1;
 209   let Inst{58-50} = src2;
 210   let Inst{60-59} = omod;
 211   let Inst{63-61} = neg;
 212
 213   let mayLoad = 0;
 214   let mayStore = 0;
 215   let hasSideEffects = 0;
 216 }
 217
 218 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 219     Enc64 <outs, ins, asm, pattern> {
 220
 221   bits<8> dst;
 222   bits<9> src0;
 223   bits<9> src1;
 224   bits<9> src2;
 225   bits<7> sdst;
 226   bits<2> omod;
 227   bits<3> neg;
 228
 229   let Inst{7-0} = dst;
 230   let Inst{14-8} = sdst;
 231   let Inst{25-17} = op;
 232   let Inst{31-26} = 0x34; //encoding
 233   let Inst{40-32} = src0;
 234   let Inst{49-41} = src1;
 235   let Inst{58-50} = src2;
 236   let Inst{60-59} = omod;
 237   let Inst{63-61} = neg;
 238
 239   let mayLoad = 0;
 240   let mayStore = 0;
 241   let hasSideEffects = 0;
 242 }
 243
 244 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 245     Enc32 <(outs VCCReg:$dst), ins, asm, pattern> {
 246
 247   bits<9> SRC0;
 248   bits<8> VSRC1;
 249
 250   let Inst{8-0} = SRC0;
 251   let Inst{16-9} = VSRC1;
 252   let Inst{24-17} = op;
 253   let Inst{31-25} = 0x3e;
 254
 255   let DisableEncoding = "$dst";
 256   let mayLoad = 0;
 257   let mayStore = 0;
 258   let hasSideEffects = 0;
 259 }
 260
 261 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 262     Enc32 <outs, ins, asm, pattern> {
 263
 264   bits<8> VDST;
 265   bits<8> VSRC;
 266   bits<2> ATTRCHAN;
 267   bits<6> ATTR;
 268
 269   let Inst{7-0} = VSRC;
 270   let Inst{9-8} = ATTRCHAN;
 271   let Inst{15-10} = ATTR;
 272   let Inst{17-16} = op;
 273   let Inst{25-18} = VDST;
 274   let Inst{31-26} = 0x32; // encoding
 275
 276   let neverHasSideEffects = 1;
 277   let mayLoad = 1;
 278   let mayStore = 0;
 279 }
 280
 281 } // End Uses = [EXEC]
 282
 283 //===----------------------------------------------------------------------===//
 284 // Vector I/O operations
 285 //===----------------------------------------------------------------------===//
 286
 287 let Uses = [EXEC] in {
 288
 289 class DS <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 290     Enc64 <outs, ins, asm, pattern> {
 291
 292   bits<8> vdst;
 293   bits<1> gds;
 294   bits<8> addr;
 295   bits<8> data0;
 296   bits<8> data1;
 297   bits<8> offset0;
 298   bits<8> offset1;
 299
 300   let Inst{7-0} = offset0;
 301   let Inst{15-8} = offset1;
 302   let Inst{17} = gds;
 303   let Inst{25-18} = op;
 304   let Inst{31-26} = 0x36; //encoding
 305   let Inst{39-32} = addr;
 306   let Inst{47-40} = data0;
 307   let Inst{55-48} = data1;
 308   let Inst{63-56} = vdst;
 309
 310   let LGKM_CNT = 1;
 311 }
 312
 313 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 314     Enc64<outs, ins, asm, pattern> {
 315
 316   bits<12> offset;
 317   bits<1> offen;
 318   bits<1> idxen;
 319   bits<1> glc;
 320   bits<1> addr64;
 321   bits<1> lds;
 322   bits<8> vaddr;
 323   bits<8> vdata;
 324   bits<7> srsrc;
 325   bits<1> slc;
 326   bits<1> tfe;
 327   bits<8> soffset;
 328
 329   let Inst{11-0} = offset;
 330   let Inst{12} = offen;
 331   let Inst{13} = idxen;
 332   let Inst{14} = glc;
 333   let Inst{15} = addr64;
 334   let Inst{16} = lds;
 335   let Inst{24-18} = op;
 336   let Inst{31-26} = 0x38; //encoding
 337   let Inst{39-32} = vaddr;
 338   let Inst{47-40} = vdata;
 339   let Inst{52-48} = srsrc{6-2};
 340   let Inst{54} = slc;
 341   let Inst{55} = tfe;
 342   let Inst{63-56} = soffset;
 343
 344   let VM_CNT = 1;
 345   let EXP_CNT = 1;
 346
 347   let neverHasSideEffects = 1;
 348 }
 349
 350 class MTBUF <bits<3> op, dag outs, dag ins, string asm, list<dag> pattern> :
 351     Enc64<outs, ins, asm, pattern> {
 352
 353   bits<8> VDATA;
 354   bits<12> OFFSET;
 355   bits<1> OFFEN;
 356   bits<1> IDXEN;
 357   bits<1> GLC;
 358   bits<1> ADDR64;
 359   bits<4> DFMT;
 360   bits<3> NFMT;
 361   bits<8> VADDR;
 362   bits<7> SRSRC;
 363   bits<1> SLC;
 364   bits<1> TFE;
 365   bits<8> SOFFSET;
 366
 367   let Inst{11-0} = OFFSET;
 368   let Inst{12} = OFFEN;
 369   let Inst{13} = IDXEN;
 370   let Inst{14} = GLC;
 371   let Inst{15} = ADDR64;
 372   let Inst{18-16} = op;
 373   let Inst{22-19} = DFMT;
 374   let Inst{25-23} = NFMT;
 375   let Inst{31-26} = 0x3a; //encoding
 376   let Inst{39-32} = VADDR;
 377   let Inst{47-40} = VDATA;
 378   let Inst{52-48} = SRSRC{6-2};
 379   let Inst{54} = SLC;
 380   let Inst{55} = TFE;
 381   let Inst{63-56} = SOFFSET;
 382
 383   let VM_CNT = 1;
 384   let EXP_CNT = 1;
 385
 386   let neverHasSideEffects = 1;
 387 }
 388
 389 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 390     Enc64 <outs, ins, asm, pattern> {
 391
 392   bits<8> VDATA;
 393   bits<4> DMASK;
 394   bits<1> UNORM;
 395   bits<1> GLC;
 396   bits<1> DA;
 397   bits<1> R128;
 398   bits<1> TFE;
 399   bits<1> LWE;
 400   bits<1> SLC;
 401   bits<8> VADDR;
 402   bits<7> SRSRC;
 403   bits<7> SSAMP;
 404
 405   let Inst{11-8} = DMASK;
 406   let Inst{12} = UNORM;
 407   let Inst{13} = GLC;
 408   let Inst{14} = DA;
 409   let Inst{15} = R128;
 410   let Inst{16} = TFE;
 411   let Inst{17} = LWE;
 412   let Inst{24-18} = op;
 413   let Inst{25} = SLC;
 414   let Inst{31-26} = 0x3c;
 415   let Inst{39-32} = VADDR;
 416   let Inst{47-40} = VDATA;
 417   let Inst{52-48} = SRSRC{6-2};
 418   let Inst{57-53} = SSAMP{6-2};
 419
 420   let VM_CNT = 1;
 421   let EXP_CNT = 1;
 422   let MIMG = 1;
 423 }
 424
 425 def EXP : Enc64<
 426   (outs),
 427   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 428        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
 429   "EXP $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 430   [] > {
 431
 432   bits<4> EN;
 433   bits<6> TGT;
 434   bits<1> COMPR;
 435   bits<1> DONE;
 436   bits<1> VM;
 437   bits<8> VSRC0;
 438   bits<8> VSRC1;
 439   bits<8> VSRC2;
 440   bits<8> VSRC3;
 441
 442   let Inst{3-0} = EN;
 443   let Inst{9-4} = TGT;
 444   let Inst{10} = COMPR;
 445   let Inst{11} = DONE;
 446   let Inst{12} = VM;
 447   let Inst{31-26} = 0x3e;
 448   let Inst{39-32} = VSRC0;
 449   let Inst{47-40} = VSRC1;
 450   let Inst{55-48} = VSRC2;
 451   let Inst{63-56} = VSRC3;
 452
 453   let EXP_CNT = 1;
 454 }
 455
 456 } // End Uses = [EXEC]