lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern> {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20   field bits<1> MIMG = 0;
  21
  22   let TSFlags{0} = VM_CNT;
  23   let TSFlags{1} = EXP_CNT;
  24   let TSFlags{2} = LGKM_CNT;
  25   let TSFlags{3} = MIMG;
  26 }
  27
  28 class Enc32 <dag outs, dag ins, string asm, list<dag> pattern> :
  29     InstSI <outs, ins, asm, pattern> {
  30
  31   field bits<32> Inst;
  32   let Size = 4;
  33 }
  34
  35 class Enc64 <dag outs, dag ins, string asm, list<dag> pattern> :
  36     InstSI <outs, ins, asm, pattern> {
  37
  38   field bits<64> Inst;
  39   let Size = 8;
  40 }
  41
  42 //===----------------------------------------------------------------------===//
  43 // Scalar operations
  44 //===----------------------------------------------------------------------===//
  45
  46 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
  47     Enc32<outs, ins, asm, pattern> {
  48
  49   bits<7> SDST;
  50   bits<8> SSRC0;
  51
  52   let Inst{7-0} = SSRC0;
  53   let Inst{15-8} = op;
  54   let Inst{22-16} = SDST;
  55   let Inst{31-23} = 0x17d; //encoding;
  56
  57   let mayLoad = 0;
  58   let mayStore = 0;
  59   let hasSideEffects = 0;
  60 }
  61
  62 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
  63     Enc32 <outs, ins, asm, pattern> {
  64
  65   bits<7> SDST;
  66   bits<8> SSRC0;
  67   bits<8> SSRC1;
  68
  69   let Inst{7-0} = SSRC0;
  70   let Inst{15-8} = SSRC1;
  71   let Inst{22-16} = SDST;
  72   let Inst{29-23} = op;
  73   let Inst{31-30} = 0x2; // encoding
  74
  75   let mayLoad = 0;
  76   let mayStore = 0;
  77   let hasSideEffects = 0;
  78 }
  79
  80 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
  81   Enc32<outs, ins, asm, pattern> {
  82
  83   bits<8> SSRC0;
  84   bits<8> SSRC1;
  85
  86   let Inst{7-0} = SSRC0;
  87   let Inst{15-8} = SSRC1;
  88   let Inst{22-16} = op;
  89   let Inst{31-23} = 0x17e;
  90
  91   let DisableEncoding = "$dst";
  92   let mayLoad = 0;
  93   let mayStore = 0;
  94   let hasSideEffects = 0;
  95 }
  96
  97 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
  98    Enc32 <outs, ins , asm, pattern> {
  99
 100   bits <7> SDST;
 101   bits <16> SIMM16;
 102
 103   let Inst{15-0} = SIMM16;
 104   let Inst{22-16} = SDST;
 105   let Inst{27-23} = op;
 106   let Inst{31-28} = 0xb; //encoding
 107
 108   let mayLoad = 0;
 109   let mayStore = 0;
 110   let hasSideEffects = 0;
 111 }
 112
 113 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern> : Enc32 <
 114   (outs),
 115   ins,
 116   asm,
 117   pattern > {
 118
 119   bits <16> SIMM16;
 120
 121   let Inst{15-0} = SIMM16;
 122   let Inst{22-16} = op;
 123   let Inst{31-23} = 0x17f; // encoding
 124
 125   let mayLoad = 0;
 126   let mayStore = 0;
 127   let hasSideEffects = 0;
 128 }
 129
 130 class SMRD <bits<5> op, bits<1> imm, dag outs, dag ins, string asm,
 131             list<dag> pattern> : Enc32<outs, ins, asm, pattern> {
 132
 133   bits<7> SDST;
 134   bits<7> SBASE;
 135   bits<8> OFFSET;
 136
 137   let Inst{7-0} = OFFSET;
 138   let Inst{8} = imm;
 139   let Inst{14-9} = SBASE{6-1};
 140   let Inst{21-15} = SDST;
 141   let Inst{26-22} = op;
 142   let Inst{31-27} = 0x18; //encoding
 143
 144   let LGKM_CNT = 1;
 145 }
 146
 147 //===----------------------------------------------------------------------===//
 148 // Vector ALU operations
 149 //===----------------------------------------------------------------------===//
 150
 151 let Uses = [EXEC] in {
 152
 153 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 154     Enc32 <outs, ins, asm, pattern> {
 155
 156   bits<8> VDST;
 157   bits<9> SRC0;
 158
 159   let Inst{8-0} = SRC0;
 160   let Inst{16-9} = op;
 161   let Inst{24-17} = VDST;
 162   let Inst{31-25} = 0x3f; //encoding
 163
 164   let mayLoad = 0;
 165   let mayStore = 0;
 166   let hasSideEffects = 0;
 167 }
 168
 169 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 170     Enc32 <outs, ins, asm, pattern> {
 171
 172   bits<8> VDST;
 173   bits<9> SRC0;
 174   bits<8> VSRC1;
 175
 176   let Inst{8-0} = SRC0;
 177   let Inst{16-9} = VSRC1;
 178   let Inst{24-17} = VDST;
 179   let Inst{30-25} = op;
 180   let Inst{31} = 0x0; //encoding
 181
 182   let mayLoad = 0;
 183   let mayStore = 0;
 184   let hasSideEffects = 0;
 185 }
 186
 187 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 188     Enc64 <outs, ins, asm, pattern> {
 189
 190   bits<8> dst;
 191   bits<9> src0;
 192   bits<9> src1;
 193   bits<9> src2;
 194   bits<3> abs;
 195   bits<1> clamp;
 196   bits<2> omod;
 197   bits<3> neg;
 198
 199   let Inst{7-0} = dst;
 200   let Inst{10-8} = abs;
 201   let Inst{11} = clamp;
 202   let Inst{25-17} = op;
 203   let Inst{31-26} = 0x34; //encoding
 204   let Inst{40-32} = src0;
 205   let Inst{49-41} = src1;
 206   let Inst{58-50} = src2;
 207   let Inst{60-59} = omod;
 208   let Inst{63-61} = neg;
 209
 210   let mayLoad = 0;
 211   let mayStore = 0;
 212   let hasSideEffects = 0;
 213 }
 214
 215 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 216     Enc64 <outs, ins, asm, pattern> {
 217
 218   bits<8> dst;
 219   bits<9> src0;
 220   bits<9> src1;
 221   bits<9> src2;
 222   bits<7> sdst;
 223   bits<2> omod;
 224   bits<3> neg;
 225
 226   let Inst{7-0} = dst;
 227   let Inst{14-8} = sdst;
 228   let Inst{25-17} = op;
 229   let Inst{31-26} = 0x34; //encoding
 230   let Inst{40-32} = src0;
 231   let Inst{49-41} = src1;
 232   let Inst{58-50} = src2;
 233   let Inst{60-59} = omod;
 234   let Inst{63-61} = neg;
 235
 236   let mayLoad = 0;
 237   let mayStore = 0;
 238   let hasSideEffects = 0;
 239 }
 240
 241 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 242     Enc32 <(outs VCCReg:$dst), ins, asm, pattern> {
 243
 244   bits<9> SRC0;
 245   bits<8> VSRC1;
 246
 247   let Inst{8-0} = SRC0;
 248   let Inst{16-9} = VSRC1;
 249   let Inst{24-17} = op;
 250   let Inst{31-25} = 0x3e;
 251
 252   let DisableEncoding = "$dst";
 253   let mayLoad = 0;
 254   let mayStore = 0;
 255   let hasSideEffects = 0;
 256 }
 257
 258 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 259     Enc32 <outs, ins, asm, pattern> {
 260
 261   bits<8> VDST;
 262   bits<8> VSRC;
 263   bits<2> ATTRCHAN;
 264   bits<6> ATTR;
 265
 266   let Inst{7-0} = VSRC;
 267   let Inst{9-8} = ATTRCHAN;
 268   let Inst{15-10} = ATTR;
 269   let Inst{17-16} = op;
 270   let Inst{25-18} = VDST;
 271   let Inst{31-26} = 0x32; // encoding
 272
 273   let neverHasSideEffects = 1;
 274   let mayLoad = 1;
 275   let mayStore = 0;
 276 }
 277
 278 } // End Uses = [EXEC]
 279
 280 //===----------------------------------------------------------------------===//
 281 // Vector I/O operations
 282 //===----------------------------------------------------------------------===//
 283
 284 let Uses = [EXEC] in {
 285
 286 class DS <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 287     Enc64 <outs, ins, asm, pattern> {
 288
 289   bits<8> vdst;
 290   bits<1> gds;
 291   bits<8> addr;
 292   bits<8> data0;
 293   bits<8> data1;
 294   bits<8> offset0;
 295   bits<8> offset1;
 296
 297   let Inst{7-0} = offset0;
 298   let Inst{15-8} = offset1;
 299   let Inst{17} = gds;
 300   let Inst{25-18} = op;
 301   let Inst{31-26} = 0x36; //encoding
 302   let Inst{39-32} = addr;
 303   let Inst{47-40} = data0;
 304   let Inst{55-48} = data1;
 305   let Inst{63-56} = vdst;
 306
 307   let LGKM_CNT = 1;
 308 }
 309
 310 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 311     Enc64<outs, ins, asm, pattern> {
 312
 313   bits<12> offset;
 314   bits<1> offen;
 315   bits<1> idxen;
 316   bits<1> glc;
 317   bits<1> addr64;
 318   bits<1> lds;
 319   bits<8> vaddr;
 320   bits<8> vdata;
 321   bits<7> srsrc;
 322   bits<1> slc;
 323   bits<1> tfe;
 324   bits<8> soffset;
 325
 326   let Inst{11-0} = offset;
 327   let Inst{12} = offen;
 328   let Inst{13} = idxen;
 329   let Inst{14} = glc;
 330   let Inst{15} = addr64;
 331   let Inst{16} = lds;
 332   let Inst{24-18} = op;
 333   let Inst{31-26} = 0x38; //encoding
 334   let Inst{39-32} = vaddr;
 335   let Inst{47-40} = vdata;
 336   let Inst{52-48} = srsrc{6-2};
 337   let Inst{54} = slc;
 338   let Inst{55} = tfe;
 339   let Inst{63-56} = soffset;
 340
 341   let VM_CNT = 1;
 342   let EXP_CNT = 1;
 343
 344   let neverHasSideEffects = 1;
 345 }
 346
 347 class MTBUF <bits<3> op, dag outs, dag ins, string asm, list<dag> pattern> :
 348     Enc64<outs, ins, asm, pattern> {
 349
 350   bits<8> VDATA;
 351   bits<12> OFFSET;
 352   bits<1> OFFEN;
 353   bits<1> IDXEN;
 354   bits<1> GLC;
 355   bits<1> ADDR64;
 356   bits<4> DFMT;
 357   bits<3> NFMT;
 358   bits<8> VADDR;
 359   bits<7> SRSRC;
 360   bits<1> SLC;
 361   bits<1> TFE;
 362   bits<8> SOFFSET;
 363
 364   let Inst{11-0} = OFFSET;
 365   let Inst{12} = OFFEN;
 366   let Inst{13} = IDXEN;
 367   let Inst{14} = GLC;
 368   let Inst{15} = ADDR64;
 369   let Inst{18-16} = op;
 370   let Inst{22-19} = DFMT;
 371   let Inst{25-23} = NFMT;
 372   let Inst{31-26} = 0x3a; //encoding
 373   let Inst{39-32} = VADDR;
 374   let Inst{47-40} = VDATA;
 375   let Inst{52-48} = SRSRC{6-2};
 376   let Inst{54} = SLC;
 377   let Inst{55} = TFE;
 378   let Inst{63-56} = SOFFSET;
 379
 380   let VM_CNT = 1;
 381   let EXP_CNT = 1;
 382
 383   let neverHasSideEffects = 1;
 384 }
 385
 386 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 387     Enc64 <outs, ins, asm, pattern> {
 388
 389   bits<8> VDATA;
 390   bits<4> DMASK;
 391   bits<1> UNORM;
 392   bits<1> GLC;
 393   bits<1> DA;
 394   bits<1> R128;
 395   bits<1> TFE;
 396   bits<1> LWE;
 397   bits<1> SLC;
 398   bits<8> VADDR;
 399   bits<7> SRSRC;
 400   bits<7> SSAMP;
 401
 402   let Inst{11-8} = DMASK;
 403   let Inst{12} = UNORM;
 404   let Inst{13} = GLC;
 405   let Inst{14} = DA;
 406   let Inst{15} = R128;
 407   let Inst{16} = TFE;
 408   let Inst{17} = LWE;
 409   let Inst{24-18} = op;
 410   let Inst{25} = SLC;
 411   let Inst{31-26} = 0x3c;
 412   let Inst{39-32} = VADDR;
 413   let Inst{47-40} = VDATA;
 414   let Inst{52-48} = SRSRC{6-2};
 415   let Inst{57-53} = SSAMP{6-2};
 416
 417   let VM_CNT = 1;
 418   let EXP_CNT = 1;
 419   let MIMG = 1;
 420 }
 421
 422 def EXP : Enc64<
 423   (outs),
 424   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 425        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
 426   "EXP $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 427   [] > {
 428
 429   bits<4> EN;
 430   bits<6> TGT;
 431   bits<1> COMPR;
 432   bits<1> DONE;
 433   bits<1> VM;
 434   bits<8> VSRC0;
 435   bits<8> VSRC1;
 436   bits<8> VSRC2;
 437   bits<8> VSRC3;
 438
 439   let Inst{3-0} = EN;
 440   let Inst{9-4} = TGT;
 441   let Inst{10} = COMPR;
 442   let Inst{11} = DONE;
 443   let Inst{12} = VM;
 444   let Inst{31-26} = 0x3e;
 445   let Inst{39-32} = VSRC0;
 446   let Inst{47-40} = VSRC1;
 447   let Inst{55-48} = VSRC2;
 448   let Inst{63-56} = VSRC3;
 449
 450   let EXP_CNT = 1;
 451 }
 452
 453 } // End Uses = [EXEC]