lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern>, PredicateControl {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20   field bits<1> MIMG = 0;
  21   field bits<1> SMRD = 0;
  22   field bits<1> VOP1 = 0;
  23   field bits<1> VOP2 = 0;
  24   field bits<1> VOP3 = 0;
  25   field bits<1> VOPC = 0;
  26   field bits<1> SALU = 0;
  27   field bits<1> MUBUF = 0;
  28   field bits<1> MTBUF = 0;
  29   field bits<1> FLAT = 0;
  30
  31   // These need to be kept in sync with the enum in SIInstrFlags.
  32   let TSFlags{0} = VM_CNT;
  33   let TSFlags{1} = EXP_CNT;
  34   let TSFlags{2} = LGKM_CNT;
  35   let TSFlags{3} = MIMG;
  36   let TSFlags{4} = SMRD;
  37   let TSFlags{5} = VOP1;
  38   let TSFlags{6} = VOP2;
  39   let TSFlags{7} = VOP3;
  40   let TSFlags{8} = VOPC;
  41   let TSFlags{9} = SALU;
  42   let TSFlags{10} = MUBUF;
  43   let TSFlags{11} = MTBUF;
  44   let TSFlags{12} = FLAT;
  45 }
  46
  47 class Enc32 {
  48
  49   field bits<32> Inst;
  50   int Size = 4;
  51 }
  52
  53 class Enc64 {
  54
  55   field bits<64> Inst;
  56   int Size = 8;
  57 }
  58
  59 class VOP3Common <dag outs, dag ins, string asm, list<dag> pattern> :
  60     InstSI <outs, ins, asm, pattern> {
  61
  62   let mayLoad = 0;
  63   let mayStore = 0;
  64   let hasSideEffects = 0;
  65   let UseNamedOperandTable = 1;
  66   // Using complex patterns gives VOP3 patterns a very high complexity rating,
  67   // but standalone patterns are almost always prefered, so we need to adjust the
  68   // priority lower.  The goal is to use a high number to reduce complexity to
  69   // zero (or less than zero).
  70   let AddedComplexity = -1000;
  71
  72   let VOP3 = 1;
  73
  74   int Size = 8;
  75   let Uses = [EXEC];
  76 }
  77
  78 //===----------------------------------------------------------------------===//
  79 // Scalar operations
  80 //===----------------------------------------------------------------------===//
  81
  82 class SOP1e <bits<8> op> : Enc32 {
  83
  84   bits<7> SDST;
  85   bits<8> SSRC0;
  86
  87   let Inst{7-0} = SSRC0;
  88   let Inst{15-8} = op;
  89   let Inst{22-16} = SDST;
  90   let Inst{31-23} = 0x17d; //encoding;
  91 }
  92
  93 class SOP2e <bits<7> op> : Enc32 {
  94
  95   bits<7> SDST;
  96   bits<8> SSRC0;
  97   bits<8> SSRC1;
  98
  99   let Inst{7-0} = SSRC0;
 100   let Inst{15-8} = SSRC1;
 101   let Inst{22-16} = SDST;
 102   let Inst{29-23} = op;
 103   let Inst{31-30} = 0x2; // encoding
 104 }
 105
 106 class SOPCe <bits<7> op> : Enc32 {
 107
 108   bits<8> SSRC0;
 109   bits<8> SSRC1;
 110
 111   let Inst{7-0} = SSRC0;
 112   let Inst{15-8} = SSRC1;
 113   let Inst{22-16} = op;
 114   let Inst{31-23} = 0x17e;
 115 }
 116
 117 class SOPKe <bits<5> op> : Enc32 {
 118
 119   bits <7> SDST;
 120   bits <16> SIMM16;
 121
 122   let Inst{15-0} = SIMM16;
 123   let Inst{22-16} = SDST;
 124   let Inst{27-23} = op;
 125   let Inst{31-28} = 0xb; //encoding
 126 }
 127
 128 class SOPPe <bits<7> op> : Enc32 {
 129
 130   bits <16> simm16;
 131
 132   let Inst{15-0} = simm16;
 133   let Inst{22-16} = op;
 134   let Inst{31-23} = 0x17f; // encoding
 135 }
 136
 137 class SMRDe <bits<5> op, bits<1> imm> : Enc32 {
 138
 139   bits<7> SDST;
 140   bits<7> SBASE;
 141   bits<8> OFFSET;
 142
 143   let Inst{7-0} = OFFSET;
 144   let Inst{8} = imm;
 145   let Inst{14-9} = SBASE{6-1};
 146   let Inst{21-15} = SDST;
 147   let Inst{26-22} = op;
 148   let Inst{31-27} = 0x18; //encoding
 149 }
 150
 151 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 152     InstSI<outs, ins, asm, pattern>, SOP1e <op> {
 153
 154   let mayLoad = 0;
 155   let mayStore = 0;
 156   let hasSideEffects = 0;
 157   let SALU = 1;
 158 }
 159
 160 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 161     InstSI <outs, ins, asm, pattern>, SOP2e<op> {
 162
 163   let mayLoad = 0;
 164   let mayStore = 0;
 165   let hasSideEffects = 0;
 166   let SALU = 1;
 167
 168   let UseNamedOperandTable = 1;
 169 }
 170
 171 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 172   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 173
 174   let DisableEncoding = "$dst";
 175   let mayLoad = 0;
 176   let mayStore = 0;
 177   let hasSideEffects = 0;
 178   let SALU = 1;
 179
 180   let UseNamedOperandTable = 1;
 181 }
 182
 183 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 184    InstSI <outs, ins , asm, pattern>, SOPKe<op> {
 185
 186   let mayLoad = 0;
 187   let mayStore = 0;
 188   let hasSideEffects = 0;
 189   let SALU = 1;
 190
 191   let UseNamedOperandTable = 1;
 192 }
 193
 194 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern> :
 195                 InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 196
 197   let mayLoad = 0;
 198   let mayStore = 0;
 199   let hasSideEffects = 0;
 200   let SALU = 1;
 201
 202   let UseNamedOperandTable = 1;
 203 }
 204
 205 class SMRD <bits<5> op, bits<1> imm, dag outs, dag ins, string asm,
 206             list<dag> pattern> : InstSI<outs, ins, asm, pattern>, SMRDe<op, imm> {
 207
 208   let LGKM_CNT = 1;
 209   let SMRD = 1;
 210   let mayStore = 0;
 211   let mayLoad = 1;
 212   let UseNamedOperandTable = 1;
 213 }
 214
 215 //===----------------------------------------------------------------------===//
 216 // Vector ALU operations
 217 //===----------------------------------------------------------------------===//
 218
 219 class VOP1e <bits<8> op> : Enc32 {
 220
 221   bits<8> VDST;
 222   bits<9> SRC0;
 223
 224   let Inst{8-0} = SRC0;
 225   let Inst{16-9} = op;
 226   let Inst{24-17} = VDST;
 227   let Inst{31-25} = 0x3f; //encoding
 228 }
 229
 230 class VOP2e <bits<6> op> : Enc32 {
 231
 232   bits<8> VDST;
 233   bits<9> SRC0;
 234   bits<8> VSRC1;
 235
 236   let Inst{8-0} = SRC0;
 237   let Inst{16-9} = VSRC1;
 238   let Inst{24-17} = VDST;
 239   let Inst{30-25} = op;
 240   let Inst{31} = 0x0; //encoding
 241 }
 242
 243 class VOP3e <bits<9> op> : Enc64 {
 244
 245   bits<8> dst;
 246   bits<2> src0_modifiers;
 247   bits<9> src0;
 248   bits<2> src1_modifiers;
 249   bits<9> src1;
 250   bits<2> src2_modifiers;
 251   bits<9> src2;
 252   bits<1> clamp;
 253   bits<2> omod;
 254
 255   let Inst{7-0} = dst;
 256   let Inst{8} = src0_modifiers{1};
 257   let Inst{9} = src1_modifiers{1};
 258   let Inst{10} = src2_modifiers{1};
 259   let Inst{11} = clamp;
 260   let Inst{25-17} = op;
 261   let Inst{31-26} = 0x34; //encoding
 262   let Inst{40-32} = src0;
 263   let Inst{49-41} = src1;
 264   let Inst{58-50} = src2;
 265   let Inst{60-59} = omod;
 266   let Inst{61} = src0_modifiers{0};
 267   let Inst{62} = src1_modifiers{0};
 268   let Inst{63} = src2_modifiers{0};
 269 }
 270
 271 class VOP3be <bits<9> op> : Enc64 {
 272
 273   bits<8> dst;
 274   bits<2> src0_modifiers;
 275   bits<9> src0;
 276   bits<2> src1_modifiers;
 277   bits<9> src1;
 278   bits<2> src2_modifiers;
 279   bits<9> src2;
 280   bits<7> sdst;
 281   bits<2> omod;
 282
 283   let Inst{7-0} = dst;
 284   let Inst{14-8} = sdst;
 285   let Inst{25-17} = op;
 286   let Inst{31-26} = 0x34; //encoding
 287   let Inst{40-32} = src0;
 288   let Inst{49-41} = src1;
 289   let Inst{58-50} = src2;
 290   let Inst{60-59} = omod;
 291   let Inst{61} = src0_modifiers{0};
 292   let Inst{62} = src1_modifiers{0};
 293   let Inst{63} = src2_modifiers{0};
 294 }
 295
 296 class VOPCe <bits<8> op> : Enc32 {
 297
 298   bits<9> SRC0;
 299   bits<8> VSRC1;
 300
 301   let Inst{8-0} = SRC0;
 302   let Inst{16-9} = VSRC1;
 303   let Inst{24-17} = op;
 304   let Inst{31-25} = 0x3e;
 305 }
 306
 307 class VINTRPe <bits<2> op> : Enc32 {
 308
 309   bits<8> VDST;
 310   bits<8> VSRC;
 311   bits<2> ATTRCHAN;
 312   bits<6> ATTR;
 313
 314   let Inst{7-0} = VSRC;
 315   let Inst{9-8} = ATTRCHAN;
 316   let Inst{15-10} = ATTR;
 317   let Inst{17-16} = op;
 318   let Inst{25-18} = VDST;
 319   let Inst{31-26} = 0x32; // encoding
 320 }
 321
 322 class DSe <bits<8> op> : Enc64 {
 323
 324   bits<8> vdst;
 325   bits<1> gds;
 326   bits<8> addr;
 327   bits<8> data0;
 328   bits<8> data1;
 329   bits<8> offset0;
 330   bits<8> offset1;
 331
 332   let Inst{7-0} = offset0;
 333   let Inst{15-8} = offset1;
 334   let Inst{17} = gds;
 335   let Inst{25-18} = op;
 336   let Inst{31-26} = 0x36; //encoding
 337   let Inst{39-32} = addr;
 338   let Inst{47-40} = data0;
 339   let Inst{55-48} = data1;
 340   let Inst{63-56} = vdst;
 341 }
 342
 343 class MUBUFe <bits<7> op> : Enc64 {
 344
 345   bits<12> offset;
 346   bits<1> offen;
 347   bits<1> idxen;
 348   bits<1> glc;
 349   bits<1> addr64;
 350   bits<1> lds;
 351   bits<8> vaddr;
 352   bits<8> vdata;
 353   bits<7> srsrc;
 354   bits<1> slc;
 355   bits<1> tfe;
 356   bits<8> soffset;
 357
 358   let Inst{11-0} = offset;
 359   let Inst{12} = offen;
 360   let Inst{13} = idxen;
 361   let Inst{14} = glc;
 362   let Inst{15} = addr64;
 363   let Inst{16} = lds;
 364   let Inst{24-18} = op;
 365   let Inst{31-26} = 0x38; //encoding
 366   let Inst{39-32} = vaddr;
 367   let Inst{47-40} = vdata;
 368   let Inst{52-48} = srsrc{6-2};
 369   let Inst{54} = slc;
 370   let Inst{55} = tfe;
 371   let Inst{63-56} = soffset;
 372 }
 373
 374 class MTBUFe <bits<3> op> : Enc64 {
 375
 376   bits<8> VDATA;
 377   bits<12> OFFSET;
 378   bits<1> OFFEN;
 379   bits<1> IDXEN;
 380   bits<1> GLC;
 381   bits<1> ADDR64;
 382   bits<4> DFMT;
 383   bits<3> NFMT;
 384   bits<8> VADDR;
 385   bits<7> SRSRC;
 386   bits<1> SLC;
 387   bits<1> TFE;
 388   bits<8> SOFFSET;
 389
 390   let Inst{11-0} = OFFSET;
 391   let Inst{12} = OFFEN;
 392   let Inst{13} = IDXEN;
 393   let Inst{14} = GLC;
 394   let Inst{15} = ADDR64;
 395   let Inst{18-16} = op;
 396   let Inst{22-19} = DFMT;
 397   let Inst{25-23} = NFMT;
 398   let Inst{31-26} = 0x3a; //encoding
 399   let Inst{39-32} = VADDR;
 400   let Inst{47-40} = VDATA;
 401   let Inst{52-48} = SRSRC{6-2};
 402   let Inst{54} = SLC;
 403   let Inst{55} = TFE;
 404   let Inst{63-56} = SOFFSET;
 405 }
 406
 407 class MIMGe <bits<7> op> : Enc64 {
 408
 409   bits<8> VDATA;
 410   bits<4> DMASK;
 411   bits<1> UNORM;
 412   bits<1> GLC;
 413   bits<1> DA;
 414   bits<1> R128;
 415   bits<1> TFE;
 416   bits<1> LWE;
 417   bits<1> SLC;
 418   bits<8> VADDR;
 419   bits<7> SRSRC;
 420   bits<7> SSAMP;
 421
 422   let Inst{11-8} = DMASK;
 423   let Inst{12} = UNORM;
 424   let Inst{13} = GLC;
 425   let Inst{14} = DA;
 426   let Inst{15} = R128;
 427   let Inst{16} = TFE;
 428   let Inst{17} = LWE;
 429   let Inst{24-18} = op;
 430   let Inst{25} = SLC;
 431   let Inst{31-26} = 0x3c;
 432   let Inst{39-32} = VADDR;
 433   let Inst{47-40} = VDATA;
 434   let Inst{52-48} = SRSRC{6-2};
 435   let Inst{57-53} = SSAMP{6-2};
 436 }
 437
 438 class FLATe<bits<7> op> : Enc64 {
 439   bits<8> addr;
 440   bits<8> data;
 441   bits<8> vdst;
 442   bits<1> slc;
 443   bits<1> glc;
 444   bits<1> tfe;
 445
 446   // 15-0 is reserved.
 447   let Inst{16} = glc;
 448   let Inst{17} = slc;
 449   let Inst{24-18} = op;
 450   let Inst{31-26} = 0x37; // Encoding.
 451   let Inst{39-32} = addr;
 452   let Inst{47-40} = data;
 453   // 54-48 is reserved.
 454   let Inst{55} = tfe;
 455   let Inst{63-56} = vdst;
 456 }
 457
 458 class EXPe : Enc64 {
 459   bits<4> EN;
 460   bits<6> TGT;
 461   bits<1> COMPR;
 462   bits<1> DONE;
 463   bits<1> VM;
 464   bits<8> VSRC0;
 465   bits<8> VSRC1;
 466   bits<8> VSRC2;
 467   bits<8> VSRC3;
 468
 469   let Inst{3-0} = EN;
 470   let Inst{9-4} = TGT;
 471   let Inst{10} = COMPR;
 472   let Inst{11} = DONE;
 473   let Inst{12} = VM;
 474   let Inst{31-26} = 0x3e;
 475   let Inst{39-32} = VSRC0;
 476   let Inst{47-40} = VSRC1;
 477   let Inst{55-48} = VSRC2;
 478   let Inst{63-56} = VSRC3;
 479 }
 480
 481 let Uses = [EXEC] in {
 482
 483 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 484     InstSI <outs, ins, asm, pattern>, VOP1e<op> {
 485
 486   let mayLoad = 0;
 487   let mayStore = 0;
 488   let hasSideEffects = 0;
 489   let UseNamedOperandTable = 1;
 490   let VOP1 = 1;
 491 }
 492
 493 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 494     InstSI <outs, ins, asm, pattern>, VOP2e<op> {
 495
 496   let mayLoad = 0;
 497   let mayStore = 0;
 498   let hasSideEffects = 0;
 499   let UseNamedOperandTable = 1;
 500   let VOP2 = 1;
 501 }
 502
 503 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 504     VOP3Common <outs, ins, asm, pattern>, VOP3e<op>;
 505
 506 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 507     VOP3Common <outs, ins, asm, pattern>, VOP3be<op>;
 508
 509 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 510     InstSI <(outs VCCReg:$dst), ins, asm, pattern>, VOPCe <op> {
 511
 512   let DisableEncoding = "$dst";
 513   let mayLoad = 0;
 514   let mayStore = 0;
 515   let hasSideEffects = 0;
 516   let UseNamedOperandTable = 1;
 517   let VOPC = 1;
 518 }
 519
 520 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 521     InstSI <outs, ins, asm, pattern>, VINTRPe<op> {
 522
 523   let neverHasSideEffects = 1;
 524   let mayLoad = 1;
 525   let mayStore = 0;
 526 }
 527
 528 } // End Uses = [EXEC]
 529
 530 //===----------------------------------------------------------------------===//
 531 // Vector I/O operations
 532 //===----------------------------------------------------------------------===//
 533
 534 let Uses = [EXEC] in {
 535
 536 class DS <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 537     InstSI <outs, ins, asm, pattern> , DSe<op> {
 538
 539   let LGKM_CNT = 1;
 540   let UseNamedOperandTable = 1;
 541 }
 542
 543 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 544     InstSI<outs, ins, asm, pattern>, MUBUFe <op> {
 545
 546   let VM_CNT = 1;
 547   let EXP_CNT = 1;
 548   let MUBUF = 1;
 549
 550   let neverHasSideEffects = 1;
 551   let UseNamedOperandTable = 1;
 552 }
 553
 554 class MTBUF <bits<3> op, dag outs, dag ins, string asm, list<dag> pattern> :
 555     InstSI<outs, ins, asm, pattern>, MTBUFe <op> {
 556
 557   let VM_CNT = 1;
 558   let EXP_CNT = 1;
 559   let MTBUF = 1;
 560
 561   let neverHasSideEffects = 1;
 562   let UseNamedOperandTable = 1;
 563 }
 564
 565 class FLAT <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 566     InstSI<outs, ins, asm, pattern>, FLATe <op> {
 567   let FLAT = 1;
 568   // Internally, FLAT instruction are executed as both an LDS and a
 569   // Buffer instruction; so, they increment both VM_CNT and LGKM_CNT
 570   // and are not considered done until both have been decremented.
 571   let VM_CNT = 1;
 572   let LGKM_CNT = 1;
 573
 574   let Uses = [EXEC, FLAT_SCR]; // M0
 575
 576   let UseNamedOperandTable = 1;
 577   let hasSideEffects = 0;
 578 }
 579
 580 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 581     InstSI <outs, ins, asm, pattern>, MIMGe <op> {
 582
 583   let VM_CNT = 1;
 584   let EXP_CNT = 1;
 585   let MIMG = 1;
 586 }
 587
 588 def EXP : InstSI<
 589   (outs),
 590   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 591        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
 592   "EXP $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 593   [] >, EXPe {
 594
 595   let EXP_CNT = 1;
 596 }
 597
 598 } // End Uses = [EXEC]