lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern>, PredicateControl {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20   field bits<1> MIMG = 0;
  21   field bits<1> SMRD = 0;
  22   field bits<1> VOP1 = 0;
  23   field bits<1> VOP2 = 0;
  24   field bits<1> VOP3 = 0;
  25   field bits<1> VOPC = 0;
  26   field bits<1> SALU = 0;
  27   field bits<1> MUBUF = 0;
  28   field bits<1> MTBUF = 0;
  29   field bits<1> FLAT = 0;
  30
  31   // These need to be kept in sync with the enum in SIInstrFlags.
  32   let TSFlags{0} = VM_CNT;
  33   let TSFlags{1} = EXP_CNT;
  34   let TSFlags{2} = LGKM_CNT;
  35   let TSFlags{3} = MIMG;
  36   let TSFlags{4} = SMRD;
  37   let TSFlags{5} = VOP1;
  38   let TSFlags{6} = VOP2;
  39   let TSFlags{7} = VOP3;
  40   let TSFlags{8} = VOPC;
  41   let TSFlags{9} = SALU;
  42   let TSFlags{10} = MUBUF;
  43   let TSFlags{11} = MTBUF;
  44   let TSFlags{12} = FLAT;
  45
  46   // Most instructions require adjustments after selection to satisfy
  47   // operand requirements.
  48   let hasPostISelHook = 1;
  49 }
  50
  51 class Enc32 {
  52
  53   field bits<32> Inst;
  54   int Size = 4;
  55 }
  56
  57 class Enc64 {
  58
  59   field bits<64> Inst;
  60   int Size = 8;
  61 }
  62
  63 class VOP1Common <dag outs, dag ins, string asm, list<dag> pattern> :
  64     InstSI <outs, ins, asm, pattern> {
  65   let mayLoad = 0;
  66   let mayStore = 0;
  67   let hasSideEffects = 0;
  68   let UseNamedOperandTable = 1;
  69   let VOP1 = 1;
  70 }
  71
  72 class VOP3Common <dag outs, dag ins, string asm, list<dag> pattern> :
  73     InstSI <outs, ins, asm, pattern> {
  74
  75   let mayLoad = 0;
  76   let mayStore = 0;
  77   let hasSideEffects = 0;
  78   let UseNamedOperandTable = 1;
  79   // Using complex patterns gives VOP3 patterns a very high complexity rating,
  80   // but standalone patterns are almost always prefered, so we need to adjust the
  81   // priority lower.  The goal is to use a high number to reduce complexity to
  82   // zero (or less than zero).
  83   let AddedComplexity = -1000;
  84
  85   let VOP3 = 1;
  86
  87   int Size = 8;
  88   let Uses = [EXEC];
  89 }
  90
  91 //===----------------------------------------------------------------------===//
  92 // Scalar operations
  93 //===----------------------------------------------------------------------===//
  94
  95 class SOP1e <bits<8> op> : Enc32 {
  96
  97   bits<7> SDST;
  98   bits<8> SSRC0;
  99
 100   let Inst{7-0} = SSRC0;
 101   let Inst{15-8} = op;
 102   let Inst{22-16} = SDST;
 103   let Inst{31-23} = 0x17d; //encoding;
 104 }
 105
 106 class SOP2e <bits<7> op> : Enc32 {
 107
 108   bits<7> SDST;
 109   bits<8> SSRC0;
 110   bits<8> SSRC1;
 111
 112   let Inst{7-0} = SSRC0;
 113   let Inst{15-8} = SSRC1;
 114   let Inst{22-16} = SDST;
 115   let Inst{29-23} = op;
 116   let Inst{31-30} = 0x2; // encoding
 117 }
 118
 119 class SOPCe <bits<7> op> : Enc32 {
 120
 121   bits<8> SSRC0;
 122   bits<8> SSRC1;
 123
 124   let Inst{7-0} = SSRC0;
 125   let Inst{15-8} = SSRC1;
 126   let Inst{22-16} = op;
 127   let Inst{31-23} = 0x17e;
 128 }
 129
 130 class SOPKe <bits<5> op> : Enc32 {
 131
 132   bits <7> SDST;
 133   bits <16> SIMM16;
 134
 135   let Inst{15-0} = SIMM16;
 136   let Inst{22-16} = SDST;
 137   let Inst{27-23} = op;
 138   let Inst{31-28} = 0xb; //encoding
 139 }
 140
 141 class SOPPe <bits<7> op> : Enc32 {
 142
 143   bits <16> simm16;
 144
 145   let Inst{15-0} = simm16;
 146   let Inst{22-16} = op;
 147   let Inst{31-23} = 0x17f; // encoding
 148 }
 149
 150 class SMRDe <bits<5> op, bits<1> imm> : Enc32 {
 151
 152   bits<7> SDST;
 153   bits<7> SBASE;
 154   bits<8> OFFSET;
 155
 156   let Inst{7-0} = OFFSET;
 157   let Inst{8} = imm;
 158   let Inst{14-9} = SBASE{6-1};
 159   let Inst{21-15} = SDST;
 160   let Inst{26-22} = op;
 161   let Inst{31-27} = 0x18; //encoding
 162 }
 163
 164 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 165     InstSI<outs, ins, asm, pattern>, SOP1e <op> {
 166
 167   let mayLoad = 0;
 168   let mayStore = 0;
 169   let hasSideEffects = 0;
 170   let SALU = 1;
 171 }
 172
 173 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 174     InstSI <outs, ins, asm, pattern>, SOP2e<op> {
 175
 176   let mayLoad = 0;
 177   let mayStore = 0;
 178   let hasSideEffects = 0;
 179   let SALU = 1;
 180
 181   let UseNamedOperandTable = 1;
 182 }
 183
 184 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 185   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 186
 187   let DisableEncoding = "$dst";
 188   let mayLoad = 0;
 189   let mayStore = 0;
 190   let hasSideEffects = 0;
 191   let SALU = 1;
 192
 193   let UseNamedOperandTable = 1;
 194 }
 195
 196 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 197    InstSI <outs, ins , asm, pattern>, SOPKe<op> {
 198
 199   let mayLoad = 0;
 200   let mayStore = 0;
 201   let hasSideEffects = 0;
 202   let SALU = 1;
 203
 204   let UseNamedOperandTable = 1;
 205 }
 206
 207 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern = []> :
 208                 InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 209
 210   let mayLoad = 0;
 211   let mayStore = 0;
 212   let hasSideEffects = 0;
 213   let isCodeGenOnly = 0;
 214   let SALU = 1;
 215
 216   let UseNamedOperandTable = 1;
 217 }
 218
 219 class SMRD <dag outs, dag ins, string asm, list<dag> pattern> :
 220     InstSI<outs, ins, asm, pattern> {
 221
 222   let LGKM_CNT = 1;
 223   let SMRD = 1;
 224   let mayStore = 0;
 225   let mayLoad = 1;
 226   let hasSideEffects = 0;
 227   let UseNamedOperandTable = 1;
 228 }
 229
 230 //===----------------------------------------------------------------------===//
 231 // Vector ALU operations
 232 //===----------------------------------------------------------------------===//
 233
 234 class VOP1e <bits<8> op> : Enc32 {
 235
 236   bits<8> VDST;
 237   bits<9> SRC0;
 238
 239   let Inst{8-0} = SRC0;
 240   let Inst{16-9} = op;
 241   let Inst{24-17} = VDST;
 242   let Inst{31-25} = 0x3f; //encoding
 243 }
 244
 245 class VOP2e <bits<6> op> : Enc32 {
 246
 247   bits<8> VDST;
 248   bits<9> SRC0;
 249   bits<8> VSRC1;
 250
 251   let Inst{8-0} = SRC0;
 252   let Inst{16-9} = VSRC1;
 253   let Inst{24-17} = VDST;
 254   let Inst{30-25} = op;
 255   let Inst{31} = 0x0; //encoding
 256 }
 257
 258 class VOP3e <bits<9> op> : Enc64 {
 259
 260   bits<8> dst;
 261   bits<2> src0_modifiers;
 262   bits<9> src0;
 263   bits<2> src1_modifiers;
 264   bits<9> src1;
 265   bits<2> src2_modifiers;
 266   bits<9> src2;
 267   bits<1> clamp;
 268   bits<2> omod;
 269
 270   let Inst{7-0} = dst;
 271   let Inst{8} = src0_modifiers{1};
 272   let Inst{9} = src1_modifiers{1};
 273   let Inst{10} = src2_modifiers{1};
 274   let Inst{11} = clamp;
 275   let Inst{25-17} = op;
 276   let Inst{31-26} = 0x34; //encoding
 277   let Inst{40-32} = src0;
 278   let Inst{49-41} = src1;
 279   let Inst{58-50} = src2;
 280   let Inst{60-59} = omod;
 281   let Inst{61} = src0_modifiers{0};
 282   let Inst{62} = src1_modifiers{0};
 283   let Inst{63} = src2_modifiers{0};
 284 }
 285
 286 class VOP3be <bits<9> op> : Enc64 {
 287
 288   bits<8> dst;
 289   bits<2> src0_modifiers;
 290   bits<9> src0;
 291   bits<2> src1_modifiers;
 292   bits<9> src1;
 293   bits<2> src2_modifiers;
 294   bits<9> src2;
 295   bits<7> sdst;
 296   bits<2> omod;
 297
 298   let Inst{7-0} = dst;
 299   let Inst{14-8} = sdst;
 300   let Inst{25-17} = op;
 301   let Inst{31-26} = 0x34; //encoding
 302   let Inst{40-32} = src0;
 303   let Inst{49-41} = src1;
 304   let Inst{58-50} = src2;
 305   let Inst{60-59} = omod;
 306   let Inst{61} = src0_modifiers{0};
 307   let Inst{62} = src1_modifiers{0};
 308   let Inst{63} = src2_modifiers{0};
 309 }
 310
 311 class VOPCe <bits<8> op> : Enc32 {
 312
 313   bits<9> SRC0;
 314   bits<8> VSRC1;
 315
 316   let Inst{8-0} = SRC0;
 317   let Inst{16-9} = VSRC1;
 318   let Inst{24-17} = op;
 319   let Inst{31-25} = 0x3e;
 320 }
 321
 322 class VINTRPe <bits<2> op> : Enc32 {
 323
 324   bits<8> VDST;
 325   bits<8> VSRC;
 326   bits<2> ATTRCHAN;
 327   bits<6> ATTR;
 328
 329   let Inst{7-0} = VSRC;
 330   let Inst{9-8} = ATTRCHAN;
 331   let Inst{15-10} = ATTR;
 332   let Inst{17-16} = op;
 333   let Inst{25-18} = VDST;
 334   let Inst{31-26} = 0x32; // encoding
 335 }
 336
 337 class DSe <bits<8> op> : Enc64 {
 338
 339   bits<8> vdst;
 340   bits<1> gds;
 341   bits<8> addr;
 342   bits<8> data0;
 343   bits<8> data1;
 344   bits<8> offset0;
 345   bits<8> offset1;
 346
 347   let Inst{7-0} = offset0;
 348   let Inst{15-8} = offset1;
 349   let Inst{17} = gds;
 350   let Inst{25-18} = op;
 351   let Inst{31-26} = 0x36; //encoding
 352   let Inst{39-32} = addr;
 353   let Inst{47-40} = data0;
 354   let Inst{55-48} = data1;
 355   let Inst{63-56} = vdst;
 356 }
 357
 358 class MUBUFe <bits<7> op> : Enc64 {
 359
 360   bits<12> offset;
 361   bits<1> offen;
 362   bits<1> idxen;
 363   bits<1> glc;
 364   bits<1> addr64;
 365   bits<1> lds;
 366   bits<8> vaddr;
 367   bits<8> vdata;
 368   bits<7> srsrc;
 369   bits<1> slc;
 370   bits<1> tfe;
 371   bits<8> soffset;
 372
 373   let Inst{11-0} = offset;
 374   let Inst{12} = offen;
 375   let Inst{13} = idxen;
 376   let Inst{14} = glc;
 377   let Inst{15} = addr64;
 378   let Inst{16} = lds;
 379   let Inst{24-18} = op;
 380   let Inst{31-26} = 0x38; //encoding
 381   let Inst{39-32} = vaddr;
 382   let Inst{47-40} = vdata;
 383   let Inst{52-48} = srsrc{6-2};
 384   let Inst{54} = slc;
 385   let Inst{55} = tfe;
 386   let Inst{63-56} = soffset;
 387 }
 388
 389 class MTBUFe <bits<3> op> : Enc64 {
 390
 391   bits<8> VDATA;
 392   bits<12> OFFSET;
 393   bits<1> OFFEN;
 394   bits<1> IDXEN;
 395   bits<1> GLC;
 396   bits<1> ADDR64;
 397   bits<4> DFMT;
 398   bits<3> NFMT;
 399   bits<8> VADDR;
 400   bits<7> SRSRC;
 401   bits<1> SLC;
 402   bits<1> TFE;
 403   bits<8> SOFFSET;
 404
 405   let Inst{11-0} = OFFSET;
 406   let Inst{12} = OFFEN;
 407   let Inst{13} = IDXEN;
 408   let Inst{14} = GLC;
 409   let Inst{15} = ADDR64;
 410   let Inst{18-16} = op;
 411   let Inst{22-19} = DFMT;
 412   let Inst{25-23} = NFMT;
 413   let Inst{31-26} = 0x3a; //encoding
 414   let Inst{39-32} = VADDR;
 415   let Inst{47-40} = VDATA;
 416   let Inst{52-48} = SRSRC{6-2};
 417   let Inst{54} = SLC;
 418   let Inst{55} = TFE;
 419   let Inst{63-56} = SOFFSET;
 420 }
 421
 422 class MIMGe <bits<7> op> : Enc64 {
 423
 424   bits<8> VDATA;
 425   bits<4> DMASK;
 426   bits<1> UNORM;
 427   bits<1> GLC;
 428   bits<1> DA;
 429   bits<1> R128;
 430   bits<1> TFE;
 431   bits<1> LWE;
 432   bits<1> SLC;
 433   bits<8> VADDR;
 434   bits<7> SRSRC;
 435   bits<7> SSAMP;
 436
 437   let Inst{11-8} = DMASK;
 438   let Inst{12} = UNORM;
 439   let Inst{13} = GLC;
 440   let Inst{14} = DA;
 441   let Inst{15} = R128;
 442   let Inst{16} = TFE;
 443   let Inst{17} = LWE;
 444   let Inst{24-18} = op;
 445   let Inst{25} = SLC;
 446   let Inst{31-26} = 0x3c;
 447   let Inst{39-32} = VADDR;
 448   let Inst{47-40} = VDATA;
 449   let Inst{52-48} = SRSRC{6-2};
 450   let Inst{57-53} = SSAMP{6-2};
 451 }
 452
 453 class FLATe<bits<7> op> : Enc64 {
 454   bits<8> addr;
 455   bits<8> data;
 456   bits<8> vdst;
 457   bits<1> slc;
 458   bits<1> glc;
 459   bits<1> tfe;
 460
 461   // 15-0 is reserved.
 462   let Inst{16} = glc;
 463   let Inst{17} = slc;
 464   let Inst{24-18} = op;
 465   let Inst{31-26} = 0x37; // Encoding.
 466   let Inst{39-32} = addr;
 467   let Inst{47-40} = data;
 468   // 54-48 is reserved.
 469   let Inst{55} = tfe;
 470   let Inst{63-56} = vdst;
 471 }
 472
 473 class EXPe : Enc64 {
 474   bits<4> EN;
 475   bits<6> TGT;
 476   bits<1> COMPR;
 477   bits<1> DONE;
 478   bits<1> VM;
 479   bits<8> VSRC0;
 480   bits<8> VSRC1;
 481   bits<8> VSRC2;
 482   bits<8> VSRC3;
 483
 484   let Inst{3-0} = EN;
 485   let Inst{9-4} = TGT;
 486   let Inst{10} = COMPR;
 487   let Inst{11} = DONE;
 488   let Inst{12} = VM;
 489   let Inst{31-26} = 0x3e;
 490   let Inst{39-32} = VSRC0;
 491   let Inst{47-40} = VSRC1;
 492   let Inst{55-48} = VSRC2;
 493   let Inst{63-56} = VSRC3;
 494 }
 495
 496 let Uses = [EXEC] in {
 497
 498 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 499     VOP1Common <outs, ins, asm, pattern>,
 500     VOP1e<op>;
 501
 502 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 503     InstSI <outs, ins, asm, pattern>, VOP2e<op> {
 504
 505   let mayLoad = 0;
 506   let mayStore = 0;
 507   let hasSideEffects = 0;
 508   let UseNamedOperandTable = 1;
 509   let VOP2 = 1;
 510 }
 511
 512 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 513     VOP3Common <outs, ins, asm, pattern>, VOP3e<op>;
 514
 515 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 516     VOP3Common <outs, ins, asm, pattern>, VOP3be<op>;
 517
 518 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 519     InstSI <(outs VCCReg:$dst), ins, asm, pattern>, VOPCe <op> {
 520
 521   let DisableEncoding = "$dst";
 522   let mayLoad = 0;
 523   let mayStore = 0;
 524   let hasSideEffects = 0;
 525   let UseNamedOperandTable = 1;
 526   let VOPC = 1;
 527 }
 528
 529 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 530     InstSI <outs, ins, asm, pattern>, VINTRPe<op> {
 531   let mayLoad = 1;
 532   let mayStore = 0;
 533   let hasSideEffects = 0;
 534 }
 535
 536 } // End Uses = [EXEC]
 537
 538 //===----------------------------------------------------------------------===//
 539 // Vector I/O operations
 540 //===----------------------------------------------------------------------===//
 541
 542 let Uses = [EXEC] in {
 543
 544 class DS <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 545     InstSI <outs, ins, asm, pattern> , DSe<op> {
 546
 547   let LGKM_CNT = 1;
 548   let UseNamedOperandTable = 1;
 549 }
 550
 551 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 552     InstSI<outs, ins, asm, pattern>, MUBUFe <op> {
 553
 554   let VM_CNT = 1;
 555   let EXP_CNT = 1;
 556   let MUBUF = 1;
 557
 558   let hasSideEffects = 0;
 559   let UseNamedOperandTable = 1;
 560 }
 561
 562 class MTBUF <dag outs, dag ins, string asm, list<dag> pattern> :
 563     InstSI<outs, ins, asm, pattern> {
 564
 565   let VM_CNT = 1;
 566   let EXP_CNT = 1;
 567   let MTBUF = 1;
 568
 569   let neverHasSideEffects = 1;
 570   let UseNamedOperandTable = 1;
 571 }
 572
 573 class FLAT <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 574     InstSI<outs, ins, asm, pattern>, FLATe <op> {
 575   let FLAT = 1;
 576   // Internally, FLAT instruction are executed as both an LDS and a
 577   // Buffer instruction; so, they increment both VM_CNT and LGKM_CNT
 578   // and are not considered done until both have been decremented.
 579   let VM_CNT = 1;
 580   let LGKM_CNT = 1;
 581
 582   let Uses = [EXEC, FLAT_SCR]; // M0
 583
 584   let UseNamedOperandTable = 1;
 585   let hasSideEffects = 0;
 586 }
 587
 588 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 589     InstSI <outs, ins, asm, pattern>, MIMGe <op> {
 590
 591   let VM_CNT = 1;
 592   let EXP_CNT = 1;
 593   let MIMG = 1;
 594
 595   let hasSideEffects = 0; // XXX ????
 596 }
 597
 598
 599
 600 } // End Uses = [EXEC]