lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern>, PredicateControl {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20   field bits<1> MIMG = 0;
  21   field bits<1> SMRD = 0;
  22   field bits<1> VOP1 = 0;
  23   field bits<1> VOP2 = 0;
  24   field bits<1> VOP3 = 0;
  25   field bits<1> VOPC = 0;
  26   field bits<1> SALU = 0;
  27   field bits<1> MUBUF = 0;
  28   field bits<1> MTBUF = 0;
  29   field bits<1> FLAT = 0;
  30
  31   // These need to be kept in sync with the enum in SIInstrFlags.
  32   let TSFlags{0} = VM_CNT;
  33   let TSFlags{1} = EXP_CNT;
  34   let TSFlags{2} = LGKM_CNT;
  35   let TSFlags{3} = MIMG;
  36   let TSFlags{4} = SMRD;
  37   let TSFlags{5} = VOP1;
  38   let TSFlags{6} = VOP2;
  39   let TSFlags{7} = VOP3;
  40   let TSFlags{8} = VOPC;
  41   let TSFlags{9} = SALU;
  42   let TSFlags{10} = MUBUF;
  43   let TSFlags{11} = MTBUF;
  44   let TSFlags{12} = FLAT;
  45 }
  46
  47 class Enc32 {
  48
  49   field bits<32> Inst;
  50   int Size = 4;
  51 }
  52
  53 class Enc64 {
  54
  55   field bits<64> Inst;
  56   int Size = 8;
  57 }
  58
  59 class VOP3Common <dag outs, dag ins, string asm, list<dag> pattern> :
  60     InstSI <outs, ins, asm, pattern> {
  61
  62   let mayLoad = 0;
  63   let mayStore = 0;
  64   let hasSideEffects = 0;
  65   let UseNamedOperandTable = 1;
  66   // Using complex patterns gives VOP3 patterns a very high complexity rating,
  67   // but standalone patterns are almost always prefered, so we need to adjust the
  68   // priority lower.  The goal is to use a high number to reduce complexity to
  69   // zero (or less than zero).
  70   let AddedComplexity = -1000;
  71
  72   let VOP3 = 1;
  73
  74   int Size = 8;
  75   let Uses = [EXEC];
  76 }
  77
  78 //===----------------------------------------------------------------------===//
  79 // Scalar operations
  80 //===----------------------------------------------------------------------===//
  81
  82 class SOP1e <bits<8> op> : Enc32 {
  83
  84   bits<7> SDST;
  85   bits<8> SSRC0;
  86
  87   let Inst{7-0} = SSRC0;
  88   let Inst{15-8} = op;
  89   let Inst{22-16} = SDST;
  90   let Inst{31-23} = 0x17d; //encoding;
  91 }
  92
  93 class SOP2e <bits<7> op> : Enc32 {
  94
  95   bits<7> SDST;
  96   bits<8> SSRC0;
  97   bits<8> SSRC1;
  98
  99   let Inst{7-0} = SSRC0;
 100   let Inst{15-8} = SSRC1;
 101   let Inst{22-16} = SDST;
 102   let Inst{29-23} = op;
 103   let Inst{31-30} = 0x2; // encoding
 104 }
 105
 106 class SOPCe <bits<7> op> : Enc32 {
 107
 108   bits<8> SSRC0;
 109   bits<8> SSRC1;
 110
 111   let Inst{7-0} = SSRC0;
 112   let Inst{15-8} = SSRC1;
 113   let Inst{22-16} = op;
 114   let Inst{31-23} = 0x17e;
 115 }
 116
 117 class SOPKe <bits<5> op> : Enc32 {
 118
 119   bits <7> SDST;
 120   bits <16> SIMM16;
 121
 122   let Inst{15-0} = SIMM16;
 123   let Inst{22-16} = SDST;
 124   let Inst{27-23} = op;
 125   let Inst{31-28} = 0xb; //encoding
 126 }
 127
 128 class SOPPe <bits<7> op> : Enc32 {
 129
 130   bits <16> simm16;
 131
 132   let Inst{15-0} = simm16;
 133   let Inst{22-16} = op;
 134   let Inst{31-23} = 0x17f; // encoding
 135 }
 136
 137 class SMRDe <bits<5> op, bits<1> imm> : Enc32 {
 138
 139   bits<7> SDST;
 140   bits<7> SBASE;
 141   bits<8> OFFSET;
 142
 143   let Inst{7-0} = OFFSET;
 144   let Inst{8} = imm;
 145   let Inst{14-9} = SBASE{6-1};
 146   let Inst{21-15} = SDST;
 147   let Inst{26-22} = op;
 148   let Inst{31-27} = 0x18; //encoding
 149 }
 150
 151 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 152     InstSI<outs, ins, asm, pattern>, SOP1e <op> {
 153
 154   let mayLoad = 0;
 155   let mayStore = 0;
 156   let hasSideEffects = 0;
 157   let SALU = 1;
 158 }
 159
 160 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 161     InstSI <outs, ins, asm, pattern>, SOP2e<op> {
 162
 163   let mayLoad = 0;
 164   let mayStore = 0;
 165   let hasSideEffects = 0;
 166   let SALU = 1;
 167 }
 168
 169 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 170   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 171
 172   let DisableEncoding = "$dst";
 173   let mayLoad = 0;
 174   let mayStore = 0;
 175   let hasSideEffects = 0;
 176   let SALU = 1;
 177 }
 178
 179 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 180    InstSI <outs, ins , asm, pattern>, SOPKe<op> {
 181
 182   let mayLoad = 0;
 183   let mayStore = 0;
 184   let hasSideEffects = 0;
 185   let SALU = 1;
 186 }
 187
 188 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern> :
 189                 InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 190
 191   let mayLoad = 0;
 192   let mayStore = 0;
 193   let hasSideEffects = 0;
 194   let SALU = 1;
 195 }
 196
 197 class SMRD <bits<5> op, bits<1> imm, dag outs, dag ins, string asm,
 198             list<dag> pattern> : InstSI<outs, ins, asm, pattern>, SMRDe<op, imm> {
 199
 200   let LGKM_CNT = 1;
 201   let SMRD = 1;
 202   let mayStore = 0;
 203   let mayLoad = 1;
 204   let UseNamedOperandTable = 1;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 // Vector ALU operations
 209 //===----------------------------------------------------------------------===//
 210
 211 class VOP1e <bits<8> op> : Enc32 {
 212
 213   bits<8> VDST;
 214   bits<9> SRC0;
 215
 216   let Inst{8-0} = SRC0;
 217   let Inst{16-9} = op;
 218   let Inst{24-17} = VDST;
 219   let Inst{31-25} = 0x3f; //encoding
 220 }
 221
 222 class VOP2e <bits<6> op> : Enc32 {
 223
 224   bits<8> VDST;
 225   bits<9> SRC0;
 226   bits<8> VSRC1;
 227
 228   let Inst{8-0} = SRC0;
 229   let Inst{16-9} = VSRC1;
 230   let Inst{24-17} = VDST;
 231   let Inst{30-25} = op;
 232   let Inst{31} = 0x0; //encoding
 233 }
 234
 235 class VOP3e <bits<9> op> : Enc64 {
 236
 237   bits<8> dst;
 238   bits<2> src0_modifiers;
 239   bits<9> src0;
 240   bits<2> src1_modifiers;
 241   bits<9> src1;
 242   bits<2> src2_modifiers;
 243   bits<9> src2;
 244   bits<1> clamp;
 245   bits<2> omod;
 246
 247   let Inst{7-0} = dst;
 248   let Inst{8} = src0_modifiers{1};
 249   let Inst{9} = src1_modifiers{1};
 250   let Inst{10} = src2_modifiers{1};
 251   let Inst{11} = clamp;
 252   let Inst{25-17} = op;
 253   let Inst{31-26} = 0x34; //encoding
 254   let Inst{40-32} = src0;
 255   let Inst{49-41} = src1;
 256   let Inst{58-50} = src2;
 257   let Inst{60-59} = omod;
 258   let Inst{61} = src0_modifiers{0};
 259   let Inst{62} = src1_modifiers{0};
 260   let Inst{63} = src2_modifiers{0};
 261 }
 262
 263 class VOP3be <bits<9> op> : Enc64 {
 264
 265   bits<8> dst;
 266   bits<2> src0_modifiers;
 267   bits<9> src0;
 268   bits<2> src1_modifiers;
 269   bits<9> src1;
 270   bits<2> src2_modifiers;
 271   bits<9> src2;
 272   bits<7> sdst;
 273   bits<2> omod;
 274
 275   let Inst{7-0} = dst;
 276   let Inst{14-8} = sdst;
 277   let Inst{25-17} = op;
 278   let Inst{31-26} = 0x34; //encoding
 279   let Inst{40-32} = src0;
 280   let Inst{49-41} = src1;
 281   let Inst{58-50} = src2;
 282   let Inst{60-59} = omod;
 283   let Inst{61} = src0_modifiers{0};
 284   let Inst{62} = src1_modifiers{0};
 285   let Inst{63} = src2_modifiers{0};
 286 }
 287
 288 class VOPCe <bits<8> op> : Enc32 {
 289
 290   bits<9> SRC0;
 291   bits<8> VSRC1;
 292
 293   let Inst{8-0} = SRC0;
 294   let Inst{16-9} = VSRC1;
 295   let Inst{24-17} = op;
 296   let Inst{31-25} = 0x3e;
 297 }
 298
 299 class VINTRPe <bits<2> op> : Enc32 {
 300
 301   bits<8> VDST;
 302   bits<8> VSRC;
 303   bits<2> ATTRCHAN;
 304   bits<6> ATTR;
 305
 306   let Inst{7-0} = VSRC;
 307   let Inst{9-8} = ATTRCHAN;
 308   let Inst{15-10} = ATTR;
 309   let Inst{17-16} = op;
 310   let Inst{25-18} = VDST;
 311   let Inst{31-26} = 0x32; // encoding
 312 }
 313
 314 class DSe <bits<8> op> : Enc64 {
 315
 316   bits<8> vdst;
 317   bits<1> gds;
 318   bits<8> addr;
 319   bits<8> data0;
 320   bits<8> data1;
 321   bits<8> offset0;
 322   bits<8> offset1;
 323
 324   let Inst{7-0} = offset0;
 325   let Inst{15-8} = offset1;
 326   let Inst{17} = gds;
 327   let Inst{25-18} = op;
 328   let Inst{31-26} = 0x36; //encoding
 329   let Inst{39-32} = addr;
 330   let Inst{47-40} = data0;
 331   let Inst{55-48} = data1;
 332   let Inst{63-56} = vdst;
 333 }
 334
 335 class MUBUFe <bits<7> op> : Enc64 {
 336
 337   bits<12> offset;
 338   bits<1> offen;
 339   bits<1> idxen;
 340   bits<1> glc;
 341   bits<1> addr64;
 342   bits<1> lds;
 343   bits<8> vaddr;
 344   bits<8> vdata;
 345   bits<7> srsrc;
 346   bits<1> slc;
 347   bits<1> tfe;
 348   bits<8> soffset;
 349
 350   let Inst{11-0} = offset;
 351   let Inst{12} = offen;
 352   let Inst{13} = idxen;
 353   let Inst{14} = glc;
 354   let Inst{15} = addr64;
 355   let Inst{16} = lds;
 356   let Inst{24-18} = op;
 357   let Inst{31-26} = 0x38; //encoding
 358   let Inst{39-32} = vaddr;
 359   let Inst{47-40} = vdata;
 360   let Inst{52-48} = srsrc{6-2};
 361   let Inst{54} = slc;
 362   let Inst{55} = tfe;
 363   let Inst{63-56} = soffset;
 364 }
 365
 366 class MTBUFe <bits<3> op> : Enc64 {
 367
 368   bits<8> VDATA;
 369   bits<12> OFFSET;
 370   bits<1> OFFEN;
 371   bits<1> IDXEN;
 372   bits<1> GLC;
 373   bits<1> ADDR64;
 374   bits<4> DFMT;
 375   bits<3> NFMT;
 376   bits<8> VADDR;
 377   bits<7> SRSRC;
 378   bits<1> SLC;
 379   bits<1> TFE;
 380   bits<8> SOFFSET;
 381
 382   let Inst{11-0} = OFFSET;
 383   let Inst{12} = OFFEN;
 384   let Inst{13} = IDXEN;
 385   let Inst{14} = GLC;
 386   let Inst{15} = ADDR64;
 387   let Inst{18-16} = op;
 388   let Inst{22-19} = DFMT;
 389   let Inst{25-23} = NFMT;
 390   let Inst{31-26} = 0x3a; //encoding
 391   let Inst{39-32} = VADDR;
 392   let Inst{47-40} = VDATA;
 393   let Inst{52-48} = SRSRC{6-2};
 394   let Inst{54} = SLC;
 395   let Inst{55} = TFE;
 396   let Inst{63-56} = SOFFSET;
 397 }
 398
 399 class MIMGe <bits<7> op> : Enc64 {
 400
 401   bits<8> VDATA;
 402   bits<4> DMASK;
 403   bits<1> UNORM;
 404   bits<1> GLC;
 405   bits<1> DA;
 406   bits<1> R128;
 407   bits<1> TFE;
 408   bits<1> LWE;
 409   bits<1> SLC;
 410   bits<8> VADDR;
 411   bits<7> SRSRC;
 412   bits<7> SSAMP;
 413
 414   let Inst{11-8} = DMASK;
 415   let Inst{12} = UNORM;
 416   let Inst{13} = GLC;
 417   let Inst{14} = DA;
 418   let Inst{15} = R128;
 419   let Inst{16} = TFE;
 420   let Inst{17} = LWE;
 421   let Inst{24-18} = op;
 422   let Inst{25} = SLC;
 423   let Inst{31-26} = 0x3c;
 424   let Inst{39-32} = VADDR;
 425   let Inst{47-40} = VDATA;
 426   let Inst{52-48} = SRSRC{6-2};
 427   let Inst{57-53} = SSAMP{6-2};
 428 }
 429
 430 class FLATe<bits<7> op> : Enc64 {
 431   bits<8> addr;
 432   bits<8> data;
 433   bits<8> vdst;
 434   bits<1> slc;
 435   bits<1> glc;
 436   bits<1> tfe;
 437
 438   // 15-0 is reserved.
 439   let Inst{16} = glc;
 440   let Inst{17} = slc;
 441   let Inst{24-18} = op;
 442   let Inst{31-26} = 0x37; // Encoding.
 443   let Inst{39-32} = addr;
 444   let Inst{47-40} = data;
 445   // 54-48 is reserved.
 446   let Inst{55} = tfe;
 447   let Inst{63-56} = vdst;
 448 }
 449
 450 class EXPe : Enc64 {
 451   bits<4> EN;
 452   bits<6> TGT;
 453   bits<1> COMPR;
 454   bits<1> DONE;
 455   bits<1> VM;
 456   bits<8> VSRC0;
 457   bits<8> VSRC1;
 458   bits<8> VSRC2;
 459   bits<8> VSRC3;
 460
 461   let Inst{3-0} = EN;
 462   let Inst{9-4} = TGT;
 463   let Inst{10} = COMPR;
 464   let Inst{11} = DONE;
 465   let Inst{12} = VM;
 466   let Inst{31-26} = 0x3e;
 467   let Inst{39-32} = VSRC0;
 468   let Inst{47-40} = VSRC1;
 469   let Inst{55-48} = VSRC2;
 470   let Inst{63-56} = VSRC3;
 471 }
 472
 473 let Uses = [EXEC] in {
 474
 475 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 476     InstSI <outs, ins, asm, pattern>, VOP1e<op> {
 477
 478   let mayLoad = 0;
 479   let mayStore = 0;
 480   let hasSideEffects = 0;
 481   let UseNamedOperandTable = 1;
 482   let VOP1 = 1;
 483 }
 484
 485 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 486     InstSI <outs, ins, asm, pattern>, VOP2e<op> {
 487
 488   let mayLoad = 0;
 489   let mayStore = 0;
 490   let hasSideEffects = 0;
 491   let UseNamedOperandTable = 1;
 492   let VOP2 = 1;
 493 }
 494
 495 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 496     VOP3Common <outs, ins, asm, pattern>, VOP3e<op>;
 497
 498 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 499     VOP3Common <outs, ins, asm, pattern>, VOP3be<op>;
 500
 501 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 502     InstSI <(outs VCCReg:$dst), ins, asm, pattern>, VOPCe <op> {
 503
 504   let DisableEncoding = "$dst";
 505   let mayLoad = 0;
 506   let mayStore = 0;
 507   let hasSideEffects = 0;
 508   let UseNamedOperandTable = 1;
 509   let VOPC = 1;
 510 }
 511
 512 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 513     InstSI <outs, ins, asm, pattern>, VINTRPe<op> {
 514
 515   let neverHasSideEffects = 1;
 516   let mayLoad = 1;
 517   let mayStore = 0;
 518 }
 519
 520 } // End Uses = [EXEC]
 521
 522 //===----------------------------------------------------------------------===//
 523 // Vector I/O operations
 524 //===----------------------------------------------------------------------===//
 525
 526 let Uses = [EXEC] in {
 527
 528 class DS <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 529     InstSI <outs, ins, asm, pattern> , DSe<op> {
 530
 531   let LGKM_CNT = 1;
 532   let UseNamedOperandTable = 1;
 533 }
 534
 535 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 536     InstSI<outs, ins, asm, pattern>, MUBUFe <op> {
 537
 538   let VM_CNT = 1;
 539   let EXP_CNT = 1;
 540   let MUBUF = 1;
 541
 542   let neverHasSideEffects = 1;
 543   let UseNamedOperandTable = 1;
 544 }
 545
 546 class MTBUF <bits<3> op, dag outs, dag ins, string asm, list<dag> pattern> :
 547     InstSI<outs, ins, asm, pattern>, MTBUFe <op> {
 548
 549   let VM_CNT = 1;
 550   let EXP_CNT = 1;
 551   let MTBUF = 1;
 552
 553   let neverHasSideEffects = 1;
 554   let UseNamedOperandTable = 1;
 555 }
 556
 557 class FLAT <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 558     InstSI<outs, ins, asm, pattern>, FLATe <op> {
 559   let FLAT = 1;
 560   // Internally, FLAT instruction are executed as both an LDS and a
 561   // Buffer instruction; so, they increment both VM_CNT and LGKM_CNT
 562   // and are not considered done until both have been decremented.
 563   let VM_CNT = 1;
 564   let LGKM_CNT = 1;
 565
 566   let Uses = [EXEC, FLAT_SCR]; // M0
 567
 568   let UseNamedOperandTable = 1;
 569   let hasSideEffects = 0;
 570 }
 571
 572 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 573     InstSI <outs, ins, asm, pattern>, MIMGe <op> {
 574
 575   let VM_CNT = 1;
 576   let EXP_CNT = 1;
 577   let MIMG = 1;
 578 }
 579
 580 def EXP : InstSI<
 581   (outs),
 582   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 583        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
 584   "EXP $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 585   [] >, EXPe {
 586
 587   let EXP_CNT = 1;
 588 }
 589
 590 } // End Uses = [EXEC]