lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/MC/MCInstrDesc.h"
  25
  26 using namespace llvm;
  27
  28 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  29   : AMDGPUInstrInfo(st),
  30     RI(st) { }
  31
  32 //===----------------------------------------------------------------------===//
  33 // TargetInstrInfo callbacks
  34 //===----------------------------------------------------------------------===//
  35
  36 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  37   unsigned N = Node->getNumOperands();
  38   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  39     --N;
  40   return N;
  41 }
  42
  43 static SDValue findChainOperand(SDNode *Load) {
  44   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  45   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  46   return LastOp;
  47 }
  48
  49 /// \brief Returns true if both nodes have the same value for the given
  50 ///        operand \p Op, or if both nodes do not have this operand.
  51 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  52   unsigned Opc0 = N0->getMachineOpcode();
  53   unsigned Opc1 = N1->getMachineOpcode();
  54
  55   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  56   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  57
  58   if (Op0Idx == -1 && Op1Idx == -1)
  59     return true;
  60
  61
  62   if ((Op0Idx == -1 && Op1Idx != -1) ||
  63       (Op1Idx == -1 && Op0Idx != -1))
  64     return false;
  65
  66   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  67   // which includes the result as the first operand. We are indexing into the
  68   // MachineSDNode's operands, so we need to skip the result operand to get
  69   // the real index.
  70   --Op0Idx;
  71   --Op1Idx;
  72
  73   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  74 }
  75
  76 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  77                                           int64_t &Offset0,
  78                                           int64_t &Offset1) const {
  79   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  80     return false;
  81
  82   unsigned Opc0 = Load0->getMachineOpcode();
  83   unsigned Opc1 = Load1->getMachineOpcode();
  84
  85   // Make sure both are actually loads.
  86   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  87     return false;
  88
  89   if (isDS(Opc0) && isDS(Opc1)) {
  90     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
  91
  92     // TODO: Also shouldn't see read2st
  93     assert(Opc0 != AMDGPU::DS_READ2_B32 &&
  94            Opc0 != AMDGPU::DS_READ2_B64 &&
  95            Opc1 != AMDGPU::DS_READ2_B32 &&
  96            Opc1 != AMDGPU::DS_READ2_B64);
  97
  98     // Check base reg.
  99     if (Load0->getOperand(1) != Load1->getOperand(1))
 100       return false;
 101
 102     // Check chain.
 103     if (findChainOperand(Load0) != findChainOperand(Load1))
 104       return false;
 105
 106     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 107     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 108     return true;
 109   }
 110
 111   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 112     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 113
 114     // Check base reg.
 115     if (Load0->getOperand(0) != Load1->getOperand(0))
 116       return false;
 117
 118     // Check chain.
 119     if (findChainOperand(Load0) != findChainOperand(Load1))
 120       return false;
 121
 122     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 123     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 124     return true;
 125   }
 126
 127   // MUBUF and MTBUF can access the same addresses.
 128   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 129
 130     // MUBUF and MTBUF have vaddr at different indices.
 131     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 132         findChainOperand(Load0) != findChainOperand(Load1) ||
 133         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 134         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 135       return false;
 136
 137     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 138     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 139
 140     if (OffIdx0 == -1 || OffIdx1 == -1)
 141       return false;
 142
 143     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 144     // inlcude the output in the operand list, but SDNodes don't, we need to
 145     // subtract the index by one.
 146     --OffIdx0;
 147     --OffIdx1;
 148
 149     SDValue Off0 = Load0->getOperand(OffIdx0);
 150     SDValue Off1 = Load1->getOperand(OffIdx1);
 151
 152     // The offset might be a FrameIndexSDNode.
 153     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 154       return false;
 155
 156     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 157     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 158     return true;
 159   }
 160
 161   return false;
 162 }
 163
 164 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 165                                        unsigned &BaseReg, unsigned &Offset,
 166                                        const TargetRegisterInfo *TRI) const {
 167   unsigned Opc = LdSt->getOpcode();
 168   if (isDS(Opc)) {
 169     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 170                                                       AMDGPU::OpName::offset);
 171     if (OffsetImm) {
 172       // Normal, single offset LDS instruction.
 173       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 174                                                       AMDGPU::OpName::addr);
 175
 176       BaseReg = AddrReg->getReg();
 177       Offset = OffsetImm->getImm();
 178       return true;
 179     }
 180
 181     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 182     // these as a load with a single offset if the 2 offsets are consecutive. We
 183     // will use this for some partially aligned loads.
 184     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 185                                                        AMDGPU::OpName::offset0);
 186     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 187                                                        AMDGPU::OpName::offset1);
 188
 189     uint8_t Offset0 = Offset0Imm->getImm();
 190     uint8_t Offset1 = Offset1Imm->getImm();
 191     assert(Offset1 > Offset0);
 192
 193     if (Offset1 - Offset0 == 1) {
 194       // Each of these offsets is in element sized units, so we need to convert
 195       // to bytes of the individual reads.
 196
 197       unsigned EltSize;
 198       if (LdSt->mayLoad())
 199         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 200       else {
 201         assert(LdSt->mayStore());
 202         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 203         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 204       }
 205
 206       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 207                                                       AMDGPU::OpName::addr);
 208       BaseReg = AddrReg->getReg();
 209       Offset = EltSize * Offset0;
 210       return true;
 211     }
 212
 213     return false;
 214   }
 215
 216   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 217     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 218       return false;
 219
 220     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 221                                                     AMDGPU::OpName::vaddr);
 222     if (!AddrReg)
 223       return false;
 224
 225     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 226                                                       AMDGPU::OpName::offset);
 227     BaseReg = AddrReg->getReg();
 228     Offset = OffsetImm->getImm();
 229     return true;
 230   }
 231
 232   if (isSMRD(Opc)) {
 233     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 234                                                       AMDGPU::OpName::offset);
 235     if (!OffsetImm)
 236       return false;
 237
 238     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 239                                                      AMDGPU::OpName::sbase);
 240     BaseReg = SBaseReg->getReg();
 241     Offset = OffsetImm->getImm();
 242     return true;
 243   }
 244
 245   return false;
 246 }
 247
 248 void
 249 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 250                          MachineBasicBlock::iterator MI, DebugLoc DL,
 251                          unsigned DestReg, unsigned SrcReg,
 252                          bool KillSrc) const {
 253
 254   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 255   // the backend.  While it may be theoretically possible to do this, it should
 256   // never be necessary.
 257   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 258
 259   static const int16_t Sub0_15[] = {
 260     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 261     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 262     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 263     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 264   };
 265
 266   static const int16_t Sub0_7[] = {
 267     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 268     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 269   };
 270
 271   static const int16_t Sub0_3[] = {
 272     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 273   };
 274
 275   static const int16_t Sub0_2[] = {
 276     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 277   };
 278
 279   static const int16_t Sub0_1[] = {
 280     AMDGPU::sub0, AMDGPU::sub1, 0
 281   };
 282
 283   unsigned Opcode;
 284   const int16_t *SubIndices;
 285
 286   if (AMDGPU::M0 == DestReg) {
 287     // Check if M0 isn't already set to this value
 288     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 289       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 290
 291       if (!I->definesRegister(AMDGPU::M0))
 292         continue;
 293
 294       unsigned Opc = I->getOpcode();
 295       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 296         break;
 297
 298       if (!I->readsRegister(SrcReg))
 299         break;
 300
 301       // The copy isn't necessary
 302       return;
 303     }
 304   }
 305
 306   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 307     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 308     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 309             .addReg(SrcReg, getKillRegState(KillSrc));
 310     return;
 311
 312   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 313     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 314     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 315             .addReg(SrcReg, getKillRegState(KillSrc));
 316     return;
 317
 318   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 319     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 320     Opcode = AMDGPU::S_MOV_B32;
 321     SubIndices = Sub0_3;
 322
 323   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 324     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 325     Opcode = AMDGPU::S_MOV_B32;
 326     SubIndices = Sub0_7;
 327
 328   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 329     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 330     Opcode = AMDGPU::S_MOV_B32;
 331     SubIndices = Sub0_15;
 332
 333   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 334     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 335            AMDGPU::SReg_32RegClass.contains(SrcReg));
 336     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 337             .addReg(SrcReg, getKillRegState(KillSrc));
 338     return;
 339
 340   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 341     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 342            AMDGPU::SReg_64RegClass.contains(SrcReg));
 343     Opcode = AMDGPU::V_MOV_B32_e32;
 344     SubIndices = Sub0_1;
 345
 346   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 347     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 348     Opcode = AMDGPU::V_MOV_B32_e32;
 349     SubIndices = Sub0_2;
 350
 351   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 352     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 353            AMDGPU::SReg_128RegClass.contains(SrcReg));
 354     Opcode = AMDGPU::V_MOV_B32_e32;
 355     SubIndices = Sub0_3;
 356
 357   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 358     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 359            AMDGPU::SReg_256RegClass.contains(SrcReg));
 360     Opcode = AMDGPU::V_MOV_B32_e32;
 361     SubIndices = Sub0_7;
 362
 363   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 364     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 365            AMDGPU::SReg_512RegClass.contains(SrcReg));
 366     Opcode = AMDGPU::V_MOV_B32_e32;
 367     SubIndices = Sub0_15;
 368
 369   } else {
 370     llvm_unreachable("Can't copy register!");
 371   }
 372
 373   while (unsigned SubIdx = *SubIndices++) {
 374     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 375       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 376
 377     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 378
 379     if (*SubIndices)
 380       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 381   }
 382 }
 383
 384 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 385   int NewOpc;
 386
 387   // Try to map original to commuted opcode
 388   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 389     return NewOpc;
 390
 391   // Try to map commuted to original opcode
 392   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 393     return NewOpc;
 394
 395   return Opcode;
 396 }
 397
 398 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 399                                       MachineBasicBlock::iterator MI,
 400                                       unsigned SrcReg, bool isKill,
 401                                       int FrameIndex,
 402                                       const TargetRegisterClass *RC,
 403                                       const TargetRegisterInfo *TRI) const {
 404   MachineFunction *MF = MBB.getParent();
 405   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 406   DebugLoc DL = MBB.findDebugLoc(MI);
 407
 408   if (RI.hasVGPRs(RC)) {
 409     LLVMContext &Ctx = MF->getFunction()->getContext();
 410     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Can't spill VGPR!");
 411     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 412             .addReg(SrcReg);
 413   } else if (RI.isSGPRClass(RC)) {
 414     // We are only allowed to create one new instruction when spilling
 415     // registers, so we need to use pseudo instruction for spilling
 416     // SGPRs.
 417     unsigned Opcode;
 418     switch (RC->getSize() * 8) {
 419     case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 420     case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 421     case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 422     case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 423     case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 424     default: llvm_unreachable("Cannot spill register class");
 425     }
 426
 427     FrameInfo->setObjectAlignment(FrameIndex, 4);
 428     BuildMI(MBB, MI, DL, get(Opcode))
 429             .addReg(SrcReg)
 430             .addFrameIndex(FrameIndex);
 431   } else {
 432     llvm_unreachable("VGPR spilling not supported");
 433   }
 434 }
 435
 436 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 437                                        MachineBasicBlock::iterator MI,
 438                                        unsigned DestReg, int FrameIndex,
 439                                        const TargetRegisterClass *RC,
 440                                        const TargetRegisterInfo *TRI) const {
 441   MachineFunction *MF = MBB.getParent();
 442   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 443   DebugLoc DL = MBB.findDebugLoc(MI);
 444
 445   if (RI.hasVGPRs(RC)) {
 446     LLVMContext &Ctx = MF->getFunction()->getContext();
 447     Ctx.emitError("SIInstrInfo::loadRegToStackSlot - Can't retrieve spilled VGPR!");
 448     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 449             .addImm(0);
 450   } else if (RI.isSGPRClass(RC)){
 451     unsigned Opcode;
 452     switch(RC->getSize() * 8) {
 453     case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 454     case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 455     case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 456     case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 457     case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 458     default: llvm_unreachable("Cannot spill register class");
 459     }
 460
 461     FrameInfo->setObjectAlignment(FrameIndex, 4);
 462     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 463             .addFrameIndex(FrameIndex);
 464   } else {
 465     llvm_unreachable("VGPR spilling not supported");
 466   }
 467 }
 468
 469 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 470                              int Count) const {
 471   while (Count > 0) {
 472     int Arg;
 473     if (Count >= 8)
 474       Arg = 7;
 475     else
 476       Arg = Count - 1;
 477     Count -= 8;
 478     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 479             .addImm(Arg);
 480   }
 481 }
 482
 483 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 484   MachineBasicBlock &MBB = *MI->getParent();
 485   DebugLoc DL = MBB.findDebugLoc(MI);
 486   switch (MI->getOpcode()) {
 487   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 488
 489   case AMDGPU::SI_CONSTDATA_PTR: {
 490     unsigned Reg = MI->getOperand(0).getReg();
 491     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 492     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 493
 494     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 495
 496     // Add 32-bit offset from this instruction to the start of the constant data.
 497     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 498             .addReg(RegLo)
 499             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 500             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 501     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 502             .addReg(RegHi)
 503             .addImm(0)
 504             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 505             .addReg(AMDGPU::SCC, RegState::Implicit);
 506     MI->eraseFromParent();
 507     break;
 508   }
 509   }
 510   return true;
 511 }
 512
 513 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 514                                               bool NewMI) const {
 515
 516   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 517     return nullptr;
 518
 519   // Make sure it s legal to commute operands for VOP2.
 520   if (isVOP2(MI->getOpcode()) &&
 521       (!isOperandLegal(MI, 1, &MI->getOperand(2)) ||
 522        !isOperandLegal(MI, 2, &MI->getOperand(1))))
 523     return nullptr;
 524
 525   if (!MI->getOperand(2).isReg()) {
 526     // XXX: Commute instructions with FPImm operands
 527     if (NewMI || MI->getOperand(2).isFPImm() ||
 528        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 529       return nullptr;
 530     }
 531
 532     // XXX: Commute VOP3 instructions with abs and neg set .
 533     const MachineOperand *Abs = getNamedOperand(*MI, AMDGPU::OpName::abs);
 534     const MachineOperand *Neg = getNamedOperand(*MI, AMDGPU::OpName::neg);
 535     const MachineOperand *Src0Mods = getNamedOperand(*MI,
 536                                           AMDGPU::OpName::src0_modifiers);
 537     const MachineOperand *Src1Mods = getNamedOperand(*MI,
 538                                           AMDGPU::OpName::src1_modifiers);
 539     const MachineOperand *Src2Mods = getNamedOperand(*MI,
 540                                           AMDGPU::OpName::src2_modifiers);
 541
 542     if ((Abs && Abs->getImm()) || (Neg && Neg->getImm()) ||
 543         (Src0Mods && Src0Mods->getImm()) || (Src1Mods && Src1Mods->getImm()) ||
 544         (Src2Mods && Src2Mods->getImm()))
 545       return nullptr;
 546
 547     unsigned Reg = MI->getOperand(1).getReg();
 548     unsigned SubReg = MI->getOperand(1).getSubReg();
 549     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 550     MI->getOperand(2).ChangeToRegister(Reg, false);
 551     MI->getOperand(2).setSubReg(SubReg);
 552   } else {
 553     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 554   }
 555
 556   if (MI)
 557     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 558
 559   return MI;
 560 }
 561
 562 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 563                                          MachineBasicBlock::iterator I,
 564                                          unsigned DstReg,
 565                                          unsigned SrcReg) const {
 566   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 567                  DstReg) .addReg(SrcReg);
 568 }
 569
 570 bool SIInstrInfo::isMov(unsigned Opcode) const {
 571   switch(Opcode) {
 572   default: return false;
 573   case AMDGPU::S_MOV_B32:
 574   case AMDGPU::S_MOV_B64:
 575   case AMDGPU::V_MOV_B32_e32:
 576   case AMDGPU::V_MOV_B32_e64:
 577     return true;
 578   }
 579 }
 580
 581 bool
 582 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 583   return RC != &AMDGPU::EXECRegRegClass;
 584 }
 585
 586 bool
 587 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 588                                          AliasAnalysis *AA) const {
 589   switch(MI->getOpcode()) {
 590   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 591   case AMDGPU::S_MOV_B32:
 592   case AMDGPU::S_MOV_B64:
 593   case AMDGPU::V_MOV_B32_e32:
 594     return MI->getOperand(1).isImm();
 595   }
 596 }
 597
 598 namespace llvm {
 599 namespace AMDGPU {
 600 // Helper function generated by tablegen.  We are wrapping this with
 601 // an SIInstrInfo function that returns bool rather than int.
 602 int isDS(uint16_t Opcode);
 603 }
 604 }
 605
 606 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 607   return ::AMDGPU::isDS(Opcode) != -1;
 608 }
 609
 610 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 611   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 612 }
 613
 614 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 615   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 616 }
 617
 618 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 619   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 620 }
 621
 622 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 623   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 624 }
 625
 626 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 627   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 628 }
 629
 630 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 631   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 632 }
 633
 634 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 635   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 636 }
 637
 638 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 639   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 640 }
 641
 642 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 643   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 644 }
 645
 646 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 647   int32_t Val = Imm.getSExtValue();
 648   if (Val >= -16 && Val <= 64)
 649     return true;
 650
 651   // The actual type of the operand does not seem to matter as long
 652   // as the bits match one of the inline immediate values.  For example:
 653   //
 654   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 655   // so it is a legal inline immediate.
 656   //
 657   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 658   // floating-point, so it is a legal inline immediate.
 659
 660   return (APInt::floatToBits(0.0f) == Imm) ||
 661          (APInt::floatToBits(1.0f) == Imm) ||
 662          (APInt::floatToBits(-1.0f) == Imm) ||
 663          (APInt::floatToBits(0.5f) == Imm) ||
 664          (APInt::floatToBits(-0.5f) == Imm) ||
 665          (APInt::floatToBits(2.0f) == Imm) ||
 666          (APInt::floatToBits(-2.0f) == Imm) ||
 667          (APInt::floatToBits(4.0f) == Imm) ||
 668          (APInt::floatToBits(-4.0f) == Imm);
 669 }
 670
 671 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 672   if (MO.isImm())
 673     return isInlineConstant(APInt(32, MO.getImm(), true));
 674
 675   if (MO.isFPImm()) {
 676     APFloat FpImm = MO.getFPImm()->getValueAPF();
 677     return isInlineConstant(FpImm.bitcastToAPInt());
 678   }
 679
 680   return false;
 681 }
 682
 683 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 684   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 685 }
 686
 687 static bool compareMachineOp(const MachineOperand &Op0,
 688                              const MachineOperand &Op1) {
 689   if (Op0.getType() != Op1.getType())
 690     return false;
 691
 692   switch (Op0.getType()) {
 693   case MachineOperand::MO_Register:
 694     return Op0.getReg() == Op1.getReg();
 695   case MachineOperand::MO_Immediate:
 696     return Op0.getImm() == Op1.getImm();
 697   case MachineOperand::MO_FPImmediate:
 698     return Op0.getFPImm() == Op1.getFPImm();
 699   default:
 700     llvm_unreachable("Didn't expect to be comparing these operand types");
 701   }
 702 }
 703
 704 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 705                                  const MachineOperand &MO) const {
 706   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 707
 708   assert(MO.isImm() || MO.isFPImm());
 709
 710   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 711     return true;
 712
 713   if (OpInfo.RegClass < 0)
 714     return false;
 715
 716   return RI.regClassCanUseImmediate(OpInfo.RegClass);
 717 }
 718
 719 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 720   switch (AS) {
 721   case AMDGPUAS::GLOBAL_ADDRESS: {
 722     // MUBUF instructions a 12-bit offset in bytes.
 723     return isUInt<12>(OffsetSize);
 724   }
 725   case AMDGPUAS::CONSTANT_ADDRESS: {
 726     // SMRD instructions have an 8-bit offset in dwords.
 727     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 728   }
 729   case AMDGPUAS::LOCAL_ADDRESS:
 730   case AMDGPUAS::REGION_ADDRESS: {
 731     // The single offset versions have a 16-bit offset in bytes.
 732     return isUInt<16>(OffsetSize);
 733   }
 734   case AMDGPUAS::PRIVATE_ADDRESS:
 735     // Indirect register addressing does not use any offsets.
 736   default:
 737     return 0;
 738   }
 739 }
 740
 741 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 742   return AMDGPU::getVOPe32(Opcode) != -1;
 743 }
 744
 745 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 746   // The src0_modifier operand is present on all instructions
 747   // that have modifiers.
 748
 749   return AMDGPU::getNamedOperandIdx(Opcode,
 750                                     AMDGPU::OpName::src0_modifiers) != -1;
 751 }
 752
 753 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 754                                     StringRef &ErrInfo) const {
 755   uint16_t Opcode = MI->getOpcode();
 756   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 757   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 758   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 759
 760   // Make sure the number of operands is correct.
 761   const MCInstrDesc &Desc = get(Opcode);
 762   if (!Desc.isVariadic() &&
 763       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 764      ErrInfo = "Instruction has wrong number of operands.";
 765      return false;
 766   }
 767
 768   // Make sure the register classes are correct
 769   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 770     switch (Desc.OpInfo[i].OperandType) {
 771     case MCOI::OPERAND_REGISTER: {
 772       int RegClass = Desc.OpInfo[i].RegClass;
 773       if (!RI.regClassCanUseImmediate(RegClass) &&
 774           (MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm())) {
 775         // Handle some special cases:
 776         // Src0 can of VOP1, VOP2, VOPC can be an immediate no matter what
 777         // the register class.
 778         if (i != Src0Idx || (!isVOP1(Opcode) && !isVOP2(Opcode) &&
 779                                   !isVOPC(Opcode))) {
 780           ErrInfo = "Expected register, but got immediate";
 781           return false;
 782         }
 783       }
 784     }
 785       break;
 786     case MCOI::OPERAND_IMMEDIATE:
 787       // Check if this operand is an immediate.
 788       // FrameIndex operands will be replaced by immediates, so they are
 789       // allowed.
 790       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
 791           !MI->getOperand(i).isFI()) {
 792         ErrInfo = "Expected immediate, but got non-immediate";
 793         return false;
 794       }
 795       // Fall-through
 796     default:
 797       continue;
 798     }
 799
 800     if (!MI->getOperand(i).isReg())
 801       continue;
 802
 803     int RegClass = Desc.OpInfo[i].RegClass;
 804     if (RegClass != -1) {
 805       unsigned Reg = MI->getOperand(i).getReg();
 806       if (TargetRegisterInfo::isVirtualRegister(Reg))
 807         continue;
 808
 809       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
 810       if (!RC->contains(Reg)) {
 811         ErrInfo = "Operand has incorrect register class.";
 812         return false;
 813       }
 814     }
 815   }
 816
 817
 818   // Verify VOP*
 819   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 820     unsigned ConstantBusCount = 0;
 821     unsigned SGPRUsed = AMDGPU::NoRegister;
 822     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 823       const MachineOperand &MO = MI->getOperand(i);
 824       if (MO.isReg() && MO.isUse() &&
 825           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 826
 827         // EXEC register uses the constant bus.
 828         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 829           ++ConstantBusCount;
 830
 831         // SGPRs use the constant bus
 832         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 833             (!MO.isImplicit() &&
 834             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 835             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 836           if (SGPRUsed != MO.getReg()) {
 837             ++ConstantBusCount;
 838             SGPRUsed = MO.getReg();
 839           }
 840         }
 841       }
 842       // Literal constants use the constant bus.
 843       if (isLiteralConstant(MO))
 844         ++ConstantBusCount;
 845     }
 846     if (ConstantBusCount > 1) {
 847       ErrInfo = "VOP* instruction uses the constant bus more than once";
 848       return false;
 849     }
 850   }
 851
 852   // Verify SRC1 for VOP2 and VOPC
 853   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 854     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 855     if (Src1.isImm() || Src1.isFPImm()) {
 856       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 857       return false;
 858     }
 859   }
 860
 861   // Verify VOP3
 862   if (isVOP3(Opcode)) {
 863     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 864       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 865       return false;
 866     }
 867     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 868       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 869       return false;
 870     }
 871     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 872       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 873       return false;
 874     }
 875   }
 876
 877   // Verify misc. restrictions on specific instructions.
 878   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
 879       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
 880     MI->dump();
 881
 882     const MachineOperand &Src0 = MI->getOperand(2);
 883     const MachineOperand &Src1 = MI->getOperand(3);
 884     const MachineOperand &Src2 = MI->getOperand(4);
 885     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
 886       if (!compareMachineOp(Src0, Src1) &&
 887           !compareMachineOp(Src0, Src2)) {
 888         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
 889         return false;
 890       }
 891     }
 892   }
 893
 894   return true;
 895 }
 896
 897 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 898   switch (MI.getOpcode()) {
 899   default: return AMDGPU::INSTRUCTION_LIST_END;
 900   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 901   case AMDGPU::COPY: return AMDGPU::COPY;
 902   case AMDGPU::PHI: return AMDGPU::PHI;
 903   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
 904   case AMDGPU::S_MOV_B32:
 905     return MI.getOperand(1).isReg() ?
 906            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
 907   case AMDGPU::S_ADD_I32:
 908   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
 909   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 910   case AMDGPU::S_SUB_I32:
 911   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
 912   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 913   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
 914   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
 915   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
 916   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
 917   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
 918   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
 919   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
 920   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
 921   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 922   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 923   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 924   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 925   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 926   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 927   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
 928   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
 929   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
 930   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
 931   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
 932   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
 933   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
 934   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
 935   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
 936   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
 937   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
 938   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
 939   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
 940   case AMDGPU::S_LOAD_DWORD_IMM:
 941   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
 942   case AMDGPU::S_LOAD_DWORDX2_IMM:
 943   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
 944   case AMDGPU::S_LOAD_DWORDX4_IMM:
 945   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
 946   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
 947   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
 948   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
 949   }
 950 }
 951
 952 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 953   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
 954 }
 955
 956 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
 957                                                       unsigned OpNo) const {
 958   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 959   const MCInstrDesc &Desc = get(MI.getOpcode());
 960   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
 961       Desc.OpInfo[OpNo].RegClass == -1)
 962     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
 963
 964   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
 965   return RI.getRegClass(RCID);
 966 }
 967
 968 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
 969   switch (MI.getOpcode()) {
 970   case AMDGPU::COPY:
 971   case AMDGPU::REG_SEQUENCE:
 972   case AMDGPU::PHI:
 973   case AMDGPU::INSERT_SUBREG:
 974     return RI.hasVGPRs(getOpRegClass(MI, 0));
 975   default:
 976     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
 977   }
 978 }
 979
 980 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
 981   MachineBasicBlock::iterator I = MI;
 982   MachineOperand &MO = MI->getOperand(OpIdx);
 983   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 984   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
 985   const TargetRegisterClass *RC = RI.getRegClass(RCID);
 986   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
 987
 988   if (MO.isReg()) {
 989     Opcode = AMDGPU::COPY;
 990   } else if (RI.isSGPRClass(RC)) {
 991     Opcode = AMDGPU::S_MOV_B32;
 992   } else if (MO.isImm()) {
 993     if (RC == &AMDGPU::VSrc_32RegClass)
 994       Opcode = AMDGPU::S_MOV_B32;
 995   }
 996
 997   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
 998   unsigned Reg = MRI.createVirtualRegister(VRC);
 999   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
1000           Reg).addOperand(MO);
1001   MO.ChangeToRegister(Reg, false);
1002 }
1003
1004 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1005                                          MachineRegisterInfo &MRI,
1006                                          MachineOperand &SuperReg,
1007                                          const TargetRegisterClass *SuperRC,
1008                                          unsigned SubIdx,
1009                                          const TargetRegisterClass *SubRC)
1010                                          const {
1011   assert(SuperReg.isReg());
1012
1013   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1014   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1015
1016   // Just in case the super register is itself a sub-register, copy it to a new
1017   // value so we don't need to worry about merging its subreg index with the
1018   // SubIdx passed to this function. The register coalescer should be able to
1019   // eliminate this extra copy.
1020   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1021           NewSuperReg)
1022           .addOperand(SuperReg);
1023
1024   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1025           SubReg)
1026           .addReg(NewSuperReg, 0, SubIdx);
1027   return SubReg;
1028 }
1029
1030 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1031   MachineBasicBlock::iterator MII,
1032   MachineRegisterInfo &MRI,
1033   MachineOperand &Op,
1034   const TargetRegisterClass *SuperRC,
1035   unsigned SubIdx,
1036   const TargetRegisterClass *SubRC) const {
1037   if (Op.isImm()) {
1038     // XXX - Is there a better way to do this?
1039     if (SubIdx == AMDGPU::sub0)
1040       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1041     if (SubIdx == AMDGPU::sub1)
1042       return MachineOperand::CreateImm(Op.getImm() >> 32);
1043
1044     llvm_unreachable("Unhandled register index for immediate");
1045   }
1046
1047   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1048                                        SubIdx, SubRC);
1049   return MachineOperand::CreateReg(SubReg, false);
1050 }
1051
1052 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1053                                     MachineBasicBlock::iterator MI,
1054                                     MachineRegisterInfo &MRI,
1055                                     const TargetRegisterClass *RC,
1056                                     const MachineOperand &Op) const {
1057   MachineBasicBlock *MBB = MI->getParent();
1058   DebugLoc DL = MI->getDebugLoc();
1059   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1060   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1061   unsigned Dst = MRI.createVirtualRegister(RC);
1062
1063   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1064                              LoDst)
1065     .addImm(Op.getImm() & 0xFFFFFFFF);
1066   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1067                              HiDst)
1068     .addImm(Op.getImm() >> 32);
1069
1070   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1071     .addReg(LoDst)
1072     .addImm(AMDGPU::sub0)
1073     .addReg(HiDst)
1074     .addImm(AMDGPU::sub1);
1075
1076   Worklist.push_back(Lo);
1077   Worklist.push_back(Hi);
1078
1079   return Dst;
1080 }
1081
1082 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1083                                  const MachineOperand *MO) const {
1084   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1085   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1086   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1087   const TargetRegisterClass *DefinedRC =
1088       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1089   if (!MO)
1090     MO = &MI->getOperand(OpIdx);
1091
1092   if (MO->isReg()) {
1093     assert(DefinedRC);
1094     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1095     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1096   }
1097
1098
1099   // Handle non-register types that are treated like immediates.
1100   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1101
1102   if (!DefinedRC)
1103     // This opperand expects an immediate
1104     return true;
1105
1106   return RI.regClassCanUseImmediate(DefinedRC);
1107 }
1108
1109 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1110   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1111
1112   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1113                                            AMDGPU::OpName::src0);
1114   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1115                                            AMDGPU::OpName::src1);
1116   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1117                                            AMDGPU::OpName::src2);
1118
1119   // Legalize VOP2
1120   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1121     // Legalize src0
1122     if (!isOperandLegal(MI, Src0Idx))
1123       legalizeOpWithMove(MI, Src0Idx);
1124
1125     // Legalize src1
1126     if (isOperandLegal(MI, Src1Idx))
1127       return;
1128
1129     // Usually src0 of VOP2 instructions allow more types of inputs
1130     // than src1, so try to commute the instruction to decrease our
1131     // chances of having to insert a MOV instruction to legalize src1.
1132     if (MI->isCommutable()) {
1133       if (commuteInstruction(MI))
1134         // If we are successful in commuting, then we know MI is legal, so
1135         // we are done.
1136         return;
1137     }
1138
1139     legalizeOpWithMove(MI, Src1Idx);
1140     return;
1141   }
1142
1143   // XXX - Do any VOP3 instructions read VCC?
1144   // Legalize VOP3
1145   if (isVOP3(MI->getOpcode())) {
1146     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
1147     unsigned SGPRReg = AMDGPU::NoRegister;
1148     for (unsigned i = 0; i < 3; ++i) {
1149       int Idx = VOP3Idx[i];
1150       if (Idx == -1)
1151         continue;
1152       MachineOperand &MO = MI->getOperand(Idx);
1153
1154       if (MO.isReg()) {
1155         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1156           continue; // VGPRs are legal
1157
1158         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1159
1160         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1161           SGPRReg = MO.getReg();
1162           // We can use one SGPR in each VOP3 instruction.
1163           continue;
1164         }
1165       } else if (!isLiteralConstant(MO)) {
1166         // If it is not a register and not a literal constant, then it must be
1167         // an inline constant which is always legal.
1168         continue;
1169       }
1170       // If we make it this far, then the operand is not legal and we must
1171       // legalize it.
1172       legalizeOpWithMove(MI, Idx);
1173     }
1174   }
1175
1176   // Legalize REG_SEQUENCE and PHI
1177   // The register class of the operands much be the same type as the register
1178   // class of the output.
1179   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1180       MI->getOpcode() == AMDGPU::PHI) {
1181     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1182     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1183       if (!MI->getOperand(i).isReg() ||
1184           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1185         continue;
1186       const TargetRegisterClass *OpRC =
1187               MRI.getRegClass(MI->getOperand(i).getReg());
1188       if (RI.hasVGPRs(OpRC)) {
1189         VRC = OpRC;
1190       } else {
1191         SRC = OpRC;
1192       }
1193     }
1194
1195     // If any of the operands are VGPR registers, then they all most be
1196     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1197     // them.
1198     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1199       if (!VRC) {
1200         assert(SRC);
1201         VRC = RI.getEquivalentVGPRClass(SRC);
1202       }
1203       RC = VRC;
1204     } else {
1205       RC = SRC;
1206     }
1207
1208     // Update all the operands so they have the same type.
1209     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1210       if (!MI->getOperand(i).isReg() ||
1211           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1212         continue;
1213       unsigned DstReg = MRI.createVirtualRegister(RC);
1214       MachineBasicBlock *InsertBB;
1215       MachineBasicBlock::iterator Insert;
1216       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1217         InsertBB = MI->getParent();
1218         Insert = MI;
1219       } else {
1220         // MI is a PHI instruction.
1221         InsertBB = MI->getOperand(i + 1).getMBB();
1222         Insert = InsertBB->getFirstTerminator();
1223       }
1224       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1225               get(AMDGPU::COPY), DstReg)
1226               .addOperand(MI->getOperand(i));
1227       MI->getOperand(i).setReg(DstReg);
1228     }
1229   }
1230
1231   // Legalize INSERT_SUBREG
1232   // src0 must have the same register class as dst
1233   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1234     unsigned Dst = MI->getOperand(0).getReg();
1235     unsigned Src0 = MI->getOperand(1).getReg();
1236     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1237     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1238     if (DstRC != Src0RC) {
1239       MachineBasicBlock &MBB = *MI->getParent();
1240       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1241       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1242               .addReg(Src0);
1243       MI->getOperand(1).setReg(NewSrc0);
1244     }
1245     return;
1246   }
1247
1248   // Legalize MUBUF* instructions
1249   // FIXME: If we start using the non-addr64 instructions for compute, we
1250   // may need to legalize them here.
1251   int SRsrcIdx =
1252       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1253   if (SRsrcIdx != -1) {
1254     // We have an MUBUF instruction
1255     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1256     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1257     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1258                                              RI.getRegClass(SRsrcRC))) {
1259       // The operands are legal.
1260       // FIXME: We may need to legalize operands besided srsrc.
1261       return;
1262     }
1263
1264     MachineBasicBlock &MBB = *MI->getParent();
1265     // Extract the the ptr from the resource descriptor.
1266
1267     // SRsrcPtrLo = srsrc:sub0
1268     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1269         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1270
1271     // SRsrcPtrHi = srsrc:sub1
1272     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1273         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1274
1275     // Create an empty resource descriptor
1276     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1277     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1278     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1279     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1280
1281     // Zero64 = 0
1282     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1283             Zero64)
1284             .addImm(0);
1285
1286     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1287     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1288             SRsrcFormatLo)
1289             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1290
1291     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1292     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1293             SRsrcFormatHi)
1294             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1295
1296     // NewSRsrc = {Zero64, SRsrcFormat}
1297     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1298             NewSRsrc)
1299             .addReg(Zero64)
1300             .addImm(AMDGPU::sub0_sub1)
1301             .addReg(SRsrcFormatLo)
1302             .addImm(AMDGPU::sub2)
1303             .addReg(SRsrcFormatHi)
1304             .addImm(AMDGPU::sub3);
1305
1306     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1307     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1308     unsigned NewVAddrLo;
1309     unsigned NewVAddrHi;
1310     if (VAddr) {
1311       // This is already an ADDR64 instruction so we need to add the pointer
1312       // extracted from the resource descriptor to the current value of VAddr.
1313       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1314       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1315
1316       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1317       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1318               NewVAddrLo)
1319               .addReg(SRsrcPtrLo)
1320               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1321               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1322
1323       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1324       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1325               NewVAddrHi)
1326               .addReg(SRsrcPtrHi)
1327               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1328               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1329               .addReg(AMDGPU::VCC, RegState::Implicit);
1330
1331     } else {
1332       // This instructions is the _OFFSET variant, so we need to convert it to
1333       // ADDR64.
1334       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1335       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1336       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1337       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1338              "with non-zero soffset is not implemented");
1339       (void)SOffset;
1340
1341       // Create the new instruction.
1342       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1343       MachineInstr *Addr64 =
1344           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1345                   .addOperand(*VData)
1346                   .addOperand(*SRsrc)
1347                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1348                                               // This will be replaced later
1349                                               // with the new value of vaddr.
1350                   .addOperand(*Offset);
1351
1352       MI->removeFromParent();
1353       MI = Addr64;
1354
1355       NewVAddrLo = SRsrcPtrLo;
1356       NewVAddrHi = SRsrcPtrHi;
1357       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1358       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1359     }
1360
1361     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1362     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1363             NewVAddr)
1364             .addReg(NewVAddrLo)
1365             .addImm(AMDGPU::sub0)
1366             .addReg(NewVAddrHi)
1367             .addImm(AMDGPU::sub1);
1368
1369
1370     // Update the instruction to use NewVaddr
1371     VAddr->setReg(NewVAddr);
1372     // Update the instruction to use NewSRsrc
1373     SRsrc->setReg(NewSRsrc);
1374   }
1375 }
1376
1377 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1378                             const TargetRegisterClass *HalfRC,
1379                             unsigned HalfImmOp, unsigned HalfSGPROp,
1380                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1381
1382   DebugLoc DL = MI->getDebugLoc();
1383   MachineBasicBlock *MBB = MI->getParent();
1384   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1385   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1386   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1387   unsigned HalfSize = HalfRC->getSize();
1388   const MachineOperand *OffOp =
1389       getNamedOperand(*MI, AMDGPU::OpName::offset);
1390   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1391
1392   if (OffOp) {
1393     // Handle the _IMM variant
1394     unsigned LoOffset = OffOp->getImm();
1395     unsigned HiOffset = LoOffset + (HalfSize / 4);
1396     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1397                   .addOperand(*SBase)
1398                   .addImm(LoOffset);
1399
1400     if (!isUInt<8>(HiOffset)) {
1401       unsigned OffsetSGPR =
1402           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1403       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1404               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1405                                        // but offset in register is in bytes.
1406       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1407                     .addOperand(*SBase)
1408                     .addReg(OffsetSGPR);
1409     } else {
1410       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1411                      .addOperand(*SBase)
1412                      .addImm(HiOffset);
1413     }
1414   } else {
1415     // Handle the _SGPR variant
1416     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1417     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1418                   .addOperand(*SBase)
1419                   .addOperand(*SOff);
1420     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1421     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1422             .addOperand(*SOff)
1423             .addImm(HalfSize);
1424     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1425                   .addOperand(*SBase)
1426                   .addReg(OffsetSGPR);
1427   }
1428
1429   unsigned SubLo, SubHi;
1430   switch (HalfSize) {
1431     case 4:
1432       SubLo = AMDGPU::sub0;
1433       SubHi = AMDGPU::sub1;
1434       break;
1435     case 8:
1436       SubLo = AMDGPU::sub0_sub1;
1437       SubHi = AMDGPU::sub2_sub3;
1438       break;
1439     case 16:
1440       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1441       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1442       break;
1443     case 32:
1444       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1445       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1446       break;
1447     default:
1448       llvm_unreachable("Unhandled HalfSize");
1449   }
1450
1451   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1452           .addOperand(MI->getOperand(0))
1453           .addReg(RegLo)
1454           .addImm(SubLo)
1455           .addReg(RegHi)
1456           .addImm(SubHi);
1457 }
1458
1459 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1460   MachineBasicBlock *MBB = MI->getParent();
1461   switch (MI->getOpcode()) {
1462     case AMDGPU::S_LOAD_DWORD_IMM:
1463     case AMDGPU::S_LOAD_DWORD_SGPR:
1464     case AMDGPU::S_LOAD_DWORDX2_IMM:
1465     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1466     case AMDGPU::S_LOAD_DWORDX4_IMM:
1467     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1468       unsigned NewOpcode = getVALUOp(*MI);
1469       unsigned RegOffset;
1470       unsigned ImmOffset;
1471
1472       if (MI->getOperand(2).isReg()) {
1473         RegOffset = MI->getOperand(2).getReg();
1474         ImmOffset = 0;
1475       } else {
1476         assert(MI->getOperand(2).isImm());
1477         // SMRD instructions take a dword offsets and MUBUF instructions
1478         // take a byte offset.
1479         ImmOffset = MI->getOperand(2).getImm() << 2;
1480         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1481         if (isUInt<12>(ImmOffset)) {
1482           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1483                   RegOffset)
1484                   .addImm(0);
1485         } else {
1486           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1487                   RegOffset)
1488                   .addImm(ImmOffset);
1489           ImmOffset = 0;
1490         }
1491       }
1492
1493       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1494       unsigned DWord0 = RegOffset;
1495       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1496       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1497       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1498
1499       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1500               .addImm(0);
1501       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1502               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1503       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1504               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1505       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1506               .addReg(DWord0)
1507               .addImm(AMDGPU::sub0)
1508               .addReg(DWord1)
1509               .addImm(AMDGPU::sub1)
1510               .addReg(DWord2)
1511               .addImm(AMDGPU::sub2)
1512               .addReg(DWord3)
1513               .addImm(AMDGPU::sub3);
1514       MI->setDesc(get(NewOpcode));
1515       if (MI->getOperand(2).isReg()) {
1516         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1517       } else {
1518         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1519       }
1520       MI->getOperand(1).setReg(SRsrc);
1521       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1522
1523       const TargetRegisterClass *NewDstRC =
1524           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1525
1526       unsigned DstReg = MI->getOperand(0).getReg();
1527       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1528       MRI.replaceRegWith(DstReg, NewDstReg);
1529       break;
1530     }
1531     case AMDGPU::S_LOAD_DWORDX8_IMM:
1532     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1533       MachineInstr *Lo, *Hi;
1534       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1535                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1536       MI->eraseFromParent();
1537       moveSMRDToVALU(Lo, MRI);
1538       moveSMRDToVALU(Hi, MRI);
1539       break;
1540     }
1541
1542     case AMDGPU::S_LOAD_DWORDX16_IMM:
1543     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1544       MachineInstr *Lo, *Hi;
1545       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1546                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1547       MI->eraseFromParent();
1548       moveSMRDToVALU(Lo, MRI);
1549       moveSMRDToVALU(Hi, MRI);
1550       break;
1551     }
1552   }
1553 }
1554
1555 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1556   SmallVector<MachineInstr *, 128> Worklist;
1557   Worklist.push_back(&TopInst);
1558
1559   while (!Worklist.empty()) {
1560     MachineInstr *Inst = Worklist.pop_back_val();
1561     MachineBasicBlock *MBB = Inst->getParent();
1562     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1563
1564     unsigned Opcode = Inst->getOpcode();
1565     unsigned NewOpcode = getVALUOp(*Inst);
1566
1567     // Handle some special cases
1568     switch (Opcode) {
1569     default:
1570       if (isSMRD(Inst->getOpcode())) {
1571         moveSMRDToVALU(Inst, MRI);
1572       }
1573       break;
1574     case AMDGPU::S_MOV_B64: {
1575       DebugLoc DL = Inst->getDebugLoc();
1576
1577       // If the source operand is a register we can replace this with a
1578       // copy.
1579       if (Inst->getOperand(1).isReg()) {
1580         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1581           .addOperand(Inst->getOperand(0))
1582           .addOperand(Inst->getOperand(1));
1583         Worklist.push_back(Copy);
1584       } else {
1585         // Otherwise, we need to split this into two movs, because there is
1586         // no 64-bit VALU move instruction.
1587         unsigned Reg = Inst->getOperand(0).getReg();
1588         unsigned Dst = split64BitImm(Worklist,
1589                                      Inst,
1590                                      MRI,
1591                                      MRI.getRegClass(Reg),
1592                                      Inst->getOperand(1));
1593         MRI.replaceRegWith(Reg, Dst);
1594       }
1595       Inst->eraseFromParent();
1596       continue;
1597     }
1598     case AMDGPU::S_AND_B64:
1599       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1600       Inst->eraseFromParent();
1601       continue;
1602
1603     case AMDGPU::S_OR_B64:
1604       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1605       Inst->eraseFromParent();
1606       continue;
1607
1608     case AMDGPU::S_XOR_B64:
1609       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1610       Inst->eraseFromParent();
1611       continue;
1612
1613     case AMDGPU::S_NOT_B64:
1614       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1615       Inst->eraseFromParent();
1616       continue;
1617
1618     case AMDGPU::S_BCNT1_I32_B64:
1619       splitScalar64BitBCNT(Worklist, Inst);
1620       Inst->eraseFromParent();
1621       continue;
1622
1623     case AMDGPU::S_BFE_U64:
1624     case AMDGPU::S_BFE_I64:
1625     case AMDGPU::S_BFM_B64:
1626       llvm_unreachable("Moving this op to VALU not implemented");
1627     }
1628
1629     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1630       // We cannot move this instruction to the VALU, so we should try to
1631       // legalize its operands instead.
1632       legalizeOperands(Inst);
1633       continue;
1634     }
1635
1636     // Use the new VALU Opcode.
1637     const MCInstrDesc &NewDesc = get(NewOpcode);
1638     Inst->setDesc(NewDesc);
1639
1640     // Remove any references to SCC. Vector instructions can't read from it, and
1641     // We're just about to add the implicit use / defs of VCC, and we don't want
1642     // both.
1643     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1644       MachineOperand &Op = Inst->getOperand(i);
1645       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1646         Inst->RemoveOperand(i);
1647     }
1648
1649     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1650       // We are converting these to a BFE, so we need to add the missing
1651       // operands for the size and offset.
1652       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1653       Inst->addOperand(MachineOperand::CreateImm(0));
1654       Inst->addOperand(MachineOperand::CreateImm(Size));
1655
1656     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1657       // The VALU version adds the second operand to the result, so insert an
1658       // extra 0 operand.
1659       Inst->addOperand(MachineOperand::CreateImm(0));
1660     }
1661
1662     addDescImplicitUseDef(NewDesc, Inst);
1663
1664     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1665       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1666       // If we need to move this to VGPRs, we need to unpack the second operand
1667       // back into the 2 separate ones for bit offset and width.
1668       assert(OffsetWidthOp.isImm() &&
1669              "Scalar BFE is only implemented for constant width and offset");
1670       uint32_t Imm = OffsetWidthOp.getImm();
1671
1672       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1673       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1674       Inst->RemoveOperand(2); // Remove old immediate.
1675       Inst->addOperand(MachineOperand::CreateImm(Offset));
1676       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1677     }
1678
1679     // Update the destination register class.
1680
1681     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1682
1683     switch (Opcode) {
1684       // For target instructions, getOpRegClass just returns the virtual
1685       // register class associated with the operand, so we need to find an
1686       // equivalent VGPR register class in order to move the instruction to the
1687       // VALU.
1688     case AMDGPU::COPY:
1689     case AMDGPU::PHI:
1690     case AMDGPU::REG_SEQUENCE:
1691     case AMDGPU::INSERT_SUBREG:
1692       if (RI.hasVGPRs(NewDstRC))
1693         continue;
1694       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1695       if (!NewDstRC)
1696         continue;
1697       break;
1698     default:
1699       break;
1700     }
1701
1702     unsigned DstReg = Inst->getOperand(0).getReg();
1703     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1704     MRI.replaceRegWith(DstReg, NewDstReg);
1705
1706     // Legalize the operands
1707     legalizeOperands(Inst);
1708
1709     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1710            E = MRI.use_end(); I != E; ++I) {
1711       MachineInstr &UseMI = *I->getParent();
1712       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1713         Worklist.push_back(&UseMI);
1714       }
1715     }
1716   }
1717 }
1718
1719 //===----------------------------------------------------------------------===//
1720 // Indirect addressing callbacks
1721 //===----------------------------------------------------------------------===//
1722
1723 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1724                                                  unsigned Channel) const {
1725   assert(Channel == 0);
1726   return RegIndex;
1727 }
1728
1729 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1730   return &AMDGPU::VReg_32RegClass;
1731 }
1732
1733 void SIInstrInfo::splitScalar64BitUnaryOp(
1734   SmallVectorImpl<MachineInstr *> &Worklist,
1735   MachineInstr *Inst,
1736   unsigned Opcode) const {
1737   MachineBasicBlock &MBB = *Inst->getParent();
1738   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1739
1740   MachineOperand &Dest = Inst->getOperand(0);
1741   MachineOperand &Src0 = Inst->getOperand(1);
1742   DebugLoc DL = Inst->getDebugLoc();
1743
1744   MachineBasicBlock::iterator MII = Inst;
1745
1746   const MCInstrDesc &InstDesc = get(Opcode);
1747   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1748     MRI.getRegClass(Src0.getReg()) :
1749     &AMDGPU::SGPR_32RegClass;
1750
1751   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1752
1753   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1754                                                        AMDGPU::sub0, Src0SubRC);
1755
1756   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1757   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1758
1759   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1760   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1761     .addOperand(SrcReg0Sub0);
1762
1763   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1764                                                        AMDGPU::sub1, Src0SubRC);
1765
1766   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1767   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1768     .addOperand(SrcReg0Sub1);
1769
1770   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1771   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1772     .addReg(DestSub0)
1773     .addImm(AMDGPU::sub0)
1774     .addReg(DestSub1)
1775     .addImm(AMDGPU::sub1);
1776
1777   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1778
1779   // Try to legalize the operands in case we need to swap the order to keep it
1780   // valid.
1781   Worklist.push_back(LoHalf);
1782   Worklist.push_back(HiHalf);
1783 }
1784
1785 void SIInstrInfo::splitScalar64BitBinaryOp(
1786   SmallVectorImpl<MachineInstr *> &Worklist,
1787   MachineInstr *Inst,
1788   unsigned Opcode) const {
1789   MachineBasicBlock &MBB = *Inst->getParent();
1790   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1791
1792   MachineOperand &Dest = Inst->getOperand(0);
1793   MachineOperand &Src0 = Inst->getOperand(1);
1794   MachineOperand &Src1 = Inst->getOperand(2);
1795   DebugLoc DL = Inst->getDebugLoc();
1796
1797   MachineBasicBlock::iterator MII = Inst;
1798
1799   const MCInstrDesc &InstDesc = get(Opcode);
1800   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1801     MRI.getRegClass(Src0.getReg()) :
1802     &AMDGPU::SGPR_32RegClass;
1803
1804   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1805   const TargetRegisterClass *Src1RC = Src1.isReg() ?
1806     MRI.getRegClass(Src1.getReg()) :
1807     &AMDGPU::SGPR_32RegClass;
1808
1809   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
1810
1811   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1812                                                        AMDGPU::sub0, Src0SubRC);
1813   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1814                                                        AMDGPU::sub0, Src1SubRC);
1815
1816   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1817   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1818
1819   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1820   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1821     .addOperand(SrcReg0Sub0)
1822     .addOperand(SrcReg1Sub0);
1823
1824   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1825                                                        AMDGPU::sub1, Src0SubRC);
1826   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1827                                                        AMDGPU::sub1, Src1SubRC);
1828
1829   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1830   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1831     .addOperand(SrcReg0Sub1)
1832     .addOperand(SrcReg1Sub1);
1833
1834   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1835   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1836     .addReg(DestSub0)
1837     .addImm(AMDGPU::sub0)
1838     .addReg(DestSub1)
1839     .addImm(AMDGPU::sub1);
1840
1841   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1842
1843   // Try to legalize the operands in case we need to swap the order to keep it
1844   // valid.
1845   Worklist.push_back(LoHalf);
1846   Worklist.push_back(HiHalf);
1847 }
1848
1849 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
1850                                        MachineInstr *Inst) const {
1851   MachineBasicBlock &MBB = *Inst->getParent();
1852   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1853
1854   MachineBasicBlock::iterator MII = Inst;
1855   DebugLoc DL = Inst->getDebugLoc();
1856
1857   MachineOperand &Dest = Inst->getOperand(0);
1858   MachineOperand &Src = Inst->getOperand(1);
1859
1860   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
1861   const TargetRegisterClass *SrcRC = Src.isReg() ?
1862     MRI.getRegClass(Src.getReg()) :
1863     &AMDGPU::SGPR_32RegClass;
1864
1865   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1866   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1867
1868   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
1869
1870   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1871                                                       AMDGPU::sub0, SrcSubRC);
1872   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1873                                                       AMDGPU::sub1, SrcSubRC);
1874
1875   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
1876     .addOperand(SrcRegSub0)
1877     .addImm(0);
1878
1879   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
1880     .addOperand(SrcRegSub1)
1881     .addReg(MidReg);
1882
1883   MRI.replaceRegWith(Dest.getReg(), ResultReg);
1884
1885   Worklist.push_back(First);
1886   Worklist.push_back(Second);
1887 }
1888
1889 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
1890                                         MachineInstr *Inst) const {
1891   // Add the implict and explicit register definitions.
1892   if (NewDesc.ImplicitUses) {
1893     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
1894       unsigned Reg = NewDesc.ImplicitUses[i];
1895       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
1896     }
1897   }
1898
1899   if (NewDesc.ImplicitDefs) {
1900     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
1901       unsigned Reg = NewDesc.ImplicitDefs[i];
1902       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
1903     }
1904   }
1905 }
1906
1907 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
1908                                    MachineBasicBlock *MBB,
1909                                    MachineBasicBlock::iterator I,
1910                                    unsigned ValueReg,
1911                                    unsigned Address, unsigned OffsetReg) const {
1912   const DebugLoc &DL = MBB->findDebugLoc(I);
1913   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1914                                       getIndirectIndexBegin(*MBB->getParent()));
1915
1916   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
1917           .addReg(IndirectBaseReg, RegState::Define)
1918           .addOperand(I->getOperand(0))
1919           .addReg(IndirectBaseReg)
1920           .addReg(OffsetReg)
1921           .addImm(0)
1922           .addReg(ValueReg);
1923 }
1924
1925 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
1926                                    MachineBasicBlock *MBB,
1927                                    MachineBasicBlock::iterator I,
1928                                    unsigned ValueReg,
1929                                    unsigned Address, unsigned OffsetReg) const {
1930   const DebugLoc &DL = MBB->findDebugLoc(I);
1931   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1932                                       getIndirectIndexBegin(*MBB->getParent()));
1933
1934   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
1935           .addOperand(I->getOperand(0))
1936           .addOperand(I->getOperand(1))
1937           .addReg(IndirectBaseReg)
1938           .addReg(OffsetReg)
1939           .addImm(0);
1940
1941 }
1942
1943 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1944                                             const MachineFunction &MF) const {
1945   int End = getIndirectIndexEnd(MF);
1946   int Begin = getIndirectIndexBegin(MF);
1947
1948   if (End == -1)
1949     return;
1950
1951
1952   for (int Index = Begin; Index <= End; ++Index)
1953     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
1954
1955   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
1956     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
1957
1958   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
1959     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
1960
1961   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
1962     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
1963
1964   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
1965     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
1966
1967   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
1968     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
1969 }
1970
1971 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
1972                                                    unsigned OperandName) const {
1973   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
1974   if (Idx == -1)
1975     return nullptr;
1976
1977   return &MI.getOperand(Idx);
1978 }