lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/IR/Function.h"
  23 #include "llvm/MC/MCInstrDesc.h"
  24
  25 using namespace llvm;
  26
  27 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  28   : AMDGPUInstrInfo(st),
  29     RI(st) { }
  30
  31 //===----------------------------------------------------------------------===//
  32 // TargetInstrInfo callbacks
  33 //===----------------------------------------------------------------------===//
  34
  35 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  36   unsigned N = Node->getNumOperands();
  37   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  38     --N;
  39   return N;
  40 }
  41
  42 static SDValue findChainOperand(SDNode *Load) {
  43   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  44   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  45   return LastOp;
  46 }
  47
  48 /// \brief Returns true if both nodes have the same value for the given
  49 ///        operand \p Op, or if both nodes do not have this operand.
  50 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  51   unsigned Opc0 = N0->getMachineOpcode();
  52   unsigned Opc1 = N1->getMachineOpcode();
  53
  54   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  55   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  56
  57   if (Op0Idx == -1 && Op1Idx == -1)
  58     return true;
  59
  60
  61   if ((Op0Idx == -1 && Op1Idx != -1) ||
  62       (Op1Idx == -1 && Op0Idx != -1))
  63     return false;
  64
  65   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  66   // which includes the result as the first operand. We are indexing into the
  67   // MachineSDNode's operands, so we need to skip the result operand to get
  68   // the real index.
  69   --Op0Idx;
  70   --Op1Idx;
  71
  72   return N0->getOperand(Op0Idx) == N0->getOperand(Op1Idx);
  73 }
  74
  75 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  76                                           int64_t &Offset0,
  77                                           int64_t &Offset1) const {
  78   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  79     return false;
  80
  81   unsigned Opc0 = Load0->getMachineOpcode();
  82   unsigned Opc1 = Load1->getMachineOpcode();
  83
  84   // Make sure both are actually loads.
  85   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  86     return false;
  87
  88   if (isDS(Opc0) && isDS(Opc1)) {
  89     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
  90
  91     // TODO: Also shouldn't see read2st
  92     assert(Opc0 != AMDGPU::DS_READ2_B32 &&
  93            Opc0 != AMDGPU::DS_READ2_B64 &&
  94            Opc1 != AMDGPU::DS_READ2_B32 &&
  95            Opc1 != AMDGPU::DS_READ2_B64);
  96
  97     // Check base reg.
  98     if (Load0->getOperand(1) != Load1->getOperand(1))
  99       return false;
 100
 101     // Check chain.
 102     if (findChainOperand(Load0) != findChainOperand(Load1))
 103       return false;
 104
 105     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 106     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 107     return true;
 108   }
 109
 110   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 111     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 112
 113     // Check base reg.
 114     if (Load0->getOperand(0) != Load1->getOperand(0))
 115       return false;
 116
 117     // Check chain.
 118     if (findChainOperand(Load0) != findChainOperand(Load1))
 119       return false;
 120
 121     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 122     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 123     return true;
 124   }
 125
 126   // MUBUF and MTBUF can access the same addresses.
 127   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 128
 129     // MUBUF and MTBUF have vaddr at different indices.
 130     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 131         findChainOperand(Load0) != findChainOperand(Load1) ||
 132         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 133         !nodesHaveSameOperandValue(Load1, Load1, AMDGPU::OpName::srsrc))
 134       return false;
 135
 136     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 137     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 138
 139     if (OffIdx0 == -1 || OffIdx1 == -1)
 140       return false;
 141
 142     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 143     // inlcude the output in the operand list, but SDNodes don't, we need to
 144     // subtract the index by one.
 145     --OffIdx0;
 146     --OffIdx1;
 147
 148     SDValue Off0 = Load0->getOperand(OffIdx0);
 149     SDValue Off1 = Load1->getOperand(OffIdx1);
 150
 151     // The offset might be a FrameIndexSDNode.
 152     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 153       return false;
 154
 155     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 156     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 157     return true;
 158   }
 159
 160   return false;
 161 }
 162
 163 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 164                                        unsigned &BaseReg, unsigned &Offset,
 165                                        const TargetRegisterInfo *TRI) const {
 166   unsigned Opc = LdSt->getOpcode();
 167   if (isDS(Opc)) {
 168     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 169                                                       AMDGPU::OpName::offset);
 170     if (OffsetImm) {
 171       // Normal, single offset LDS instruction.
 172       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 173                                                       AMDGPU::OpName::addr);
 174
 175       BaseReg = AddrReg->getReg();
 176       Offset = OffsetImm->getImm();
 177       return true;
 178     }
 179
 180     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 181     // these as a load with a single offset if the 2 offsets are consecutive. We
 182     // will use this for some partially aligned loads.
 183     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 184                                                        AMDGPU::OpName::offset0);
 185     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 186                                                        AMDGPU::OpName::offset1);
 187
 188     uint8_t Offset0 = Offset0Imm->getImm();
 189     uint8_t Offset1 = Offset1Imm->getImm();
 190     assert(Offset1 > Offset0);
 191
 192     if (Offset1 - Offset0 == 1) {
 193       // Each of these offsets is in element sized units, so we need to convert
 194       // to bytes of the individual reads.
 195
 196       unsigned EltSize;
 197       if (LdSt->mayLoad())
 198         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 199       else {
 200         assert(LdSt->mayStore());
 201         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 202         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 203       }
 204
 205       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 206                                                       AMDGPU::OpName::addr);
 207       BaseReg = AddrReg->getReg();
 208       Offset = EltSize * Offset0;
 209       return true;
 210     }
 211
 212     return false;
 213   }
 214
 215   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 216     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 217       return false;
 218
 219     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 220                                                     AMDGPU::OpName::vaddr);
 221     if (!AddrReg)
 222       return false;
 223
 224     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 225                                                       AMDGPU::OpName::offset);
 226     BaseReg = AddrReg->getReg();
 227     Offset = OffsetImm->getImm();
 228     return true;
 229   }
 230
 231   if (isSMRD(Opc)) {
 232     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 233                                                       AMDGPU::OpName::offset);
 234     if (!OffsetImm)
 235       return false;
 236
 237     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 238                                                      AMDGPU::OpName::sbase);
 239     BaseReg = SBaseReg->getReg();
 240     Offset = OffsetImm->getImm();
 241     return true;
 242   }
 243
 244   return false;
 245 }
 246
 247 void
 248 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 249                          MachineBasicBlock::iterator MI, DebugLoc DL,
 250                          unsigned DestReg, unsigned SrcReg,
 251                          bool KillSrc) const {
 252
 253   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 254   // the backend.  While it may be theoretically possible to do this, it should
 255   // never be necessary.
 256   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 257
 258   static const int16_t Sub0_15[] = {
 259     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 260     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 261     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 262     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 263   };
 264
 265   static const int16_t Sub0_7[] = {
 266     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 267     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 268   };
 269
 270   static const int16_t Sub0_3[] = {
 271     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 272   };
 273
 274   static const int16_t Sub0_2[] = {
 275     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 276   };
 277
 278   static const int16_t Sub0_1[] = {
 279     AMDGPU::sub0, AMDGPU::sub1, 0
 280   };
 281
 282   unsigned Opcode;
 283   const int16_t *SubIndices;
 284
 285   if (AMDGPU::M0 == DestReg) {
 286     // Check if M0 isn't already set to this value
 287     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 288       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 289
 290       if (!I->definesRegister(AMDGPU::M0))
 291         continue;
 292
 293       unsigned Opc = I->getOpcode();
 294       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 295         break;
 296
 297       if (!I->readsRegister(SrcReg))
 298         break;
 299
 300       // The copy isn't necessary
 301       return;
 302     }
 303   }
 304
 305   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 306     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 307     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 308             .addReg(SrcReg, getKillRegState(KillSrc));
 309     return;
 310
 311   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 312     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 313     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 314             .addReg(SrcReg, getKillRegState(KillSrc));
 315     return;
 316
 317   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 318     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 319     Opcode = AMDGPU::S_MOV_B32;
 320     SubIndices = Sub0_3;
 321
 322   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 323     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 324     Opcode = AMDGPU::S_MOV_B32;
 325     SubIndices = Sub0_7;
 326
 327   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 328     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 329     Opcode = AMDGPU::S_MOV_B32;
 330     SubIndices = Sub0_15;
 331
 332   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 333     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 334            AMDGPU::SReg_32RegClass.contains(SrcReg));
 335     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 336             .addReg(SrcReg, getKillRegState(KillSrc));
 337     return;
 338
 339   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 340     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 341            AMDGPU::SReg_64RegClass.contains(SrcReg));
 342     Opcode = AMDGPU::V_MOV_B32_e32;
 343     SubIndices = Sub0_1;
 344
 345   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 346     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 347     Opcode = AMDGPU::V_MOV_B32_e32;
 348     SubIndices = Sub0_2;
 349
 350   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 351     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 352            AMDGPU::SReg_128RegClass.contains(SrcReg));
 353     Opcode = AMDGPU::V_MOV_B32_e32;
 354     SubIndices = Sub0_3;
 355
 356   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 357     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 358            AMDGPU::SReg_256RegClass.contains(SrcReg));
 359     Opcode = AMDGPU::V_MOV_B32_e32;
 360     SubIndices = Sub0_7;
 361
 362   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 363     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 364            AMDGPU::SReg_512RegClass.contains(SrcReg));
 365     Opcode = AMDGPU::V_MOV_B32_e32;
 366     SubIndices = Sub0_15;
 367
 368   } else {
 369     llvm_unreachable("Can't copy register!");
 370   }
 371
 372   while (unsigned SubIdx = *SubIndices++) {
 373     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 374       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 375
 376     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 377
 378     if (*SubIndices)
 379       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 380   }
 381 }
 382
 383 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 384   int NewOpc;
 385
 386   // Try to map original to commuted opcode
 387   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 388     return NewOpc;
 389
 390   // Try to map commuted to original opcode
 391   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 392     return NewOpc;
 393
 394   return Opcode;
 395 }
 396
 397 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 398                                       MachineBasicBlock::iterator MI,
 399                                       unsigned SrcReg, bool isKill,
 400                                       int FrameIndex,
 401                                       const TargetRegisterClass *RC,
 402                                       const TargetRegisterInfo *TRI) const {
 403   MachineFunction *MF = MBB.getParent();
 404   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 405   MachineRegisterInfo &MRI = MF->getRegInfo();
 406   DebugLoc DL = MBB.findDebugLoc(MI);
 407   unsigned KillFlag = isKill ? RegState::Kill : 0;
 408
 409   if (RI.hasVGPRs(RC)) {
 410     LLVMContext &Ctx = MF->getFunction()->getContext();
 411     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Can't spill VGPR!");
 412     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 413             .addReg(SrcReg);
 414   } else if (TRI->getCommonSubClass(RC, &AMDGPU::SGPR_32RegClass)) {
 415     unsigned Lane = MFI->SpillTracker.reserveLanes(MRI, MF);
 416     unsigned TgtReg = MFI->SpillTracker.LaneVGPR;
 417
 418     BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32), TgtReg)
 419             .addReg(SrcReg, KillFlag)
 420             .addImm(Lane);
 421     MFI->SpillTracker.addSpilledReg(FrameIndex, TgtReg, Lane);
 422   } else if (RI.isSGPRClass(RC)) {
 423     // We are only allowed to create one new instruction when spilling
 424     // registers, so we need to use pseudo instruction for vector
 425     // registers.
 426     //
 427     // Reserve a spot in the spill tracker for each sub-register of
 428     // the vector register.
 429     unsigned NumSubRegs = RC->getSize() / 4;
 430     unsigned FirstLane = MFI->SpillTracker.reserveLanes(MRI, MF, NumSubRegs);
 431     MFI->SpillTracker.addSpilledReg(FrameIndex, MFI->SpillTracker.LaneVGPR,
 432                                     FirstLane);
 433
 434     unsigned Opcode;
 435     switch (RC->getSize() * 8) {
 436     case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 437     case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 438     case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 439     case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 440     default: llvm_unreachable("Cannot spill register class");
 441     }
 442
 443     BuildMI(MBB, MI, DL, get(Opcode), MFI->SpillTracker.LaneVGPR)
 444             .addReg(SrcReg)
 445             .addImm(FrameIndex);
 446   } else {
 447     llvm_unreachable("VGPR spilling not supported");
 448   }
 449 }
 450
 451 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 452                                        MachineBasicBlock::iterator MI,
 453                                        unsigned DestReg, int FrameIndex,
 454                                        const TargetRegisterClass *RC,
 455                                        const TargetRegisterInfo *TRI) const {
 456   MachineFunction *MF = MBB.getParent();
 457   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 458   DebugLoc DL = MBB.findDebugLoc(MI);
 459
 460   if (RI.hasVGPRs(RC)) {
 461     LLVMContext &Ctx = MF->getFunction()->getContext();
 462     Ctx.emitError("SIInstrInfo::loadRegToStackSlot - Can't retrieve spilled VGPR!");
 463     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 464             .addImm(0);
 465   } else if (RI.isSGPRClass(RC)){
 466     unsigned Opcode;
 467     switch(RC->getSize() * 8) {
 468     case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 469     case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 470     case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 471     case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 472     case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 473     default: llvm_unreachable("Cannot spill register class");
 474     }
 475
 476     SIMachineFunctionInfo::SpilledReg Spill =
 477         MFI->SpillTracker.getSpilledReg(FrameIndex);
 478
 479     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 480             .addReg(Spill.VGPR)
 481             .addImm(FrameIndex);
 482   } else {
 483     llvm_unreachable("VGPR spilling not supported");
 484   }
 485 }
 486
 487 static unsigned getNumSubRegsForSpillOp(unsigned Op) {
 488
 489   switch (Op) {
 490   case AMDGPU::SI_SPILL_S512_SAVE:
 491   case AMDGPU::SI_SPILL_S512_RESTORE:
 492     return 16;
 493   case AMDGPU::SI_SPILL_S256_SAVE:
 494   case AMDGPU::SI_SPILL_S256_RESTORE:
 495     return 8;
 496   case AMDGPU::SI_SPILL_S128_SAVE:
 497   case AMDGPU::SI_SPILL_S128_RESTORE:
 498     return 4;
 499   case AMDGPU::SI_SPILL_S64_SAVE:
 500   case AMDGPU::SI_SPILL_S64_RESTORE:
 501     return 2;
 502   case AMDGPU::SI_SPILL_S32_RESTORE:
 503     return 1;
 504   default: llvm_unreachable("Invalid spill opcode");
 505   }
 506 }
 507
 508 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 509                              int Count) const {
 510   while (Count > 0) {
 511     int Arg;
 512     if (Count >= 8)
 513       Arg = 7;
 514     else
 515       Arg = Count - 1;
 516     Count -= 8;
 517     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 518             .addImm(Arg);
 519   }
 520 }
 521
 522 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 523   SIMachineFunctionInfo *MFI =
 524       MI->getParent()->getParent()->getInfo<SIMachineFunctionInfo>();
 525   MachineBasicBlock &MBB = *MI->getParent();
 526   DebugLoc DL = MBB.findDebugLoc(MI);
 527   switch (MI->getOpcode()) {
 528   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 529
 530   // SGPR register spill
 531   case AMDGPU::SI_SPILL_S512_SAVE:
 532   case AMDGPU::SI_SPILL_S256_SAVE:
 533   case AMDGPU::SI_SPILL_S128_SAVE:
 534   case AMDGPU::SI_SPILL_S64_SAVE: {
 535     unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 536     unsigned FrameIndex = MI->getOperand(2).getImm();
 537
 538     for (unsigned i = 0, e = NumSubRegs; i < e; ++i) {
 539       SIMachineFunctionInfo::SpilledReg Spill;
 540       unsigned SubReg = RI.getPhysRegSubReg(MI->getOperand(1).getReg(),
 541                                             &AMDGPU::SGPR_32RegClass, i);
 542       Spill = MFI->SpillTracker.getSpilledReg(FrameIndex);
 543
 544       BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32),
 545               MI->getOperand(0).getReg())
 546               .addReg(SubReg)
 547               .addImm(Spill.Lane + i);
 548     }
 549     MI->eraseFromParent();
 550     break;
 551   }
 552
 553   // SGPR register restore
 554   case AMDGPU::SI_SPILL_S512_RESTORE:
 555   case AMDGPU::SI_SPILL_S256_RESTORE:
 556   case AMDGPU::SI_SPILL_S128_RESTORE:
 557   case AMDGPU::SI_SPILL_S64_RESTORE:
 558   case AMDGPU::SI_SPILL_S32_RESTORE: {
 559     unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 560
 561     for (unsigned i = 0, e = NumSubRegs; i < e; ++i) {
 562       SIMachineFunctionInfo::SpilledReg Spill;
 563       unsigned FrameIndex = MI->getOperand(2).getImm();
 564       unsigned SubReg = RI.getPhysRegSubReg(MI->getOperand(0).getReg(),
 565                                    &AMDGPU::SGPR_32RegClass, i);
 566       Spill = MFI->SpillTracker.getSpilledReg(FrameIndex);
 567
 568       BuildMI(MBB, MI, DL, get(AMDGPU::V_READLANE_B32), SubReg)
 569               .addReg(MI->getOperand(1).getReg())
 570               .addImm(Spill.Lane + i);
 571     }
 572     insertNOPs(MI, 3);
 573     MI->eraseFromParent();
 574     break;
 575   }
 576   case AMDGPU::SI_CONSTDATA_PTR: {
 577     unsigned Reg = MI->getOperand(0).getReg();
 578     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 579     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 580
 581     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 582
 583     // Add 32-bit offset from this instruction to the start of the constant data.
 584     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_I32), RegLo)
 585             .addReg(RegLo)
 586             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 587             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 588     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 589             .addReg(RegHi)
 590             .addImm(0)
 591             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 592             .addReg(AMDGPU::SCC, RegState::Implicit);
 593     MI->eraseFromParent();
 594     break;
 595   }
 596   }
 597   return true;
 598 }
 599
 600 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 601                                               bool NewMI) const {
 602
 603   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 604     return nullptr;
 605
 606   // Make sure it s legal to commute operands for VOP2.
 607   if (isVOP2(MI->getOpcode()) &&
 608       (!isOperandLegal(MI, 1, &MI->getOperand(2)) ||
 609        !isOperandLegal(MI, 2, &MI->getOperand(1))))
 610     return nullptr;
 611
 612   if (!MI->getOperand(2).isReg()) {
 613     // XXX: Commute instructions with FPImm operands
 614     if (NewMI || MI->getOperand(2).isFPImm() ||
 615        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 616       return nullptr;
 617     }
 618
 619     // XXX: Commute VOP3 instructions with abs and neg set .
 620     const MachineOperand *Abs = getNamedOperand(*MI, AMDGPU::OpName::abs);
 621     const MachineOperand *Neg = getNamedOperand(*MI, AMDGPU::OpName::neg);
 622     const MachineOperand *Src0Mods = getNamedOperand(*MI,
 623                                           AMDGPU::OpName::src0_modifiers);
 624     const MachineOperand *Src1Mods = getNamedOperand(*MI,
 625                                           AMDGPU::OpName::src1_modifiers);
 626     const MachineOperand *Src2Mods = getNamedOperand(*MI,
 627                                           AMDGPU::OpName::src2_modifiers);
 628
 629     if ((Abs && Abs->getImm()) || (Neg && Neg->getImm()) ||
 630         (Src0Mods && Src0Mods->getImm()) || (Src1Mods && Src1Mods->getImm()) ||
 631         (Src2Mods && Src2Mods->getImm()))
 632       return nullptr;
 633
 634     unsigned Reg = MI->getOperand(1).getReg();
 635     unsigned SubReg = MI->getOperand(1).getSubReg();
 636     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 637     MI->getOperand(2).ChangeToRegister(Reg, false);
 638     MI->getOperand(2).setSubReg(SubReg);
 639   } else {
 640     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 641   }
 642
 643   if (MI)
 644     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 645
 646   return MI;
 647 }
 648
 649 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 650                                          MachineBasicBlock::iterator I,
 651                                          unsigned DstReg,
 652                                          unsigned SrcReg) const {
 653   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 654                  DstReg) .addReg(SrcReg);
 655 }
 656
 657 bool SIInstrInfo::isMov(unsigned Opcode) const {
 658   switch(Opcode) {
 659   default: return false;
 660   case AMDGPU::S_MOV_B32:
 661   case AMDGPU::S_MOV_B64:
 662   case AMDGPU::V_MOV_B32_e32:
 663   case AMDGPU::V_MOV_B32_e64:
 664     return true;
 665   }
 666 }
 667
 668 bool
 669 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 670   return RC != &AMDGPU::EXECRegRegClass;
 671 }
 672
 673 bool
 674 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 675                                          AliasAnalysis *AA) const {
 676   switch(MI->getOpcode()) {
 677   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 678   case AMDGPU::S_MOV_B32:
 679   case AMDGPU::S_MOV_B64:
 680   case AMDGPU::V_MOV_B32_e32:
 681     return MI->getOperand(1).isImm();
 682   }
 683 }
 684
 685 namespace llvm {
 686 namespace AMDGPU {
 687 // Helper function generated by tablegen.  We are wrapping this with
 688 // an SIInstrInfo function that returns bool rather than int.
 689 int isDS(uint16_t Opcode);
 690 }
 691 }
 692
 693 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 694   return ::AMDGPU::isDS(Opcode) != -1;
 695 }
 696
 697 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 698   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 699 }
 700
 701 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 702   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 703 }
 704
 705 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 706   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 707 }
 708
 709 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 710   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 711 }
 712
 713 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 714   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 715 }
 716
 717 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 718   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 719 }
 720
 721 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 722   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 723 }
 724
 725 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 726   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 727 }
 728
 729 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 730   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 731 }
 732
 733 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 734   int32_t Val = Imm.getSExtValue();
 735   if (Val >= -16 && Val <= 64)
 736     return true;
 737
 738   // The actual type of the operand does not seem to matter as long
 739   // as the bits match one of the inline immediate values.  For example:
 740   //
 741   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 742   // so it is a legal inline immediate.
 743   //
 744   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 745   // floating-point, so it is a legal inline immediate.
 746
 747   return (APInt::floatToBits(0.0f) == Imm) ||
 748          (APInt::floatToBits(1.0f) == Imm) ||
 749          (APInt::floatToBits(-1.0f) == Imm) ||
 750          (APInt::floatToBits(0.5f) == Imm) ||
 751          (APInt::floatToBits(-0.5f) == Imm) ||
 752          (APInt::floatToBits(2.0f) == Imm) ||
 753          (APInt::floatToBits(-2.0f) == Imm) ||
 754          (APInt::floatToBits(4.0f) == Imm) ||
 755          (APInt::floatToBits(-4.0f) == Imm);
 756 }
 757
 758 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 759   if (MO.isImm())
 760     return isInlineConstant(APInt(32, MO.getImm(), true));
 761
 762   if (MO.isFPImm()) {
 763     APFloat FpImm = MO.getFPImm()->getValueAPF();
 764     return isInlineConstant(FpImm.bitcastToAPInt());
 765   }
 766
 767   return false;
 768 }
 769
 770 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 771   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 772 }
 773
 774 static bool compareMachineOp(const MachineOperand &Op0,
 775                              const MachineOperand &Op1) {
 776   if (Op0.getType() != Op1.getType())
 777     return false;
 778
 779   switch (Op0.getType()) {
 780   case MachineOperand::MO_Register:
 781     return Op0.getReg() == Op1.getReg();
 782   case MachineOperand::MO_Immediate:
 783     return Op0.getImm() == Op1.getImm();
 784   case MachineOperand::MO_FPImmediate:
 785     return Op0.getFPImm() == Op1.getFPImm();
 786   default:
 787     llvm_unreachable("Didn't expect to be comparing these operand types");
 788   }
 789 }
 790
 791 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 792                                  const MachineOperand &MO) const {
 793   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 794
 795   assert(MO.isImm() || MO.isFPImm());
 796
 797   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 798     return true;
 799
 800   if (OpInfo.RegClass < 0)
 801     return false;
 802
 803   return RI.regClassCanUseImmediate(OpInfo.RegClass);
 804 }
 805
 806 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 807   switch (AS) {
 808   case AMDGPUAS::GLOBAL_ADDRESS: {
 809     // MUBUF instructions a 12-bit offset in bytes.
 810     return isUInt<12>(OffsetSize);
 811   }
 812   case AMDGPUAS::CONSTANT_ADDRESS: {
 813     // SMRD instructions have an 8-bit offset in dwords.
 814     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 815   }
 816   case AMDGPUAS::LOCAL_ADDRESS:
 817   case AMDGPUAS::REGION_ADDRESS: {
 818     // The single offset versions have a 16-bit offset in bytes.
 819     return isUInt<16>(OffsetSize);
 820   }
 821   case AMDGPUAS::PRIVATE_ADDRESS:
 822     // Indirect register addressing does not use any offsets.
 823   default:
 824     return 0;
 825   }
 826 }
 827
 828 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 829   return AMDGPU::getVOPe32(Opcode) != -1;
 830 }
 831
 832 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 833   // The src0_modifier operand is present on all instructions
 834   // that have modifiers.
 835
 836   return AMDGPU::getNamedOperandIdx(Opcode,
 837                                     AMDGPU::OpName::src0_modifiers) != -1;
 838 }
 839
 840 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 841                                     StringRef &ErrInfo) const {
 842   uint16_t Opcode = MI->getOpcode();
 843   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 844   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 845   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 846
 847   // Make sure the number of operands is correct.
 848   const MCInstrDesc &Desc = get(Opcode);
 849   if (!Desc.isVariadic() &&
 850       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 851      ErrInfo = "Instruction has wrong number of operands.";
 852      return false;
 853   }
 854
 855   // Make sure the register classes are correct
 856   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 857     switch (Desc.OpInfo[i].OperandType) {
 858     case MCOI::OPERAND_REGISTER: {
 859       int RegClass = Desc.OpInfo[i].RegClass;
 860       if (!RI.regClassCanUseImmediate(RegClass) &&
 861           (MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm())) {
 862         // Handle some special cases:
 863         // Src0 can of VOP1, VOP2, VOPC can be an immediate no matter what
 864         // the register class.
 865         if (i != Src0Idx || (!isVOP1(Opcode) && !isVOP2(Opcode) &&
 866                                   !isVOPC(Opcode))) {
 867           ErrInfo = "Expected register, but got immediate";
 868           return false;
 869         }
 870       }
 871     }
 872       break;
 873     case MCOI::OPERAND_IMMEDIATE:
 874       // Check if this operand is an immediate.
 875       // FrameIndex operands will be replaced by immediates, so they are
 876       // allowed.
 877       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
 878           !MI->getOperand(i).isFI()) {
 879         ErrInfo = "Expected immediate, but got non-immediate";
 880         return false;
 881       }
 882       // Fall-through
 883     default:
 884       continue;
 885     }
 886
 887     if (!MI->getOperand(i).isReg())
 888       continue;
 889
 890     int RegClass = Desc.OpInfo[i].RegClass;
 891     if (RegClass != -1) {
 892       unsigned Reg = MI->getOperand(i).getReg();
 893       if (TargetRegisterInfo::isVirtualRegister(Reg))
 894         continue;
 895
 896       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
 897       if (!RC->contains(Reg)) {
 898         ErrInfo = "Operand has incorrect register class.";
 899         return false;
 900       }
 901     }
 902   }
 903
 904
 905   // Verify VOP*
 906   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 907     unsigned ConstantBusCount = 0;
 908     unsigned SGPRUsed = AMDGPU::NoRegister;
 909     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 910       const MachineOperand &MO = MI->getOperand(i);
 911       if (MO.isReg() && MO.isUse() &&
 912           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 913
 914         // EXEC register uses the constant bus.
 915         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 916           ++ConstantBusCount;
 917
 918         // SGPRs use the constant bus
 919         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 920             (!MO.isImplicit() &&
 921             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 922             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 923           if (SGPRUsed != MO.getReg()) {
 924             ++ConstantBusCount;
 925             SGPRUsed = MO.getReg();
 926           }
 927         }
 928       }
 929       // Literal constants use the constant bus.
 930       if (isLiteralConstant(MO))
 931         ++ConstantBusCount;
 932     }
 933     if (ConstantBusCount > 1) {
 934       ErrInfo = "VOP* instruction uses the constant bus more than once";
 935       return false;
 936     }
 937   }
 938
 939   // Verify SRC1 for VOP2 and VOPC
 940   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 941     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 942     if (Src1.isImm() || Src1.isFPImm()) {
 943       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 944       return false;
 945     }
 946   }
 947
 948   // Verify VOP3
 949   if (isVOP3(Opcode)) {
 950     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 951       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 952       return false;
 953     }
 954     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 955       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 956       return false;
 957     }
 958     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 959       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 960       return false;
 961     }
 962   }
 963
 964   // Verify misc. restrictions on specific instructions.
 965   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
 966       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
 967     MI->dump();
 968
 969     const MachineOperand &Src0 = MI->getOperand(2);
 970     const MachineOperand &Src1 = MI->getOperand(3);
 971     const MachineOperand &Src2 = MI->getOperand(4);
 972     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
 973       if (!compareMachineOp(Src0, Src1) &&
 974           !compareMachineOp(Src0, Src2)) {
 975         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
 976         return false;
 977       }
 978     }
 979   }
 980
 981   return true;
 982 }
 983
 984 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 985   switch (MI.getOpcode()) {
 986   default: return AMDGPU::INSTRUCTION_LIST_END;
 987   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 988   case AMDGPU::COPY: return AMDGPU::COPY;
 989   case AMDGPU::PHI: return AMDGPU::PHI;
 990   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
 991   case AMDGPU::S_MOV_B32:
 992     return MI.getOperand(1).isReg() ?
 993            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
 994   case AMDGPU::S_ADD_I32: return AMDGPU::V_ADD_I32_e32;
 995   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 996   case AMDGPU::S_SUB_I32: return AMDGPU::V_SUB_I32_e32;
 997   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 998   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
 999   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1000   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1001   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1002   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1003   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1004   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1005   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1006   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1007   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1008   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1009   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1010   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1011   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1012   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1013   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1014   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1015   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1016   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1017   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1018   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1019   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1020   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1021   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1022   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1023   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1024   case AMDGPU::S_LOAD_DWORD_IMM:
1025   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1026   case AMDGPU::S_LOAD_DWORDX2_IMM:
1027   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1028   case AMDGPU::S_LOAD_DWORDX4_IMM:
1029   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1030   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
1031   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1032   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1033   }
1034 }
1035
1036 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1037   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1038 }
1039
1040 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1041                                                       unsigned OpNo) const {
1042   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1043   const MCInstrDesc &Desc = get(MI.getOpcode());
1044   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1045       Desc.OpInfo[OpNo].RegClass == -1)
1046     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
1047
1048   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1049   return RI.getRegClass(RCID);
1050 }
1051
1052 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1053   switch (MI.getOpcode()) {
1054   case AMDGPU::COPY:
1055   case AMDGPU::REG_SEQUENCE:
1056   case AMDGPU::PHI:
1057   case AMDGPU::INSERT_SUBREG:
1058     return RI.hasVGPRs(getOpRegClass(MI, 0));
1059   default:
1060     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1061   }
1062 }
1063
1064 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1065   MachineBasicBlock::iterator I = MI;
1066   MachineOperand &MO = MI->getOperand(OpIdx);
1067   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1068   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1069   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1070   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1071   if (MO.isReg()) {
1072     Opcode = AMDGPU::COPY;
1073   } else if (RI.isSGPRClass(RC)) {
1074     Opcode = AMDGPU::S_MOV_B32;
1075   }
1076
1077   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1078   unsigned Reg = MRI.createVirtualRegister(VRC);
1079   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
1080           Reg).addOperand(MO);
1081   MO.ChangeToRegister(Reg, false);
1082 }
1083
1084 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1085                                          MachineRegisterInfo &MRI,
1086                                          MachineOperand &SuperReg,
1087                                          const TargetRegisterClass *SuperRC,
1088                                          unsigned SubIdx,
1089                                          const TargetRegisterClass *SubRC)
1090                                          const {
1091   assert(SuperReg.isReg());
1092
1093   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1094   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1095
1096   // Just in case the super register is itself a sub-register, copy it to a new
1097   // value so we don't need to worry about merging its subreg index with the
1098   // SubIdx passed to this function. The register coalescer should be able to
1099   // eliminate this extra copy.
1100   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1101           NewSuperReg)
1102           .addOperand(SuperReg);
1103
1104   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1105           SubReg)
1106           .addReg(NewSuperReg, 0, SubIdx);
1107   return SubReg;
1108 }
1109
1110 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1111   MachineBasicBlock::iterator MII,
1112   MachineRegisterInfo &MRI,
1113   MachineOperand &Op,
1114   const TargetRegisterClass *SuperRC,
1115   unsigned SubIdx,
1116   const TargetRegisterClass *SubRC) const {
1117   if (Op.isImm()) {
1118     // XXX - Is there a better way to do this?
1119     if (SubIdx == AMDGPU::sub0)
1120       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1121     if (SubIdx == AMDGPU::sub1)
1122       return MachineOperand::CreateImm(Op.getImm() >> 32);
1123
1124     llvm_unreachable("Unhandled register index for immediate");
1125   }
1126
1127   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1128                                        SubIdx, SubRC);
1129   return MachineOperand::CreateReg(SubReg, false);
1130 }
1131
1132 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1133                                     MachineBasicBlock::iterator MI,
1134                                     MachineRegisterInfo &MRI,
1135                                     const TargetRegisterClass *RC,
1136                                     const MachineOperand &Op) const {
1137   MachineBasicBlock *MBB = MI->getParent();
1138   DebugLoc DL = MI->getDebugLoc();
1139   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1140   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1141   unsigned Dst = MRI.createVirtualRegister(RC);
1142
1143   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1144                              LoDst)
1145     .addImm(Op.getImm() & 0xFFFFFFFF);
1146   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1147                              HiDst)
1148     .addImm(Op.getImm() >> 32);
1149
1150   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1151     .addReg(LoDst)
1152     .addImm(AMDGPU::sub0)
1153     .addReg(HiDst)
1154     .addImm(AMDGPU::sub1);
1155
1156   Worklist.push_back(Lo);
1157   Worklist.push_back(Hi);
1158
1159   return Dst;
1160 }
1161
1162 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1163                                  const MachineOperand *MO) const {
1164   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1165   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1166   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1167   const TargetRegisterClass *DefinedRC =
1168       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1169   if (!MO)
1170     MO = &MI->getOperand(OpIdx);
1171
1172   if (MO->isReg()) {
1173     assert(DefinedRC);
1174     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1175     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1176   }
1177
1178
1179   // Handle non-register types that are treated like immediates.
1180   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1181
1182   if (!DefinedRC)
1183     // This opperand expects an immediate
1184     return true;
1185
1186   return RI.regClassCanUseImmediate(DefinedRC);
1187 }
1188
1189 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1190   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1191
1192   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1193                                            AMDGPU::OpName::src0);
1194   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1195                                            AMDGPU::OpName::src1);
1196   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1197                                            AMDGPU::OpName::src2);
1198
1199   // Legalize VOP2
1200   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1201     // Legalize src0
1202     if (!isOperandLegal(MI, Src0Idx))
1203       legalizeOpWithMove(MI, Src0Idx);
1204
1205     // Legalize src1
1206     if (isOperandLegal(MI, Src1Idx))
1207       return;
1208
1209     // Usually src0 of VOP2 instructions allow more types of inputs
1210     // than src1, so try to commute the instruction to decrease our
1211     // chances of having to insert a MOV instruction to legalize src1.
1212     if (MI->isCommutable()) {
1213       if (commuteInstruction(MI))
1214         // If we are successful in commuting, then we know MI is legal, so
1215         // we are done.
1216         return;
1217     }
1218
1219     legalizeOpWithMove(MI, Src1Idx);
1220     return;
1221   }
1222
1223   // XXX - Do any VOP3 instructions read VCC?
1224   // Legalize VOP3
1225   if (isVOP3(MI->getOpcode())) {
1226     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
1227     unsigned SGPRReg = AMDGPU::NoRegister;
1228     for (unsigned i = 0; i < 3; ++i) {
1229       int Idx = VOP3Idx[i];
1230       if (Idx == -1)
1231         continue;
1232       MachineOperand &MO = MI->getOperand(Idx);
1233
1234       if (MO.isReg()) {
1235         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1236           continue; // VGPRs are legal
1237
1238         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1239
1240         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1241           SGPRReg = MO.getReg();
1242           // We can use one SGPR in each VOP3 instruction.
1243           continue;
1244         }
1245       } else if (!isLiteralConstant(MO)) {
1246         // If it is not a register and not a literal constant, then it must be
1247         // an inline constant which is always legal.
1248         continue;
1249       }
1250       // If we make it this far, then the operand is not legal and we must
1251       // legalize it.
1252       legalizeOpWithMove(MI, Idx);
1253     }
1254   }
1255
1256   // Legalize REG_SEQUENCE and PHI
1257   // The register class of the operands much be the same type as the register
1258   // class of the output.
1259   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1260       MI->getOpcode() == AMDGPU::PHI) {
1261     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1262     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1263       if (!MI->getOperand(i).isReg() ||
1264           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1265         continue;
1266       const TargetRegisterClass *OpRC =
1267               MRI.getRegClass(MI->getOperand(i).getReg());
1268       if (RI.hasVGPRs(OpRC)) {
1269         VRC = OpRC;
1270       } else {
1271         SRC = OpRC;
1272       }
1273     }
1274
1275     // If any of the operands are VGPR registers, then they all most be
1276     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1277     // them.
1278     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1279       if (!VRC) {
1280         assert(SRC);
1281         VRC = RI.getEquivalentVGPRClass(SRC);
1282       }
1283       RC = VRC;
1284     } else {
1285       RC = SRC;
1286     }
1287
1288     // Update all the operands so they have the same type.
1289     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1290       if (!MI->getOperand(i).isReg() ||
1291           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1292         continue;
1293       unsigned DstReg = MRI.createVirtualRegister(RC);
1294       MachineBasicBlock *InsertBB;
1295       MachineBasicBlock::iterator Insert;
1296       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1297         InsertBB = MI->getParent();
1298         Insert = MI;
1299       } else {
1300         // MI is a PHI instruction.
1301         InsertBB = MI->getOperand(i + 1).getMBB();
1302         Insert = InsertBB->getFirstTerminator();
1303       }
1304       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1305               get(AMDGPU::COPY), DstReg)
1306               .addOperand(MI->getOperand(i));
1307       MI->getOperand(i).setReg(DstReg);
1308     }
1309   }
1310
1311   // Legalize INSERT_SUBREG
1312   // src0 must have the same register class as dst
1313   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1314     unsigned Dst = MI->getOperand(0).getReg();
1315     unsigned Src0 = MI->getOperand(1).getReg();
1316     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1317     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1318     if (DstRC != Src0RC) {
1319       MachineBasicBlock &MBB = *MI->getParent();
1320       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1321       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1322               .addReg(Src0);
1323       MI->getOperand(1).setReg(NewSrc0);
1324     }
1325     return;
1326   }
1327
1328   // Legalize MUBUF* instructions
1329   // FIXME: If we start using the non-addr64 instructions for compute, we
1330   // may need to legalize them here.
1331   int SRsrcIdx =
1332       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1333   if (SRsrcIdx != -1) {
1334     // We have an MUBUF instruction
1335     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1336     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1337     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1338                                              RI.getRegClass(SRsrcRC))) {
1339       // The operands are legal.
1340       // FIXME: We may need to legalize operands besided srsrc.
1341       return;
1342     }
1343
1344     MachineBasicBlock &MBB = *MI->getParent();
1345     // Extract the the ptr from the resource descriptor.
1346
1347     // SRsrcPtrLo = srsrc:sub0
1348     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1349         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1350
1351     // SRsrcPtrHi = srsrc:sub1
1352     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1353         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1354
1355     // Create an empty resource descriptor
1356     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1357     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1358     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1359     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1360
1361     // Zero64 = 0
1362     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1363             Zero64)
1364             .addImm(0);
1365
1366     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1367     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1368             SRsrcFormatLo)
1369             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1370
1371     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1372     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1373             SRsrcFormatHi)
1374             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1375
1376     // NewSRsrc = {Zero64, SRsrcFormat}
1377     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1378             NewSRsrc)
1379             .addReg(Zero64)
1380             .addImm(AMDGPU::sub0_sub1)
1381             .addReg(SRsrcFormatLo)
1382             .addImm(AMDGPU::sub2)
1383             .addReg(SRsrcFormatHi)
1384             .addImm(AMDGPU::sub3);
1385
1386     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1387     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1388     unsigned NewVAddrLo;
1389     unsigned NewVAddrHi;
1390     if (VAddr) {
1391       // This is already an ADDR64 instruction so we need to add the pointer
1392       // extracted from the resource descriptor to the current value of VAddr.
1393       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1394       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1395
1396       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1397       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1398               NewVAddrLo)
1399               .addReg(SRsrcPtrLo)
1400               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1401               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1402
1403       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1404       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1405               NewVAddrHi)
1406               .addReg(SRsrcPtrHi)
1407               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1408               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1409               .addReg(AMDGPU::VCC, RegState::Implicit);
1410
1411     } else {
1412       // This instructions is the _OFFSET variant, so we need to convert it to
1413       // ADDR64.
1414       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1415       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1416       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1417       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1418              "with non-zero soffset is not implemented");
1419       (void)SOffset;
1420
1421       // Create the new instruction.
1422       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1423       MachineInstr *Addr64 =
1424           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1425                   .addOperand(*VData)
1426                   .addOperand(*SRsrc)
1427                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1428                                               // This will be replaced later
1429                                               // with the new value of vaddr.
1430                   .addOperand(*Offset);
1431
1432       MI->removeFromParent();
1433       MI = Addr64;
1434
1435       NewVAddrLo = SRsrcPtrLo;
1436       NewVAddrHi = SRsrcPtrHi;
1437       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1438       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1439     }
1440
1441     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1442     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1443             NewVAddr)
1444             .addReg(NewVAddrLo)
1445             .addImm(AMDGPU::sub0)
1446             .addReg(NewVAddrHi)
1447             .addImm(AMDGPU::sub1);
1448
1449
1450     // Update the instruction to use NewVaddr
1451     VAddr->setReg(NewVAddr);
1452     // Update the instruction to use NewSRsrc
1453     SRsrc->setReg(NewSRsrc);
1454   }
1455 }
1456
1457 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1458   MachineBasicBlock *MBB = MI->getParent();
1459   switch (MI->getOpcode()) {
1460     case AMDGPU::S_LOAD_DWORD_IMM:
1461     case AMDGPU::S_LOAD_DWORD_SGPR:
1462     case AMDGPU::S_LOAD_DWORDX2_IMM:
1463     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1464     case AMDGPU::S_LOAD_DWORDX4_IMM:
1465     case AMDGPU::S_LOAD_DWORDX4_SGPR:
1466       unsigned NewOpcode = getVALUOp(*MI);
1467       unsigned RegOffset;
1468       unsigned ImmOffset;
1469
1470       if (MI->getOperand(2).isReg()) {
1471         RegOffset = MI->getOperand(2).getReg();
1472         ImmOffset = 0;
1473       } else {
1474         assert(MI->getOperand(2).isImm());
1475         // SMRD instructions take a dword offsets and MUBUF instructions
1476         // take a byte offset.
1477         ImmOffset = MI->getOperand(2).getImm() << 2;
1478         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1479         if (isUInt<12>(ImmOffset)) {
1480           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1481                   RegOffset)
1482                   .addImm(0);
1483         } else {
1484           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1485                   RegOffset)
1486                   .addImm(ImmOffset);
1487           ImmOffset = 0;
1488         }
1489       }
1490
1491       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1492       unsigned DWord0 = RegOffset;
1493       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1494       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1495       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1496
1497       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1498               .addImm(0);
1499       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1500               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1501       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1502               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1503       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1504               .addReg(DWord0)
1505               .addImm(AMDGPU::sub0)
1506               .addReg(DWord1)
1507               .addImm(AMDGPU::sub1)
1508               .addReg(DWord2)
1509               .addImm(AMDGPU::sub2)
1510               .addReg(DWord3)
1511               .addImm(AMDGPU::sub3);
1512      MI->setDesc(get(NewOpcode));
1513      if (MI->getOperand(2).isReg()) {
1514        MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1515      } else {
1516        MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1517      }
1518      MI->getOperand(1).setReg(SRsrc);
1519      MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1520   }
1521 }
1522
1523 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1524   SmallVector<MachineInstr *, 128> Worklist;
1525   Worklist.push_back(&TopInst);
1526
1527   while (!Worklist.empty()) {
1528     MachineInstr *Inst = Worklist.pop_back_val();
1529     MachineBasicBlock *MBB = Inst->getParent();
1530     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1531
1532     unsigned Opcode = Inst->getOpcode();
1533     unsigned NewOpcode = getVALUOp(*Inst);
1534
1535     // Handle some special cases
1536     switch (Opcode) {
1537     default:
1538       if (isSMRD(Inst->getOpcode())) {
1539         moveSMRDToVALU(Inst, MRI);
1540       }
1541       break;
1542     case AMDGPU::S_MOV_B64: {
1543       DebugLoc DL = Inst->getDebugLoc();
1544
1545       // If the source operand is a register we can replace this with a
1546       // copy.
1547       if (Inst->getOperand(1).isReg()) {
1548         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1549           .addOperand(Inst->getOperand(0))
1550           .addOperand(Inst->getOperand(1));
1551         Worklist.push_back(Copy);
1552       } else {
1553         // Otherwise, we need to split this into two movs, because there is
1554         // no 64-bit VALU move instruction.
1555         unsigned Reg = Inst->getOperand(0).getReg();
1556         unsigned Dst = split64BitImm(Worklist,
1557                                      Inst,
1558                                      MRI,
1559                                      MRI.getRegClass(Reg),
1560                                      Inst->getOperand(1));
1561         MRI.replaceRegWith(Reg, Dst);
1562       }
1563       Inst->eraseFromParent();
1564       continue;
1565     }
1566     case AMDGPU::S_AND_B64:
1567       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1568       Inst->eraseFromParent();
1569       continue;
1570
1571     case AMDGPU::S_OR_B64:
1572       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1573       Inst->eraseFromParent();
1574       continue;
1575
1576     case AMDGPU::S_XOR_B64:
1577       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1578       Inst->eraseFromParent();
1579       continue;
1580
1581     case AMDGPU::S_NOT_B64:
1582       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1583       Inst->eraseFromParent();
1584       continue;
1585
1586     case AMDGPU::S_BCNT1_I32_B64:
1587       splitScalar64BitBCNT(Worklist, Inst);
1588       Inst->eraseFromParent();
1589       continue;
1590
1591     case AMDGPU::S_BFE_U64:
1592     case AMDGPU::S_BFE_I64:
1593     case AMDGPU::S_BFM_B64:
1594       llvm_unreachable("Moving this op to VALU not implemented");
1595     }
1596
1597     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1598       // We cannot move this instruction to the VALU, so we should try to
1599       // legalize its operands instead.
1600       legalizeOperands(Inst);
1601       continue;
1602     }
1603
1604     // Use the new VALU Opcode.
1605     const MCInstrDesc &NewDesc = get(NewOpcode);
1606     Inst->setDesc(NewDesc);
1607
1608     // Remove any references to SCC. Vector instructions can't read from it, and
1609     // We're just about to add the implicit use / defs of VCC, and we don't want
1610     // both.
1611     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1612       MachineOperand &Op = Inst->getOperand(i);
1613       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1614         Inst->RemoveOperand(i);
1615     }
1616
1617     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1618       // We are converting these to a BFE, so we need to add the missing
1619       // operands for the size and offset.
1620       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1621       Inst->addOperand(MachineOperand::CreateImm(0));
1622       Inst->addOperand(MachineOperand::CreateImm(Size));
1623
1624     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1625       // The VALU version adds the second operand to the result, so insert an
1626       // extra 0 operand.
1627       Inst->addOperand(MachineOperand::CreateImm(0));
1628     }
1629
1630     addDescImplicitUseDef(NewDesc, Inst);
1631
1632     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1633       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1634       // If we need to move this to VGPRs, we need to unpack the second operand
1635       // back into the 2 separate ones for bit offset and width.
1636       assert(OffsetWidthOp.isImm() &&
1637              "Scalar BFE is only implemented for constant width and offset");
1638       uint32_t Imm = OffsetWidthOp.getImm();
1639
1640       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1641       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1642       Inst->RemoveOperand(2); // Remove old immediate.
1643       Inst->addOperand(MachineOperand::CreateImm(Offset));
1644       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1645     }
1646
1647     // Update the destination register class.
1648
1649     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1650
1651     switch (Opcode) {
1652       // For target instructions, getOpRegClass just returns the virtual
1653       // register class associated with the operand, so we need to find an
1654       // equivalent VGPR register class in order to move the instruction to the
1655       // VALU.
1656     case AMDGPU::COPY:
1657     case AMDGPU::PHI:
1658     case AMDGPU::REG_SEQUENCE:
1659     case AMDGPU::INSERT_SUBREG:
1660       if (RI.hasVGPRs(NewDstRC))
1661         continue;
1662       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1663       if (!NewDstRC)
1664         continue;
1665       break;
1666     default:
1667       break;
1668     }
1669
1670     unsigned DstReg = Inst->getOperand(0).getReg();
1671     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1672     MRI.replaceRegWith(DstReg, NewDstReg);
1673
1674     // Legalize the operands
1675     legalizeOperands(Inst);
1676
1677     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1678            E = MRI.use_end(); I != E; ++I) {
1679       MachineInstr &UseMI = *I->getParent();
1680       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1681         Worklist.push_back(&UseMI);
1682       }
1683     }
1684   }
1685 }
1686
1687 //===----------------------------------------------------------------------===//
1688 // Indirect addressing callbacks
1689 //===----------------------------------------------------------------------===//
1690
1691 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1692                                                  unsigned Channel) const {
1693   assert(Channel == 0);
1694   return RegIndex;
1695 }
1696
1697 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1698   return &AMDGPU::VReg_32RegClass;
1699 }
1700
1701 void SIInstrInfo::splitScalar64BitUnaryOp(
1702   SmallVectorImpl<MachineInstr *> &Worklist,
1703   MachineInstr *Inst,
1704   unsigned Opcode) const {
1705   MachineBasicBlock &MBB = *Inst->getParent();
1706   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1707
1708   MachineOperand &Dest = Inst->getOperand(0);
1709   MachineOperand &Src0 = Inst->getOperand(1);
1710   DebugLoc DL = Inst->getDebugLoc();
1711
1712   MachineBasicBlock::iterator MII = Inst;
1713
1714   const MCInstrDesc &InstDesc = get(Opcode);
1715   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1716     MRI.getRegClass(Src0.getReg()) :
1717     &AMDGPU::SGPR_32RegClass;
1718
1719   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1720
1721   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1722                                                        AMDGPU::sub0, Src0SubRC);
1723
1724   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1725   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1726
1727   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1728   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1729     .addOperand(SrcReg0Sub0);
1730
1731   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1732                                                        AMDGPU::sub1, Src0SubRC);
1733
1734   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1735   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1736     .addOperand(SrcReg0Sub1);
1737
1738   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1739   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1740     .addReg(DestSub0)
1741     .addImm(AMDGPU::sub0)
1742     .addReg(DestSub1)
1743     .addImm(AMDGPU::sub1);
1744
1745   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1746
1747   // Try to legalize the operands in case we need to swap the order to keep it
1748   // valid.
1749   Worklist.push_back(LoHalf);
1750   Worklist.push_back(HiHalf);
1751 }
1752
1753 void SIInstrInfo::splitScalar64BitBinaryOp(
1754   SmallVectorImpl<MachineInstr *> &Worklist,
1755   MachineInstr *Inst,
1756   unsigned Opcode) const {
1757   MachineBasicBlock &MBB = *Inst->getParent();
1758   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1759
1760   MachineOperand &Dest = Inst->getOperand(0);
1761   MachineOperand &Src0 = Inst->getOperand(1);
1762   MachineOperand &Src1 = Inst->getOperand(2);
1763   DebugLoc DL = Inst->getDebugLoc();
1764
1765   MachineBasicBlock::iterator MII = Inst;
1766
1767   const MCInstrDesc &InstDesc = get(Opcode);
1768   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1769     MRI.getRegClass(Src0.getReg()) :
1770     &AMDGPU::SGPR_32RegClass;
1771
1772   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1773   const TargetRegisterClass *Src1RC = Src1.isReg() ?
1774     MRI.getRegClass(Src1.getReg()) :
1775     &AMDGPU::SGPR_32RegClass;
1776
1777   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
1778
1779   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1780                                                        AMDGPU::sub0, Src0SubRC);
1781   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1782                                                        AMDGPU::sub0, Src1SubRC);
1783
1784   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1785   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1786
1787   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1788   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1789     .addOperand(SrcReg0Sub0)
1790     .addOperand(SrcReg1Sub0);
1791
1792   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1793                                                        AMDGPU::sub1, Src0SubRC);
1794   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1795                                                        AMDGPU::sub1, Src1SubRC);
1796
1797   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1798   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1799     .addOperand(SrcReg0Sub1)
1800     .addOperand(SrcReg1Sub1);
1801
1802   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1803   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1804     .addReg(DestSub0)
1805     .addImm(AMDGPU::sub0)
1806     .addReg(DestSub1)
1807     .addImm(AMDGPU::sub1);
1808
1809   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1810
1811   // Try to legalize the operands in case we need to swap the order to keep it
1812   // valid.
1813   Worklist.push_back(LoHalf);
1814   Worklist.push_back(HiHalf);
1815 }
1816
1817 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
1818                                        MachineInstr *Inst) const {
1819   MachineBasicBlock &MBB = *Inst->getParent();
1820   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1821
1822   MachineBasicBlock::iterator MII = Inst;
1823   DebugLoc DL = Inst->getDebugLoc();
1824
1825   MachineOperand &Dest = Inst->getOperand(0);
1826   MachineOperand &Src = Inst->getOperand(1);
1827
1828   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
1829   const TargetRegisterClass *SrcRC = Src.isReg() ?
1830     MRI.getRegClass(Src.getReg()) :
1831     &AMDGPU::SGPR_32RegClass;
1832
1833   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1834   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1835
1836   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
1837
1838   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1839                                                       AMDGPU::sub0, SrcSubRC);
1840   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1841                                                       AMDGPU::sub1, SrcSubRC);
1842
1843   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
1844     .addOperand(SrcRegSub0)
1845     .addImm(0);
1846
1847   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
1848     .addOperand(SrcRegSub1)
1849     .addReg(MidReg);
1850
1851   MRI.replaceRegWith(Dest.getReg(), ResultReg);
1852
1853   Worklist.push_back(First);
1854   Worklist.push_back(Second);
1855 }
1856
1857 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
1858                                         MachineInstr *Inst) const {
1859   // Add the implict and explicit register definitions.
1860   if (NewDesc.ImplicitUses) {
1861     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
1862       unsigned Reg = NewDesc.ImplicitUses[i];
1863       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
1864     }
1865   }
1866
1867   if (NewDesc.ImplicitDefs) {
1868     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
1869       unsigned Reg = NewDesc.ImplicitDefs[i];
1870       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
1871     }
1872   }
1873 }
1874
1875 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
1876                                    MachineBasicBlock *MBB,
1877                                    MachineBasicBlock::iterator I,
1878                                    unsigned ValueReg,
1879                                    unsigned Address, unsigned OffsetReg) const {
1880   const DebugLoc &DL = MBB->findDebugLoc(I);
1881   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1882                                       getIndirectIndexBegin(*MBB->getParent()));
1883
1884   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
1885           .addReg(IndirectBaseReg, RegState::Define)
1886           .addOperand(I->getOperand(0))
1887           .addReg(IndirectBaseReg)
1888           .addReg(OffsetReg)
1889           .addImm(0)
1890           .addReg(ValueReg);
1891 }
1892
1893 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
1894                                    MachineBasicBlock *MBB,
1895                                    MachineBasicBlock::iterator I,
1896                                    unsigned ValueReg,
1897                                    unsigned Address, unsigned OffsetReg) const {
1898   const DebugLoc &DL = MBB->findDebugLoc(I);
1899   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1900                                       getIndirectIndexBegin(*MBB->getParent()));
1901
1902   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
1903           .addOperand(I->getOperand(0))
1904           .addOperand(I->getOperand(1))
1905           .addReg(IndirectBaseReg)
1906           .addReg(OffsetReg)
1907           .addImm(0);
1908
1909 }
1910
1911 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1912                                             const MachineFunction &MF) const {
1913   int End = getIndirectIndexEnd(MF);
1914   int Begin = getIndirectIndexBegin(MF);
1915
1916   if (End == -1)
1917     return;
1918
1919
1920   for (int Index = Begin; Index <= End; ++Index)
1921     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
1922
1923   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
1924     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
1925
1926   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
1927     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
1928
1929   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
1930     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
1931
1932   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
1933     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
1934
1935   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
1936     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
1937 }
1938
1939 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
1940                                                    unsigned OperandName) const {
1941   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
1942   if (Idx == -1)
1943     return nullptr;
1944
1945   return &MI.getOperand(Idx);
1946 }