lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26
  27 using namespace llvm;
  28
  29 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  30   : AMDGPUInstrInfo(st),
  31     RI(st) { }
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  78                                           int64_t &Offset0,
  79                                           int64_t &Offset1) const {
  80   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  81     return false;
  82
  83   unsigned Opc0 = Load0->getMachineOpcode();
  84   unsigned Opc1 = Load1->getMachineOpcode();
  85
  86   // Make sure both are actually loads.
  87   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  88     return false;
  89
  90   if (isDS(Opc0) && isDS(Opc1)) {
  91     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
  92
  93     // Check base reg.
  94     if (Load0->getOperand(1) != Load1->getOperand(1))
  95       return false;
  96
  97     // Check chain.
  98     if (findChainOperand(Load0) != findChainOperand(Load1))
  99       return false;
 100
 101     // Skip read2 / write2 variants for simplicity.
 102     // TODO: We should report true if the used offsets are adjacent (excluded
 103     // st64 versions).
 104     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 105         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 106       return false;
 107
 108     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 109     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 110     return true;
 111   }
 112
 113   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 114     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 115
 116     // Check base reg.
 117     if (Load0->getOperand(0) != Load1->getOperand(0))
 118       return false;
 119
 120     // Check chain.
 121     if (findChainOperand(Load0) != findChainOperand(Load1))
 122       return false;
 123
 124     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 125     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 126     return true;
 127   }
 128
 129   // MUBUF and MTBUF can access the same addresses.
 130   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 131
 132     // MUBUF and MTBUF have vaddr at different indices.
 133     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 134         findChainOperand(Load0) != findChainOperand(Load1) ||
 135         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 136         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 137       return false;
 138
 139     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 140     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 141
 142     if (OffIdx0 == -1 || OffIdx1 == -1)
 143       return false;
 144
 145     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 146     // inlcude the output in the operand list, but SDNodes don't, we need to
 147     // subtract the index by one.
 148     --OffIdx0;
 149     --OffIdx1;
 150
 151     SDValue Off0 = Load0->getOperand(OffIdx0);
 152     SDValue Off1 = Load1->getOperand(OffIdx1);
 153
 154     // The offset might be a FrameIndexSDNode.
 155     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 156       return false;
 157
 158     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 159     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 160     return true;
 161   }
 162
 163   return false;
 164 }
 165
 166 static bool isStride64(unsigned Opc) {
 167   switch (Opc) {
 168   case AMDGPU::DS_READ2ST64_B32:
 169   case AMDGPU::DS_READ2ST64_B64:
 170   case AMDGPU::DS_WRITE2ST64_B32:
 171   case AMDGPU::DS_WRITE2ST64_B64:
 172     return true;
 173   default:
 174     return false;
 175   }
 176 }
 177
 178 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 179                                        unsigned &BaseReg, unsigned &Offset,
 180                                        const TargetRegisterInfo *TRI) const {
 181   unsigned Opc = LdSt->getOpcode();
 182   if (isDS(Opc)) {
 183     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 184                                                       AMDGPU::OpName::offset);
 185     if (OffsetImm) {
 186       // Normal, single offset LDS instruction.
 187       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 188                                                       AMDGPU::OpName::addr);
 189
 190       BaseReg = AddrReg->getReg();
 191       Offset = OffsetImm->getImm();
 192       return true;
 193     }
 194
 195     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 196     // these as a load with a single offset if the 2 offsets are consecutive. We
 197     // will use this for some partially aligned loads.
 198     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 199                                                        AMDGPU::OpName::offset0);
 200     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 201                                                        AMDGPU::OpName::offset1);
 202
 203     uint8_t Offset0 = Offset0Imm->getImm();
 204     uint8_t Offset1 = Offset1Imm->getImm();
 205     assert(Offset1 > Offset0);
 206
 207     if (Offset1 - Offset0 == 1) {
 208       // Each of these offsets is in element sized units, so we need to convert
 209       // to bytes of the individual reads.
 210
 211       unsigned EltSize;
 212       if (LdSt->mayLoad())
 213         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 214       else {
 215         assert(LdSt->mayStore());
 216         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 217         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 218       }
 219
 220       if (isStride64(Opc))
 221         EltSize *= 64;
 222
 223       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 224                                                       AMDGPU::OpName::addr);
 225       BaseReg = AddrReg->getReg();
 226       Offset = EltSize * Offset0;
 227       return true;
 228     }
 229
 230     return false;
 231   }
 232
 233   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 234     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 235       return false;
 236
 237     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 238                                                     AMDGPU::OpName::vaddr);
 239     if (!AddrReg)
 240       return false;
 241
 242     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 243                                                       AMDGPU::OpName::offset);
 244     BaseReg = AddrReg->getReg();
 245     Offset = OffsetImm->getImm();
 246     return true;
 247   }
 248
 249   if (isSMRD(Opc)) {
 250     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 251                                                       AMDGPU::OpName::offset);
 252     if (!OffsetImm)
 253       return false;
 254
 255     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 256                                                      AMDGPU::OpName::sbase);
 257     BaseReg = SBaseReg->getReg();
 258     Offset = OffsetImm->getImm();
 259     return true;
 260   }
 261
 262   return false;
 263 }
 264
 265 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 266                                      MachineInstr *SecondLdSt,
 267                                      unsigned NumLoads) const {
 268   unsigned Opc0 = FirstLdSt->getOpcode();
 269   unsigned Opc1 = SecondLdSt->getOpcode();
 270
 271   // TODO: This needs finer tuning
 272   if (NumLoads > 4)
 273     return false;
 274
 275   if (isDS(Opc0) && isDS(Opc1))
 276     return true;
 277
 278   if (isSMRD(Opc0) && isSMRD(Opc1))
 279     return true;
 280
 281   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 282     return true;
 283
 284   return false;
 285 }
 286
 287 void
 288 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 289                          MachineBasicBlock::iterator MI, DebugLoc DL,
 290                          unsigned DestReg, unsigned SrcReg,
 291                          bool KillSrc) const {
 292
 293   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 294   // the backend.  While it may be theoretically possible to do this, it should
 295   // never be necessary.
 296   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 297
 298   static const int16_t Sub0_15[] = {
 299     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 300     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 301     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 302     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 303   };
 304
 305   static const int16_t Sub0_7[] = {
 306     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 307     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 308   };
 309
 310   static const int16_t Sub0_3[] = {
 311     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 312   };
 313
 314   static const int16_t Sub0_2[] = {
 315     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 316   };
 317
 318   static const int16_t Sub0_1[] = {
 319     AMDGPU::sub0, AMDGPU::sub1, 0
 320   };
 321
 322   unsigned Opcode;
 323   const int16_t *SubIndices;
 324
 325   if (AMDGPU::M0 == DestReg) {
 326     // Check if M0 isn't already set to this value
 327     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 328       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 329
 330       if (!I->definesRegister(AMDGPU::M0))
 331         continue;
 332
 333       unsigned Opc = I->getOpcode();
 334       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 335         break;
 336
 337       if (!I->readsRegister(SrcReg))
 338         break;
 339
 340       // The copy isn't necessary
 341       return;
 342     }
 343   }
 344
 345   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 346     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 347     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 348             .addReg(SrcReg, getKillRegState(KillSrc));
 349     return;
 350
 351   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 352     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 353     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 354             .addReg(SrcReg, getKillRegState(KillSrc));
 355     return;
 356
 357   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 358     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 359     Opcode = AMDGPU::S_MOV_B32;
 360     SubIndices = Sub0_3;
 361
 362   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 363     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 364     Opcode = AMDGPU::S_MOV_B32;
 365     SubIndices = Sub0_7;
 366
 367   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 368     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 369     Opcode = AMDGPU::S_MOV_B32;
 370     SubIndices = Sub0_15;
 371
 372   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 373     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 374            AMDGPU::SReg_32RegClass.contains(SrcReg));
 375     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 376             .addReg(SrcReg, getKillRegState(KillSrc));
 377     return;
 378
 379   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 380     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 381            AMDGPU::SReg_64RegClass.contains(SrcReg));
 382     Opcode = AMDGPU::V_MOV_B32_e32;
 383     SubIndices = Sub0_1;
 384
 385   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 386     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 387     Opcode = AMDGPU::V_MOV_B32_e32;
 388     SubIndices = Sub0_2;
 389
 390   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 391     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 392            AMDGPU::SReg_128RegClass.contains(SrcReg));
 393     Opcode = AMDGPU::V_MOV_B32_e32;
 394     SubIndices = Sub0_3;
 395
 396   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 397     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 398            AMDGPU::SReg_256RegClass.contains(SrcReg));
 399     Opcode = AMDGPU::V_MOV_B32_e32;
 400     SubIndices = Sub0_7;
 401
 402   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 403     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 404            AMDGPU::SReg_512RegClass.contains(SrcReg));
 405     Opcode = AMDGPU::V_MOV_B32_e32;
 406     SubIndices = Sub0_15;
 407
 408   } else {
 409     llvm_unreachable("Can't copy register!");
 410   }
 411
 412   while (unsigned SubIdx = *SubIndices++) {
 413     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 414       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 415
 416     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 417
 418     if (*SubIndices)
 419       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 420   }
 421 }
 422
 423 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 424   int NewOpc;
 425
 426   // Try to map original to commuted opcode
 427   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 428     return NewOpc;
 429
 430   // Try to map commuted to original opcode
 431   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 432     return NewOpc;
 433
 434   return Opcode;
 435 }
 436
 437 static bool shouldTryToSpillVGPRs(MachineFunction *MF) {
 438
 439   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 440   const TargetMachine &TM = MF->getTarget();
 441
 442   // FIXME: Even though it can cause problems, we need to enable
 443   // spilling at -O0, since the fast register allocator always
 444   // spills registers that are live at the end of blocks.
 445   return MFI->getShaderType() == ShaderType::COMPUTE &&
 446          TM.getOptLevel() == CodeGenOpt::None;
 447
 448 }
 449
 450 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 451                                       MachineBasicBlock::iterator MI,
 452                                       unsigned SrcReg, bool isKill,
 453                                       int FrameIndex,
 454                                       const TargetRegisterClass *RC,
 455                                       const TargetRegisterInfo *TRI) const {
 456   MachineFunction *MF = MBB.getParent();
 457   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 458   DebugLoc DL = MBB.findDebugLoc(MI);
 459   int Opcode = -1;
 460
 461   if (RI.isSGPRClass(RC)) {
 462     // We are only allowed to create one new instruction when spilling
 463     // registers, so we need to use pseudo instruction for spilling
 464     // SGPRs.
 465     switch (RC->getSize() * 8) {
 466       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 467       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 468       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 469       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 470       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 471     }
 472   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 473     switch(RC->getSize() * 8) {
 474       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 475       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 476       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 477       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 478       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 479       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 480     }
 481   }
 482
 483   if (Opcode != -1) {
 484     FrameInfo->setObjectAlignment(FrameIndex, 4);
 485     BuildMI(MBB, MI, DL, get(Opcode))
 486             .addReg(SrcReg)
 487             .addFrameIndex(FrameIndex);
 488   } else {
 489     LLVMContext &Ctx = MF->getFunction()->getContext();
 490     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 491                   " spill register");
 492     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 493             .addReg(SrcReg);
 494   }
 495 }
 496
 497 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 498                                        MachineBasicBlock::iterator MI,
 499                                        unsigned DestReg, int FrameIndex,
 500                                        const TargetRegisterClass *RC,
 501                                        const TargetRegisterInfo *TRI) const {
 502   MachineFunction *MF = MBB.getParent();
 503   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 504   DebugLoc DL = MBB.findDebugLoc(MI);
 505   int Opcode = -1;
 506
 507   if (RI.isSGPRClass(RC)){
 508     switch(RC->getSize() * 8) {
 509       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 510       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 511       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 512       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 513       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 514     }
 515   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 516     switch(RC->getSize() * 8) {
 517       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 518       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 519       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 520       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 521       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 522       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 523     }
 524   }
 525
 526   if (Opcode != -1) {
 527     FrameInfo->setObjectAlignment(FrameIndex, 4);
 528     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 529             .addFrameIndex(FrameIndex);
 530   } else {
 531     LLVMContext &Ctx = MF->getFunction()->getContext();
 532     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 533                   " restore register");
 534     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 535             .addReg(AMDGPU::VGPR0);
 536   }
 537 }
 538
 539 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 540 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 541                                                MachineBasicBlock::iterator MI,
 542                                                RegScavenger *RS, unsigned TmpReg,
 543                                                unsigned FrameOffset,
 544                                                unsigned Size) const {
 545   MachineFunction *MF = MBB.getParent();
 546   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 547   const AMDGPUSubtarget &ST = MF->getTarget().getSubtarget<AMDGPUSubtarget>();
 548   const SIRegisterInfo *TRI =
 549       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 550   DebugLoc DL = MBB.findDebugLoc(MI);
 551   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 552   unsigned WavefrontSize = ST.getWavefrontSize();
 553
 554   unsigned TIDReg = MFI->getTIDReg();
 555   if (!MFI->hasCalculatedTID()) {
 556     MachineBasicBlock &Entry = MBB.getParent()->front();
 557     MachineBasicBlock::iterator Insert = Entry.front();
 558     DebugLoc DL = Insert->getDebugLoc();
 559
 560     TIDReg = RI.findUnusedVGPR(MF->getRegInfo());
 561     if (TIDReg == AMDGPU::NoRegister)
 562       return TIDReg;
 563
 564
 565     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 566         WorkGroupSize > WavefrontSize) {
 567
 568       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 569       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 570       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 571       unsigned InputPtrReg =
 572           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 573       static const unsigned TIDIGRegs[3] = {
 574         TIDIGXReg, TIDIGYReg, TIDIGZReg
 575       };
 576       for (unsigned Reg : TIDIGRegs) {
 577         if (!Entry.isLiveIn(Reg))
 578           Entry.addLiveIn(Reg);
 579       }
 580
 581       RS->enterBasicBlock(&Entry);
 582       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 583       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 584       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 585               .addReg(InputPtrReg)
 586               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 587       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 588               .addReg(InputPtrReg)
 589               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 590
 591       // NGROUPS.X * NGROUPS.Y
 592       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 593               .addReg(STmp1)
 594               .addReg(STmp0);
 595       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 596       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 597               .addReg(STmp1)
 598               .addReg(TIDIGXReg);
 599       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 600       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 601               .addReg(STmp0)
 602               .addReg(TIDIGYReg)
 603               .addReg(TIDReg);
 604       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 605       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 606               .addReg(TIDReg)
 607               .addReg(TIDIGZReg);
 608     } else {
 609       // Get the wave id
 610       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 611               TIDReg)
 612               .addImm(-1)
 613               .addImm(0);
 614
 615       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e32),
 616               TIDReg)
 617               .addImm(-1)
 618               .addReg(TIDReg);
 619     }
 620
 621     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 622             TIDReg)
 623             .addImm(2)
 624             .addReg(TIDReg);
 625     MFI->setTIDReg(TIDReg);
 626   }
 627
 628   // Add FrameIndex to LDS offset
 629   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 630   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 631           .addImm(LDSOffset)
 632           .addReg(TIDReg);
 633
 634   return TmpReg;
 635 }
 636
 637 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 638                              int Count) const {
 639   while (Count > 0) {
 640     int Arg;
 641     if (Count >= 8)
 642       Arg = 7;
 643     else
 644       Arg = Count - 1;
 645     Count -= 8;
 646     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 647             .addImm(Arg);
 648   }
 649 }
 650
 651 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 652   MachineBasicBlock &MBB = *MI->getParent();
 653   DebugLoc DL = MBB.findDebugLoc(MI);
 654   switch (MI->getOpcode()) {
 655   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 656
 657   case AMDGPU::SI_CONSTDATA_PTR: {
 658     unsigned Reg = MI->getOperand(0).getReg();
 659     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 660     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 661
 662     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 663
 664     // Add 32-bit offset from this instruction to the start of the constant data.
 665     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 666             .addReg(RegLo)
 667             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 668             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 669     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 670             .addReg(RegHi)
 671             .addImm(0)
 672             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 673             .addReg(AMDGPU::SCC, RegState::Implicit);
 674     MI->eraseFromParent();
 675     break;
 676   }
 677   case AMDGPU::SGPR_USE:
 678     // This is just a placeholder for register allocation.
 679     MI->eraseFromParent();
 680     break;
 681   }
 682   return true;
 683 }
 684
 685 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 686                                               bool NewMI) const {
 687   if (MI->getNumOperands() < 3)
 688     return nullptr;
 689
 690   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 691                                            AMDGPU::OpName::src0);
 692   assert(Src0Idx != -1 && "Should always have src0 operand");
 693
 694   if (!MI->getOperand(Src0Idx).isReg())
 695     return nullptr;
 696
 697   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 698                                            AMDGPU::OpName::src1);
 699
 700   // Make sure it s legal to commute operands for VOP2.
 701   if ((Src1Idx != -1) && isVOP2(MI->getOpcode()) &&
 702       (!isOperandLegal(MI, Src0Idx, &MI->getOperand(Src1Idx)) ||
 703        !isOperandLegal(MI, Src1Idx, &MI->getOperand(Src0Idx))))
 704     return nullptr;
 705
 706   if (Src1Idx != -1 && !MI->getOperand(Src1Idx).isReg()) {
 707     // XXX: Commute instructions with FPImm operands
 708     if (NewMI || !MI->getOperand(Src1Idx).isImm() ||
 709        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 710       return nullptr;
 711     }
 712
 713     // XXX: Commute VOP3 instructions with abs and neg set .
 714     const MachineOperand *Src0Mods = getNamedOperand(*MI,
 715                                           AMDGPU::OpName::src0_modifiers);
 716     const MachineOperand *Src1Mods = getNamedOperand(*MI,
 717                                           AMDGPU::OpName::src1_modifiers);
 718     const MachineOperand *Src2Mods = getNamedOperand(*MI,
 719                                           AMDGPU::OpName::src2_modifiers);
 720
 721     if ((Src0Mods && Src0Mods->getImm()) ||
 722         (Src1Mods && Src1Mods->getImm()) ||
 723         (Src2Mods && Src2Mods->getImm()))
 724       return nullptr;
 725
 726     unsigned Reg = MI->getOperand(Src0Idx).getReg();
 727     unsigned SubReg = MI->getOperand(Src0Idx).getSubReg();
 728     MI->getOperand(Src0Idx).ChangeToImmediate(MI->getOperand(Src1Idx).getImm());
 729     MI->getOperand(Src1Idx).ChangeToRegister(Reg, false);
 730     MI->getOperand(Src1Idx).setSubReg(SubReg);
 731   } else {
 732     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 733   }
 734
 735   if (MI)
 736     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 737
 738   return MI;
 739 }
 740
 741 // This needs to be implemented because the source modifiers may be inserted
 742 // between the true commutable operands, and the base
 743 // TargetInstrInfo::commuteInstruction uses it.
 744 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 745                                         unsigned &SrcOpIdx1,
 746                                         unsigned &SrcOpIdx2) const {
 747   const MCInstrDesc &MCID = MI->getDesc();
 748   if (!MCID.isCommutable())
 749     return false;
 750
 751   unsigned Opc = MI->getOpcode();
 752   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 753   if (Src0Idx == -1)
 754     return false;
 755
 756   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 757   // immediate.
 758   if (!MI->getOperand(Src0Idx).isReg())
 759     return false;
 760
 761   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 762   if (Src1Idx == -1)
 763     return false;
 764
 765   if (!MI->getOperand(Src1Idx).isReg())
 766     return false;
 767
 768   SrcOpIdx1 = Src0Idx;
 769   SrcOpIdx2 = Src1Idx;
 770   return true;
 771 }
 772
 773 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 774                                          MachineBasicBlock::iterator I,
 775                                          unsigned DstReg,
 776                                          unsigned SrcReg) const {
 777   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 778                  DstReg) .addReg(SrcReg);
 779 }
 780
 781 bool SIInstrInfo::isMov(unsigned Opcode) const {
 782   switch(Opcode) {
 783   default: return false;
 784   case AMDGPU::S_MOV_B32:
 785   case AMDGPU::S_MOV_B64:
 786   case AMDGPU::V_MOV_B32_e32:
 787   case AMDGPU::V_MOV_B32_e64:
 788     return true;
 789   }
 790 }
 791
 792 bool
 793 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 794   return RC != &AMDGPU::EXECRegRegClass;
 795 }
 796
 797 bool
 798 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 799                                          AliasAnalysis *AA) const {
 800   switch(MI->getOpcode()) {
 801   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 802   case AMDGPU::S_MOV_B32:
 803   case AMDGPU::S_MOV_B64:
 804   case AMDGPU::V_MOV_B32_e32:
 805     return MI->getOperand(1).isImm();
 806   }
 807 }
 808
 809 namespace llvm {
 810 namespace AMDGPU {
 811 // Helper function generated by tablegen.  We are wrapping this with
 812 // an SIInstrInfo function that returns bool rather than int.
 813 int isDS(uint16_t Opcode);
 814 }
 815 }
 816
 817 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 818   return ::AMDGPU::isDS(Opcode) != -1;
 819 }
 820
 821 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 822   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 823 }
 824
 825 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 826   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 827 }
 828
 829 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 830   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 831 }
 832
 833 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 834   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 835 }
 836
 837 bool SIInstrInfo::isFLAT(uint16_t Opcode) const {
 838   return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 839 }
 840
 841 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 842   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 843 }
 844
 845 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 846   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 847 }
 848
 849 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 850   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 851 }
 852
 853 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 854   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 855 }
 856
 857 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 858   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 859 }
 860
 861 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 862   int32_t Val = Imm.getSExtValue();
 863   if (Val >= -16 && Val <= 64)
 864     return true;
 865
 866   // The actual type of the operand does not seem to matter as long
 867   // as the bits match one of the inline immediate values.  For example:
 868   //
 869   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 870   // so it is a legal inline immediate.
 871   //
 872   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 873   // floating-point, so it is a legal inline immediate.
 874
 875   return (APInt::floatToBits(0.0f) == Imm) ||
 876          (APInt::floatToBits(1.0f) == Imm) ||
 877          (APInt::floatToBits(-1.0f) == Imm) ||
 878          (APInt::floatToBits(0.5f) == Imm) ||
 879          (APInt::floatToBits(-0.5f) == Imm) ||
 880          (APInt::floatToBits(2.0f) == Imm) ||
 881          (APInt::floatToBits(-2.0f) == Imm) ||
 882          (APInt::floatToBits(4.0f) == Imm) ||
 883          (APInt::floatToBits(-4.0f) == Imm);
 884 }
 885
 886 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 887   if (MO.isImm())
 888     return isInlineConstant(APInt(32, MO.getImm(), true));
 889
 890   if (MO.isFPImm()) {
 891     APFloat FpImm = MO.getFPImm()->getValueAPF();
 892     return isInlineConstant(FpImm.bitcastToAPInt());
 893   }
 894
 895   return false;
 896 }
 897
 898 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 899   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 900 }
 901
 902 static bool compareMachineOp(const MachineOperand &Op0,
 903                              const MachineOperand &Op1) {
 904   if (Op0.getType() != Op1.getType())
 905     return false;
 906
 907   switch (Op0.getType()) {
 908   case MachineOperand::MO_Register:
 909     return Op0.getReg() == Op1.getReg();
 910   case MachineOperand::MO_Immediate:
 911     return Op0.getImm() == Op1.getImm();
 912   case MachineOperand::MO_FPImmediate:
 913     return Op0.getFPImm() == Op1.getFPImm();
 914   default:
 915     llvm_unreachable("Didn't expect to be comparing these operand types");
 916   }
 917 }
 918
 919 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 920                                  const MachineOperand &MO) const {
 921   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 922
 923   assert(MO.isImm() || MO.isFPImm() || MO.isTargetIndex() || MO.isFI());
 924
 925   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 926     return true;
 927
 928   if (OpInfo.RegClass < 0)
 929     return false;
 930
 931   if (isLiteralConstant(MO))
 932     return RI.regClassCanUseLiteralConstant(OpInfo.RegClass);
 933
 934   return RI.regClassCanUseInlineConstant(OpInfo.RegClass);
 935 }
 936
 937 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 938   switch (AS) {
 939   case AMDGPUAS::GLOBAL_ADDRESS: {
 940     // MUBUF instructions a 12-bit offset in bytes.
 941     return isUInt<12>(OffsetSize);
 942   }
 943   case AMDGPUAS::CONSTANT_ADDRESS: {
 944     // SMRD instructions have an 8-bit offset in dwords.
 945     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 946   }
 947   case AMDGPUAS::LOCAL_ADDRESS:
 948   case AMDGPUAS::REGION_ADDRESS: {
 949     // The single offset versions have a 16-bit offset in bytes.
 950     return isUInt<16>(OffsetSize);
 951   }
 952   case AMDGPUAS::PRIVATE_ADDRESS:
 953     // Indirect register addressing does not use any offsets.
 954   default:
 955     return 0;
 956   }
 957 }
 958
 959 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 960   return AMDGPU::getVOPe32(Opcode) != -1;
 961 }
 962
 963 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 964   // The src0_modifier operand is present on all instructions
 965   // that have modifiers.
 966
 967   return AMDGPU::getNamedOperandIdx(Opcode,
 968                                     AMDGPU::OpName::src0_modifiers) != -1;
 969 }
 970
 971 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
 972                                   const MachineOperand &MO) const {
 973   // Literal constants use the constant bus.
 974   if (isLiteralConstant(MO))
 975     return true;
 976
 977   if (!MO.isReg() || !MO.isUse())
 978     return false;
 979
 980   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 981     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
 982
 983   // FLAT_SCR is just an SGPR pair.
 984   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
 985     return true;
 986
 987   // EXEC register uses the constant bus.
 988   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 989     return true;
 990
 991   // SGPRs use the constant bus
 992   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 993       (!MO.isImplicit() &&
 994       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 995        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 996     return true;
 997   }
 998
 999   return false;
1000 }
1001
1002 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1003                                     StringRef &ErrInfo) const {
1004   uint16_t Opcode = MI->getOpcode();
1005   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1006   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1007   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1008   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1009
1010   // Make sure the number of operands is correct.
1011   const MCInstrDesc &Desc = get(Opcode);
1012   if (!Desc.isVariadic() &&
1013       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1014      ErrInfo = "Instruction has wrong number of operands.";
1015      return false;
1016   }
1017
1018   // Make sure the register classes are correct
1019   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1020     switch (Desc.OpInfo[i].OperandType) {
1021     case MCOI::OPERAND_REGISTER: {
1022       if ((MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) &&
1023           !isImmOperandLegal(MI, i, MI->getOperand(i))) {
1024           ErrInfo = "Illegal immediate value for operand.";
1025           return false;
1026         }
1027       }
1028       break;
1029     case MCOI::OPERAND_IMMEDIATE:
1030       // Check if this operand is an immediate.
1031       // FrameIndex operands will be replaced by immediates, so they are
1032       // allowed.
1033       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
1034           !MI->getOperand(i).isFI()) {
1035         ErrInfo = "Expected immediate, but got non-immediate";
1036         return false;
1037       }
1038       // Fall-through
1039     default:
1040       continue;
1041     }
1042
1043     if (!MI->getOperand(i).isReg())
1044       continue;
1045
1046     int RegClass = Desc.OpInfo[i].RegClass;
1047     if (RegClass != -1) {
1048       unsigned Reg = MI->getOperand(i).getReg();
1049       if (TargetRegisterInfo::isVirtualRegister(Reg))
1050         continue;
1051
1052       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1053       if (!RC->contains(Reg)) {
1054         ErrInfo = "Operand has incorrect register class.";
1055         return false;
1056       }
1057     }
1058   }
1059
1060
1061   // Verify VOP*
1062   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1063     unsigned ConstantBusCount = 0;
1064     unsigned SGPRUsed = AMDGPU::NoRegister;
1065     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
1066       const MachineOperand &MO = MI->getOperand(i);
1067       if (usesConstantBus(MRI, MO)) {
1068         if (MO.isReg()) {
1069           if (MO.getReg() != SGPRUsed)
1070             ++ConstantBusCount;
1071           SGPRUsed = MO.getReg();
1072         } else {
1073           ++ConstantBusCount;
1074         }
1075       }
1076     }
1077     if (ConstantBusCount > 1) {
1078       ErrInfo = "VOP* instruction uses the constant bus more than once";
1079       return false;
1080     }
1081   }
1082
1083   // Verify SRC1 for VOP2 and VOPC
1084   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1085     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1086     if (Src1.isImm() || Src1.isFPImm()) {
1087       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1088       return false;
1089     }
1090   }
1091
1092   // Verify VOP3
1093   if (isVOP3(Opcode)) {
1094     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
1095       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1096       return false;
1097     }
1098     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
1099       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1100       return false;
1101     }
1102     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
1103       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1104       return false;
1105     }
1106   }
1107
1108   // Verify misc. restrictions on specific instructions.
1109   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1110       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1111     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1112     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1113     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1114     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1115       if (!compareMachineOp(Src0, Src1) &&
1116           !compareMachineOp(Src0, Src2)) {
1117         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1118         return false;
1119       }
1120     }
1121   }
1122
1123   return true;
1124 }
1125
1126 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1127   switch (MI.getOpcode()) {
1128   default: return AMDGPU::INSTRUCTION_LIST_END;
1129   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1130   case AMDGPU::COPY: return AMDGPU::COPY;
1131   case AMDGPU::PHI: return AMDGPU::PHI;
1132   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1133   case AMDGPU::S_MOV_B32:
1134     return MI.getOperand(1).isReg() ?
1135            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1136   case AMDGPU::S_ADD_I32:
1137   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1138   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1139   case AMDGPU::S_SUB_I32:
1140   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1141   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1142   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1143   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1144   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1145   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1146   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1147   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1148   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1149   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1150   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1151   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1152   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1153   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1154   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1155   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1156   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1157   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1158   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1159   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1160   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1161   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1162   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1163   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1164   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1165   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1166   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1167   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1168   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1169   case AMDGPU::S_LOAD_DWORD_IMM:
1170   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1171   case AMDGPU::S_LOAD_DWORDX2_IMM:
1172   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1173   case AMDGPU::S_LOAD_DWORDX4_IMM:
1174   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1175   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
1176   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1177   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1178   }
1179 }
1180
1181 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1182   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1183 }
1184
1185 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1186                                                       unsigned OpNo) const {
1187   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1188   const MCInstrDesc &Desc = get(MI.getOpcode());
1189   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1190       Desc.OpInfo[OpNo].RegClass == -1)
1191     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
1192
1193   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1194   return RI.getRegClass(RCID);
1195 }
1196
1197 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1198   switch (MI.getOpcode()) {
1199   case AMDGPU::COPY:
1200   case AMDGPU::REG_SEQUENCE:
1201   case AMDGPU::PHI:
1202   case AMDGPU::INSERT_SUBREG:
1203     return RI.hasVGPRs(getOpRegClass(MI, 0));
1204   default:
1205     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1206   }
1207 }
1208
1209 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1210   MachineBasicBlock::iterator I = MI;
1211   MachineOperand &MO = MI->getOperand(OpIdx);
1212   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1213   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1214   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1215   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1216   if (MO.isReg()) {
1217     Opcode = AMDGPU::COPY;
1218   } else if (RI.isSGPRClass(RC)) {
1219     Opcode = AMDGPU::S_MOV_B32;
1220   }
1221
1222   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1223   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC)) {
1224     VRC = &AMDGPU::VReg_64RegClass;
1225   } else {
1226     VRC = &AMDGPU::VReg_32RegClass;
1227   }
1228   unsigned Reg = MRI.createVirtualRegister(VRC);
1229   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
1230           Reg).addOperand(MO);
1231   MO.ChangeToRegister(Reg, false);
1232 }
1233
1234 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1235                                          MachineRegisterInfo &MRI,
1236                                          MachineOperand &SuperReg,
1237                                          const TargetRegisterClass *SuperRC,
1238                                          unsigned SubIdx,
1239                                          const TargetRegisterClass *SubRC)
1240                                          const {
1241   assert(SuperReg.isReg());
1242
1243   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1244   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1245
1246   // Just in case the super register is itself a sub-register, copy it to a new
1247   // value so we don't need to worry about merging its subreg index with the
1248   // SubIdx passed to this function. The register coalescer should be able to
1249   // eliminate this extra copy.
1250   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1251           NewSuperReg)
1252           .addOperand(SuperReg);
1253
1254   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1255           SubReg)
1256           .addReg(NewSuperReg, 0, SubIdx);
1257   return SubReg;
1258 }
1259
1260 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1261   MachineBasicBlock::iterator MII,
1262   MachineRegisterInfo &MRI,
1263   MachineOperand &Op,
1264   const TargetRegisterClass *SuperRC,
1265   unsigned SubIdx,
1266   const TargetRegisterClass *SubRC) const {
1267   if (Op.isImm()) {
1268     // XXX - Is there a better way to do this?
1269     if (SubIdx == AMDGPU::sub0)
1270       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1271     if (SubIdx == AMDGPU::sub1)
1272       return MachineOperand::CreateImm(Op.getImm() >> 32);
1273
1274     llvm_unreachable("Unhandled register index for immediate");
1275   }
1276
1277   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1278                                        SubIdx, SubRC);
1279   return MachineOperand::CreateReg(SubReg, false);
1280 }
1281
1282 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1283                                     MachineBasicBlock::iterator MI,
1284                                     MachineRegisterInfo &MRI,
1285                                     const TargetRegisterClass *RC,
1286                                     const MachineOperand &Op) const {
1287   MachineBasicBlock *MBB = MI->getParent();
1288   DebugLoc DL = MI->getDebugLoc();
1289   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1290   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1291   unsigned Dst = MRI.createVirtualRegister(RC);
1292
1293   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1294                              LoDst)
1295     .addImm(Op.getImm() & 0xFFFFFFFF);
1296   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1297                              HiDst)
1298     .addImm(Op.getImm() >> 32);
1299
1300   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1301     .addReg(LoDst)
1302     .addImm(AMDGPU::sub0)
1303     .addReg(HiDst)
1304     .addImm(AMDGPU::sub1);
1305
1306   Worklist.push_back(Lo);
1307   Worklist.push_back(Hi);
1308
1309   return Dst;
1310 }
1311
1312 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1313                                  const MachineOperand *MO) const {
1314   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1315   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1316   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1317   const TargetRegisterClass *DefinedRC =
1318       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1319   if (!MO)
1320     MO = &MI->getOperand(OpIdx);
1321
1322   if (usesConstantBus(MRI, *MO)) {
1323     unsigned SGPRUsed =
1324         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1325     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1326       if (i == OpIdx)
1327         continue;
1328       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1329           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1330         return false;
1331       }
1332     }
1333   }
1334
1335   if (MO->isReg()) {
1336     assert(DefinedRC);
1337     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1338     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1339   }
1340
1341
1342   // Handle non-register types that are treated like immediates.
1343   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1344
1345   if (!DefinedRC) {
1346     // This operand expects an immediate.
1347     return true;
1348   }
1349
1350   return isImmOperandLegal(MI, OpIdx, *MO);
1351 }
1352
1353 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1354   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1355
1356   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1357                                            AMDGPU::OpName::src0);
1358   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1359                                            AMDGPU::OpName::src1);
1360   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1361                                            AMDGPU::OpName::src2);
1362
1363   // Legalize VOP2
1364   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1365     // Legalize src0
1366     if (!isOperandLegal(MI, Src0Idx))
1367       legalizeOpWithMove(MI, Src0Idx);
1368
1369     // Legalize src1
1370     if (isOperandLegal(MI, Src1Idx))
1371       return;
1372
1373     // Usually src0 of VOP2 instructions allow more types of inputs
1374     // than src1, so try to commute the instruction to decrease our
1375     // chances of having to insert a MOV instruction to legalize src1.
1376     if (MI->isCommutable()) {
1377       if (commuteInstruction(MI))
1378         // If we are successful in commuting, then we know MI is legal, so
1379         // we are done.
1380         return;
1381     }
1382
1383     legalizeOpWithMove(MI, Src1Idx);
1384     return;
1385   }
1386
1387   // XXX - Do any VOP3 instructions read VCC?
1388   // Legalize VOP3
1389   if (isVOP3(MI->getOpcode())) {
1390     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1391
1392     // Find the one SGPR operand we are allowed to use.
1393     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1394
1395     for (unsigned i = 0; i < 3; ++i) {
1396       int Idx = VOP3Idx[i];
1397       if (Idx == -1)
1398         break;
1399       MachineOperand &MO = MI->getOperand(Idx);
1400
1401       if (MO.isReg()) {
1402         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1403           continue; // VGPRs are legal
1404
1405         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1406
1407         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1408           SGPRReg = MO.getReg();
1409           // We can use one SGPR in each VOP3 instruction.
1410           continue;
1411         }
1412       } else if (!isLiteralConstant(MO)) {
1413         // If it is not a register and not a literal constant, then it must be
1414         // an inline constant which is always legal.
1415         continue;
1416       }
1417       // If we make it this far, then the operand is not legal and we must
1418       // legalize it.
1419       legalizeOpWithMove(MI, Idx);
1420     }
1421   }
1422
1423   // Legalize REG_SEQUENCE and PHI
1424   // The register class of the operands much be the same type as the register
1425   // class of the output.
1426   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1427       MI->getOpcode() == AMDGPU::PHI) {
1428     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1429     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1430       if (!MI->getOperand(i).isReg() ||
1431           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1432         continue;
1433       const TargetRegisterClass *OpRC =
1434               MRI.getRegClass(MI->getOperand(i).getReg());
1435       if (RI.hasVGPRs(OpRC)) {
1436         VRC = OpRC;
1437       } else {
1438         SRC = OpRC;
1439       }
1440     }
1441
1442     // If any of the operands are VGPR registers, then they all most be
1443     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1444     // them.
1445     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1446       if (!VRC) {
1447         assert(SRC);
1448         VRC = RI.getEquivalentVGPRClass(SRC);
1449       }
1450       RC = VRC;
1451     } else {
1452       RC = SRC;
1453     }
1454
1455     // Update all the operands so they have the same type.
1456     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1457       if (!MI->getOperand(i).isReg() ||
1458           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1459         continue;
1460       unsigned DstReg = MRI.createVirtualRegister(RC);
1461       MachineBasicBlock *InsertBB;
1462       MachineBasicBlock::iterator Insert;
1463       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1464         InsertBB = MI->getParent();
1465         Insert = MI;
1466       } else {
1467         // MI is a PHI instruction.
1468         InsertBB = MI->getOperand(i + 1).getMBB();
1469         Insert = InsertBB->getFirstTerminator();
1470       }
1471       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1472               get(AMDGPU::COPY), DstReg)
1473               .addOperand(MI->getOperand(i));
1474       MI->getOperand(i).setReg(DstReg);
1475     }
1476   }
1477
1478   // Legalize INSERT_SUBREG
1479   // src0 must have the same register class as dst
1480   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1481     unsigned Dst = MI->getOperand(0).getReg();
1482     unsigned Src0 = MI->getOperand(1).getReg();
1483     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1484     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1485     if (DstRC != Src0RC) {
1486       MachineBasicBlock &MBB = *MI->getParent();
1487       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1488       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1489               .addReg(Src0);
1490       MI->getOperand(1).setReg(NewSrc0);
1491     }
1492     return;
1493   }
1494
1495   // Legalize MUBUF* instructions
1496   // FIXME: If we start using the non-addr64 instructions for compute, we
1497   // may need to legalize them here.
1498   int SRsrcIdx =
1499       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1500   if (SRsrcIdx != -1) {
1501     // We have an MUBUF instruction
1502     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1503     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1504     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1505                                              RI.getRegClass(SRsrcRC))) {
1506       // The operands are legal.
1507       // FIXME: We may need to legalize operands besided srsrc.
1508       return;
1509     }
1510
1511     MachineBasicBlock &MBB = *MI->getParent();
1512     // Extract the the ptr from the resource descriptor.
1513
1514     // SRsrcPtrLo = srsrc:sub0
1515     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1516         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1517
1518     // SRsrcPtrHi = srsrc:sub1
1519     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1520         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1521
1522     // Create an empty resource descriptor
1523     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1524     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1525     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1526     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1527
1528     // Zero64 = 0
1529     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1530             Zero64)
1531             .addImm(0);
1532
1533     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1534     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1535             SRsrcFormatLo)
1536             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1537
1538     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1539     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1540             SRsrcFormatHi)
1541             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1542
1543     // NewSRsrc = {Zero64, SRsrcFormat}
1544     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1545             NewSRsrc)
1546             .addReg(Zero64)
1547             .addImm(AMDGPU::sub0_sub1)
1548             .addReg(SRsrcFormatLo)
1549             .addImm(AMDGPU::sub2)
1550             .addReg(SRsrcFormatHi)
1551             .addImm(AMDGPU::sub3);
1552
1553     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1554     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1555     unsigned NewVAddrLo;
1556     unsigned NewVAddrHi;
1557     if (VAddr) {
1558       // This is already an ADDR64 instruction so we need to add the pointer
1559       // extracted from the resource descriptor to the current value of VAddr.
1560       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1561       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1562
1563       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1564       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1565               NewVAddrLo)
1566               .addReg(SRsrcPtrLo)
1567               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1568               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1569
1570       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1571       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1572               NewVAddrHi)
1573               .addReg(SRsrcPtrHi)
1574               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1575               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1576               .addReg(AMDGPU::VCC, RegState::Implicit);
1577
1578     } else {
1579       // This instructions is the _OFFSET variant, so we need to convert it to
1580       // ADDR64.
1581       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1582       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1583       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1584       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1585              "with non-zero soffset is not implemented");
1586       (void)SOffset;
1587
1588       // Create the new instruction.
1589       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1590       MachineInstr *Addr64 =
1591           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1592                   .addOperand(*VData)
1593                   .addOperand(*SRsrc)
1594                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1595                                               // This will be replaced later
1596                                               // with the new value of vaddr.
1597                   .addOperand(*Offset);
1598
1599       MI->removeFromParent();
1600       MI = Addr64;
1601
1602       NewVAddrLo = SRsrcPtrLo;
1603       NewVAddrHi = SRsrcPtrHi;
1604       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1605       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1606     }
1607
1608     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1609     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1610             NewVAddr)
1611             .addReg(NewVAddrLo)
1612             .addImm(AMDGPU::sub0)
1613             .addReg(NewVAddrHi)
1614             .addImm(AMDGPU::sub1);
1615
1616
1617     // Update the instruction to use NewVaddr
1618     VAddr->setReg(NewVAddr);
1619     // Update the instruction to use NewSRsrc
1620     SRsrc->setReg(NewSRsrc);
1621   }
1622 }
1623
1624 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1625                             const TargetRegisterClass *HalfRC,
1626                             unsigned HalfImmOp, unsigned HalfSGPROp,
1627                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1628
1629   DebugLoc DL = MI->getDebugLoc();
1630   MachineBasicBlock *MBB = MI->getParent();
1631   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1632   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1633   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1634   unsigned HalfSize = HalfRC->getSize();
1635   const MachineOperand *OffOp =
1636       getNamedOperand(*MI, AMDGPU::OpName::offset);
1637   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1638
1639   if (OffOp) {
1640     // Handle the _IMM variant
1641     unsigned LoOffset = OffOp->getImm();
1642     unsigned HiOffset = LoOffset + (HalfSize / 4);
1643     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1644                   .addOperand(*SBase)
1645                   .addImm(LoOffset);
1646
1647     if (!isUInt<8>(HiOffset)) {
1648       unsigned OffsetSGPR =
1649           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1650       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1651               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1652                                        // but offset in register is in bytes.
1653       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1654                     .addOperand(*SBase)
1655                     .addReg(OffsetSGPR);
1656     } else {
1657       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1658                      .addOperand(*SBase)
1659                      .addImm(HiOffset);
1660     }
1661   } else {
1662     // Handle the _SGPR variant
1663     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1664     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1665                   .addOperand(*SBase)
1666                   .addOperand(*SOff);
1667     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1668     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1669             .addOperand(*SOff)
1670             .addImm(HalfSize);
1671     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1672                   .addOperand(*SBase)
1673                   .addReg(OffsetSGPR);
1674   }
1675
1676   unsigned SubLo, SubHi;
1677   switch (HalfSize) {
1678     case 4:
1679       SubLo = AMDGPU::sub0;
1680       SubHi = AMDGPU::sub1;
1681       break;
1682     case 8:
1683       SubLo = AMDGPU::sub0_sub1;
1684       SubHi = AMDGPU::sub2_sub3;
1685       break;
1686     case 16:
1687       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1688       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1689       break;
1690     case 32:
1691       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1692       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1693       break;
1694     default:
1695       llvm_unreachable("Unhandled HalfSize");
1696   }
1697
1698   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1699           .addOperand(MI->getOperand(0))
1700           .addReg(RegLo)
1701           .addImm(SubLo)
1702           .addReg(RegHi)
1703           .addImm(SubHi);
1704 }
1705
1706 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1707   MachineBasicBlock *MBB = MI->getParent();
1708   switch (MI->getOpcode()) {
1709     case AMDGPU::S_LOAD_DWORD_IMM:
1710     case AMDGPU::S_LOAD_DWORD_SGPR:
1711     case AMDGPU::S_LOAD_DWORDX2_IMM:
1712     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1713     case AMDGPU::S_LOAD_DWORDX4_IMM:
1714     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1715       unsigned NewOpcode = getVALUOp(*MI);
1716       unsigned RegOffset;
1717       unsigned ImmOffset;
1718
1719       if (MI->getOperand(2).isReg()) {
1720         RegOffset = MI->getOperand(2).getReg();
1721         ImmOffset = 0;
1722       } else {
1723         assert(MI->getOperand(2).isImm());
1724         // SMRD instructions take a dword offsets and MUBUF instructions
1725         // take a byte offset.
1726         ImmOffset = MI->getOperand(2).getImm() << 2;
1727         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1728         if (isUInt<12>(ImmOffset)) {
1729           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1730                   RegOffset)
1731                   .addImm(0);
1732         } else {
1733           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1734                   RegOffset)
1735                   .addImm(ImmOffset);
1736           ImmOffset = 0;
1737         }
1738       }
1739
1740       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1741       unsigned DWord0 = RegOffset;
1742       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1743       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1744       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1745
1746       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1747               .addImm(0);
1748       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1749               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1750       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1751               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1752       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1753               .addReg(DWord0)
1754               .addImm(AMDGPU::sub0)
1755               .addReg(DWord1)
1756               .addImm(AMDGPU::sub1)
1757               .addReg(DWord2)
1758               .addImm(AMDGPU::sub2)
1759               .addReg(DWord3)
1760               .addImm(AMDGPU::sub3);
1761       MI->setDesc(get(NewOpcode));
1762       if (MI->getOperand(2).isReg()) {
1763         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1764       } else {
1765         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1766       }
1767       MI->getOperand(1).setReg(SRsrc);
1768       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1769
1770       const TargetRegisterClass *NewDstRC =
1771           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1772
1773       unsigned DstReg = MI->getOperand(0).getReg();
1774       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1775       MRI.replaceRegWith(DstReg, NewDstReg);
1776       break;
1777     }
1778     case AMDGPU::S_LOAD_DWORDX8_IMM:
1779     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1780       MachineInstr *Lo, *Hi;
1781       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1782                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1783       MI->eraseFromParent();
1784       moveSMRDToVALU(Lo, MRI);
1785       moveSMRDToVALU(Hi, MRI);
1786       break;
1787     }
1788
1789     case AMDGPU::S_LOAD_DWORDX16_IMM:
1790     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1791       MachineInstr *Lo, *Hi;
1792       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1793                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1794       MI->eraseFromParent();
1795       moveSMRDToVALU(Lo, MRI);
1796       moveSMRDToVALU(Hi, MRI);
1797       break;
1798     }
1799   }
1800 }
1801
1802 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1803   SmallVector<MachineInstr *, 128> Worklist;
1804   Worklist.push_back(&TopInst);
1805
1806   while (!Worklist.empty()) {
1807     MachineInstr *Inst = Worklist.pop_back_val();
1808     MachineBasicBlock *MBB = Inst->getParent();
1809     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1810
1811     unsigned Opcode = Inst->getOpcode();
1812     unsigned NewOpcode = getVALUOp(*Inst);
1813
1814     // Handle some special cases
1815     switch (Opcode) {
1816     default:
1817       if (isSMRD(Inst->getOpcode())) {
1818         moveSMRDToVALU(Inst, MRI);
1819       }
1820       break;
1821     case AMDGPU::S_MOV_B64: {
1822       DebugLoc DL = Inst->getDebugLoc();
1823
1824       // If the source operand is a register we can replace this with a
1825       // copy.
1826       if (Inst->getOperand(1).isReg()) {
1827         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1828           .addOperand(Inst->getOperand(0))
1829           .addOperand(Inst->getOperand(1));
1830         Worklist.push_back(Copy);
1831       } else {
1832         // Otherwise, we need to split this into two movs, because there is
1833         // no 64-bit VALU move instruction.
1834         unsigned Reg = Inst->getOperand(0).getReg();
1835         unsigned Dst = split64BitImm(Worklist,
1836                                      Inst,
1837                                      MRI,
1838                                      MRI.getRegClass(Reg),
1839                                      Inst->getOperand(1));
1840         MRI.replaceRegWith(Reg, Dst);
1841       }
1842       Inst->eraseFromParent();
1843       continue;
1844     }
1845     case AMDGPU::S_AND_B64:
1846       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1847       Inst->eraseFromParent();
1848       continue;
1849
1850     case AMDGPU::S_OR_B64:
1851       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1852       Inst->eraseFromParent();
1853       continue;
1854
1855     case AMDGPU::S_XOR_B64:
1856       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1857       Inst->eraseFromParent();
1858       continue;
1859
1860     case AMDGPU::S_NOT_B64:
1861       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1862       Inst->eraseFromParent();
1863       continue;
1864
1865     case AMDGPU::S_BCNT1_I32_B64:
1866       splitScalar64BitBCNT(Worklist, Inst);
1867       Inst->eraseFromParent();
1868       continue;
1869
1870     case AMDGPU::S_BFE_U64:
1871     case AMDGPU::S_BFE_I64:
1872     case AMDGPU::S_BFM_B64:
1873       llvm_unreachable("Moving this op to VALU not implemented");
1874     }
1875
1876     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1877       // We cannot move this instruction to the VALU, so we should try to
1878       // legalize its operands instead.
1879       legalizeOperands(Inst);
1880       continue;
1881     }
1882
1883     // Use the new VALU Opcode.
1884     const MCInstrDesc &NewDesc = get(NewOpcode);
1885     Inst->setDesc(NewDesc);
1886
1887     // Remove any references to SCC. Vector instructions can't read from it, and
1888     // We're just about to add the implicit use / defs of VCC, and we don't want
1889     // both.
1890     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1891       MachineOperand &Op = Inst->getOperand(i);
1892       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1893         Inst->RemoveOperand(i);
1894     }
1895
1896     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1897       // We are converting these to a BFE, so we need to add the missing
1898       // operands for the size and offset.
1899       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1900       Inst->addOperand(MachineOperand::CreateImm(0));
1901       Inst->addOperand(MachineOperand::CreateImm(Size));
1902
1903     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1904       // The VALU version adds the second operand to the result, so insert an
1905       // extra 0 operand.
1906       Inst->addOperand(MachineOperand::CreateImm(0));
1907     }
1908
1909     addDescImplicitUseDef(NewDesc, Inst);
1910
1911     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1912       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1913       // If we need to move this to VGPRs, we need to unpack the second operand
1914       // back into the 2 separate ones for bit offset and width.
1915       assert(OffsetWidthOp.isImm() &&
1916              "Scalar BFE is only implemented for constant width and offset");
1917       uint32_t Imm = OffsetWidthOp.getImm();
1918
1919       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1920       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1921       Inst->RemoveOperand(2); // Remove old immediate.
1922       Inst->addOperand(MachineOperand::CreateImm(Offset));
1923       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1924     }
1925
1926     // Update the destination register class.
1927
1928     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1929
1930     switch (Opcode) {
1931       // For target instructions, getOpRegClass just returns the virtual
1932       // register class associated with the operand, so we need to find an
1933       // equivalent VGPR register class in order to move the instruction to the
1934       // VALU.
1935     case AMDGPU::COPY:
1936     case AMDGPU::PHI:
1937     case AMDGPU::REG_SEQUENCE:
1938     case AMDGPU::INSERT_SUBREG:
1939       if (RI.hasVGPRs(NewDstRC))
1940         continue;
1941       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1942       if (!NewDstRC)
1943         continue;
1944       break;
1945     default:
1946       break;
1947     }
1948
1949     unsigned DstReg = Inst->getOperand(0).getReg();
1950     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1951     MRI.replaceRegWith(DstReg, NewDstReg);
1952
1953     // Legalize the operands
1954     legalizeOperands(Inst);
1955
1956     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1957            E = MRI.use_end(); I != E; ++I) {
1958       MachineInstr &UseMI = *I->getParent();
1959       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1960         Worklist.push_back(&UseMI);
1961       }
1962     }
1963   }
1964 }
1965
1966 //===----------------------------------------------------------------------===//
1967 // Indirect addressing callbacks
1968 //===----------------------------------------------------------------------===//
1969
1970 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1971                                                  unsigned Channel) const {
1972   assert(Channel == 0);
1973   return RegIndex;
1974 }
1975
1976 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1977   return &AMDGPU::VReg_32RegClass;
1978 }
1979
1980 void SIInstrInfo::splitScalar64BitUnaryOp(
1981   SmallVectorImpl<MachineInstr *> &Worklist,
1982   MachineInstr *Inst,
1983   unsigned Opcode) const {
1984   MachineBasicBlock &MBB = *Inst->getParent();
1985   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1986
1987   MachineOperand &Dest = Inst->getOperand(0);
1988   MachineOperand &Src0 = Inst->getOperand(1);
1989   DebugLoc DL = Inst->getDebugLoc();
1990
1991   MachineBasicBlock::iterator MII = Inst;
1992
1993   const MCInstrDesc &InstDesc = get(Opcode);
1994   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1995     MRI.getRegClass(Src0.getReg()) :
1996     &AMDGPU::SGPR_32RegClass;
1997
1998   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1999
2000   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2001                                                        AMDGPU::sub0, Src0SubRC);
2002
2003   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2004   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2005
2006   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2007   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2008     .addOperand(SrcReg0Sub0);
2009
2010   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2011                                                        AMDGPU::sub1, Src0SubRC);
2012
2013   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2014   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2015     .addOperand(SrcReg0Sub1);
2016
2017   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2018   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2019     .addReg(DestSub0)
2020     .addImm(AMDGPU::sub0)
2021     .addReg(DestSub1)
2022     .addImm(AMDGPU::sub1);
2023
2024   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2025
2026   // Try to legalize the operands in case we need to swap the order to keep it
2027   // valid.
2028   Worklist.push_back(LoHalf);
2029   Worklist.push_back(HiHalf);
2030 }
2031
2032 void SIInstrInfo::splitScalar64BitBinaryOp(
2033   SmallVectorImpl<MachineInstr *> &Worklist,
2034   MachineInstr *Inst,
2035   unsigned Opcode) const {
2036   MachineBasicBlock &MBB = *Inst->getParent();
2037   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2038
2039   MachineOperand &Dest = Inst->getOperand(0);
2040   MachineOperand &Src0 = Inst->getOperand(1);
2041   MachineOperand &Src1 = Inst->getOperand(2);
2042   DebugLoc DL = Inst->getDebugLoc();
2043
2044   MachineBasicBlock::iterator MII = Inst;
2045
2046   const MCInstrDesc &InstDesc = get(Opcode);
2047   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2048     MRI.getRegClass(Src0.getReg()) :
2049     &AMDGPU::SGPR_32RegClass;
2050
2051   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2052   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2053     MRI.getRegClass(Src1.getReg()) :
2054     &AMDGPU::SGPR_32RegClass;
2055
2056   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2057
2058   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2059                                                        AMDGPU::sub0, Src0SubRC);
2060   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2061                                                        AMDGPU::sub0, Src1SubRC);
2062
2063   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2064   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2065
2066   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2067   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2068     .addOperand(SrcReg0Sub0)
2069     .addOperand(SrcReg1Sub0);
2070
2071   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2072                                                        AMDGPU::sub1, Src0SubRC);
2073   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2074                                                        AMDGPU::sub1, Src1SubRC);
2075
2076   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2077   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2078     .addOperand(SrcReg0Sub1)
2079     .addOperand(SrcReg1Sub1);
2080
2081   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2082   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2083     .addReg(DestSub0)
2084     .addImm(AMDGPU::sub0)
2085     .addReg(DestSub1)
2086     .addImm(AMDGPU::sub1);
2087
2088   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2089
2090   // Try to legalize the operands in case we need to swap the order to keep it
2091   // valid.
2092   Worklist.push_back(LoHalf);
2093   Worklist.push_back(HiHalf);
2094 }
2095
2096 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2097                                        MachineInstr *Inst) const {
2098   MachineBasicBlock &MBB = *Inst->getParent();
2099   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2100
2101   MachineBasicBlock::iterator MII = Inst;
2102   DebugLoc DL = Inst->getDebugLoc();
2103
2104   MachineOperand &Dest = Inst->getOperand(0);
2105   MachineOperand &Src = Inst->getOperand(1);
2106
2107   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
2108   const TargetRegisterClass *SrcRC = Src.isReg() ?
2109     MRI.getRegClass(Src.getReg()) :
2110     &AMDGPU::SGPR_32RegClass;
2111
2112   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2113   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2114
2115   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2116
2117   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2118                                                       AMDGPU::sub0, SrcSubRC);
2119   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2120                                                       AMDGPU::sub1, SrcSubRC);
2121
2122   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2123     .addOperand(SrcRegSub0)
2124     .addImm(0);
2125
2126   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2127     .addOperand(SrcRegSub1)
2128     .addReg(MidReg);
2129
2130   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2131
2132   Worklist.push_back(First);
2133   Worklist.push_back(Second);
2134 }
2135
2136 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2137                                         MachineInstr *Inst) const {
2138   // Add the implict and explicit register definitions.
2139   if (NewDesc.ImplicitUses) {
2140     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2141       unsigned Reg = NewDesc.ImplicitUses[i];
2142       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2143     }
2144   }
2145
2146   if (NewDesc.ImplicitDefs) {
2147     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2148       unsigned Reg = NewDesc.ImplicitDefs[i];
2149       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2150     }
2151   }
2152 }
2153
2154 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2155                                    int OpIndices[3]) const {
2156   const MCInstrDesc &Desc = get(MI->getOpcode());
2157
2158   // Find the one SGPR operand we are allowed to use.
2159   unsigned SGPRReg = AMDGPU::NoRegister;
2160
2161   // First we need to consider the instruction's operand requirements before
2162   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2163   // of VCC, but we are still bound by the constant bus requirement to only use
2164   // one.
2165   //
2166   // If the operand's class is an SGPR, we can never move it.
2167
2168   for (const MachineOperand &MO : MI->implicit_operands()) {
2169     // We only care about reads.
2170     if (MO.isDef())
2171       continue;
2172
2173     if (MO.getReg() == AMDGPU::VCC)
2174       return AMDGPU::VCC;
2175
2176     if (MO.getReg() == AMDGPU::FLAT_SCR)
2177       return AMDGPU::FLAT_SCR;
2178   }
2179
2180   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2181   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2182
2183   for (unsigned i = 0; i < 3; ++i) {
2184     int Idx = OpIndices[i];
2185     if (Idx == -1)
2186       break;
2187
2188     const MachineOperand &MO = MI->getOperand(Idx);
2189     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2190       SGPRReg = MO.getReg();
2191
2192     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2193       UsedSGPRs[i] = MO.getReg();
2194   }
2195
2196   if (SGPRReg != AMDGPU::NoRegister)
2197     return SGPRReg;
2198
2199   // We don't have a required SGPR operand, so we have a bit more freedom in
2200   // selecting operands to move.
2201
2202   // Try to select the most used SGPR. If an SGPR is equal to one of the
2203   // others, we choose that.
2204   //
2205   // e.g.
2206   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2207   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2208
2209   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2210     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2211       SGPRReg = UsedSGPRs[0];
2212   }
2213
2214   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2215     if (UsedSGPRs[1] == UsedSGPRs[2])
2216       SGPRReg = UsedSGPRs[1];
2217   }
2218
2219   return SGPRReg;
2220 }
2221
2222 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2223                                    MachineBasicBlock *MBB,
2224                                    MachineBasicBlock::iterator I,
2225                                    unsigned ValueReg,
2226                                    unsigned Address, unsigned OffsetReg) const {
2227   const DebugLoc &DL = MBB->findDebugLoc(I);
2228   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2229                                       getIndirectIndexBegin(*MBB->getParent()));
2230
2231   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2232           .addReg(IndirectBaseReg, RegState::Define)
2233           .addOperand(I->getOperand(0))
2234           .addReg(IndirectBaseReg)
2235           .addReg(OffsetReg)
2236           .addImm(0)
2237           .addReg(ValueReg);
2238 }
2239
2240 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2241                                    MachineBasicBlock *MBB,
2242                                    MachineBasicBlock::iterator I,
2243                                    unsigned ValueReg,
2244                                    unsigned Address, unsigned OffsetReg) const {
2245   const DebugLoc &DL = MBB->findDebugLoc(I);
2246   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2247                                       getIndirectIndexBegin(*MBB->getParent()));
2248
2249   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2250           .addOperand(I->getOperand(0))
2251           .addOperand(I->getOperand(1))
2252           .addReg(IndirectBaseReg)
2253           .addReg(OffsetReg)
2254           .addImm(0);
2255
2256 }
2257
2258 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2259                                             const MachineFunction &MF) const {
2260   int End = getIndirectIndexEnd(MF);
2261   int Begin = getIndirectIndexBegin(MF);
2262
2263   if (End == -1)
2264     return;
2265
2266
2267   for (int Index = Begin; Index <= End; ++Index)
2268     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
2269
2270   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2271     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2272
2273   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2274     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2275
2276   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2277     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2278
2279   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2280     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2281
2282   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2283     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2284 }
2285
2286 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2287                                                    unsigned OperandName) const {
2288   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2289   if (Idx == -1)
2290     return nullptr;
2291
2292   return &MI.getOperand(Idx);
2293 }