lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26
  27 using namespace llvm;
  28
  29 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  30   : AMDGPUInstrInfo(st),
  31     RI(st) { }
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  78                                           int64_t &Offset0,
  79                                           int64_t &Offset1) const {
  80   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  81     return false;
  82
  83   unsigned Opc0 = Load0->getMachineOpcode();
  84   unsigned Opc1 = Load1->getMachineOpcode();
  85
  86   // Make sure both are actually loads.
  87   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  88     return false;
  89
  90   if (isDS(Opc0) && isDS(Opc1)) {
  91
  92     // FIXME: Handle this case:
  93     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
  94       return false;
  95
  96     // Check base reg.
  97     if (Load0->getOperand(1) != Load1->getOperand(1))
  98       return false;
  99
 100     // Check chain.
 101     if (findChainOperand(Load0) != findChainOperand(Load1))
 102       return false;
 103
 104     // Skip read2 / write2 variants for simplicity.
 105     // TODO: We should report true if the used offsets are adjacent (excluded
 106     // st64 versions).
 107     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 108         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 109       return false;
 110
 111     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 112     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 113     return true;
 114   }
 115
 116   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 117     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 118
 119     // Check base reg.
 120     if (Load0->getOperand(0) != Load1->getOperand(0))
 121       return false;
 122
 123     // Check chain.
 124     if (findChainOperand(Load0) != findChainOperand(Load1))
 125       return false;
 126
 127     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 128     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 129     return true;
 130   }
 131
 132   // MUBUF and MTBUF can access the same addresses.
 133   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 134
 135     // MUBUF and MTBUF have vaddr at different indices.
 136     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 137         findChainOperand(Load0) != findChainOperand(Load1) ||
 138         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 139         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 140       return false;
 141
 142     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 143     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 144
 145     if (OffIdx0 == -1 || OffIdx1 == -1)
 146       return false;
 147
 148     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 149     // inlcude the output in the operand list, but SDNodes don't, we need to
 150     // subtract the index by one.
 151     --OffIdx0;
 152     --OffIdx1;
 153
 154     SDValue Off0 = Load0->getOperand(OffIdx0);
 155     SDValue Off1 = Load1->getOperand(OffIdx1);
 156
 157     // The offset might be a FrameIndexSDNode.
 158     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 159       return false;
 160
 161     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 162     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 163     return true;
 164   }
 165
 166   return false;
 167 }
 168
 169 static bool isStride64(unsigned Opc) {
 170   switch (Opc) {
 171   case AMDGPU::DS_READ2ST64_B32:
 172   case AMDGPU::DS_READ2ST64_B64:
 173   case AMDGPU::DS_WRITE2ST64_B32:
 174   case AMDGPU::DS_WRITE2ST64_B64:
 175     return true;
 176   default:
 177     return false;
 178   }
 179 }
 180
 181 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 182                                        unsigned &BaseReg, unsigned &Offset,
 183                                        const TargetRegisterInfo *TRI) const {
 184   unsigned Opc = LdSt->getOpcode();
 185   if (isDS(Opc)) {
 186     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 187                                                       AMDGPU::OpName::offset);
 188     if (OffsetImm) {
 189       // Normal, single offset LDS instruction.
 190       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 191                                                       AMDGPU::OpName::addr);
 192
 193       BaseReg = AddrReg->getReg();
 194       Offset = OffsetImm->getImm();
 195       return true;
 196     }
 197
 198     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 199     // these as a load with a single offset if the 2 offsets are consecutive. We
 200     // will use this for some partially aligned loads.
 201     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 202                                                        AMDGPU::OpName::offset0);
 203     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 204                                                        AMDGPU::OpName::offset1);
 205
 206     uint8_t Offset0 = Offset0Imm->getImm();
 207     uint8_t Offset1 = Offset1Imm->getImm();
 208     assert(Offset1 > Offset0);
 209
 210     if (Offset1 - Offset0 == 1) {
 211       // Each of these offsets is in element sized units, so we need to convert
 212       // to bytes of the individual reads.
 213
 214       unsigned EltSize;
 215       if (LdSt->mayLoad())
 216         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 217       else {
 218         assert(LdSt->mayStore());
 219         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 220         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 221       }
 222
 223       if (isStride64(Opc))
 224         EltSize *= 64;
 225
 226       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 227                                                       AMDGPU::OpName::addr);
 228       BaseReg = AddrReg->getReg();
 229       Offset = EltSize * Offset0;
 230       return true;
 231     }
 232
 233     return false;
 234   }
 235
 236   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 237     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 238       return false;
 239
 240     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 241                                                     AMDGPU::OpName::vaddr);
 242     if (!AddrReg)
 243       return false;
 244
 245     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 246                                                       AMDGPU::OpName::offset);
 247     BaseReg = AddrReg->getReg();
 248     Offset = OffsetImm->getImm();
 249     return true;
 250   }
 251
 252   if (isSMRD(Opc)) {
 253     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 254                                                       AMDGPU::OpName::offset);
 255     if (!OffsetImm)
 256       return false;
 257
 258     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 259                                                      AMDGPU::OpName::sbase);
 260     BaseReg = SBaseReg->getReg();
 261     Offset = OffsetImm->getImm();
 262     return true;
 263   }
 264
 265   return false;
 266 }
 267
 268 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 269                                      MachineInstr *SecondLdSt,
 270                                      unsigned NumLoads) const {
 271   unsigned Opc0 = FirstLdSt->getOpcode();
 272   unsigned Opc1 = SecondLdSt->getOpcode();
 273
 274   // TODO: This needs finer tuning
 275   if (NumLoads > 4)
 276     return false;
 277
 278   if (isDS(Opc0) && isDS(Opc1))
 279     return true;
 280
 281   if (isSMRD(Opc0) && isSMRD(Opc1))
 282     return true;
 283
 284   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 285     return true;
 286
 287   return false;
 288 }
 289
 290 void
 291 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 292                          MachineBasicBlock::iterator MI, DebugLoc DL,
 293                          unsigned DestReg, unsigned SrcReg,
 294                          bool KillSrc) const {
 295
 296   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 297   // the backend.  While it may be theoretically possible to do this, it should
 298   // never be necessary.
 299   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 300
 301   static const int16_t Sub0_15[] = {
 302     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 303     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 304     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 305     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 306   };
 307
 308   static const int16_t Sub0_7[] = {
 309     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 310     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 311   };
 312
 313   static const int16_t Sub0_3[] = {
 314     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 315   };
 316
 317   static const int16_t Sub0_2[] = {
 318     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 319   };
 320
 321   static const int16_t Sub0_1[] = {
 322     AMDGPU::sub0, AMDGPU::sub1, 0
 323   };
 324
 325   unsigned Opcode;
 326   const int16_t *SubIndices;
 327
 328   if (AMDGPU::M0 == DestReg) {
 329     // Check if M0 isn't already set to this value
 330     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 331       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 332
 333       if (!I->definesRegister(AMDGPU::M0))
 334         continue;
 335
 336       unsigned Opc = I->getOpcode();
 337       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 338         break;
 339
 340       if (!I->readsRegister(SrcReg))
 341         break;
 342
 343       // The copy isn't necessary
 344       return;
 345     }
 346   }
 347
 348   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 349     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 350     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 351             .addReg(SrcReg, getKillRegState(KillSrc));
 352     return;
 353
 354   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 355     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 356     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 357             .addReg(SrcReg, getKillRegState(KillSrc));
 358     return;
 359
 360   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 361     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 362     Opcode = AMDGPU::S_MOV_B32;
 363     SubIndices = Sub0_3;
 364
 365   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 366     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 367     Opcode = AMDGPU::S_MOV_B32;
 368     SubIndices = Sub0_7;
 369
 370   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 371     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 372     Opcode = AMDGPU::S_MOV_B32;
 373     SubIndices = Sub0_15;
 374
 375   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 376     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 377            AMDGPU::SReg_32RegClass.contains(SrcReg));
 378     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 379             .addReg(SrcReg, getKillRegState(KillSrc));
 380     return;
 381
 382   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 383     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 384            AMDGPU::SReg_64RegClass.contains(SrcReg));
 385     Opcode = AMDGPU::V_MOV_B32_e32;
 386     SubIndices = Sub0_1;
 387
 388   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 389     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 390     Opcode = AMDGPU::V_MOV_B32_e32;
 391     SubIndices = Sub0_2;
 392
 393   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 394     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 395            AMDGPU::SReg_128RegClass.contains(SrcReg));
 396     Opcode = AMDGPU::V_MOV_B32_e32;
 397     SubIndices = Sub0_3;
 398
 399   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 400     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 401            AMDGPU::SReg_256RegClass.contains(SrcReg));
 402     Opcode = AMDGPU::V_MOV_B32_e32;
 403     SubIndices = Sub0_7;
 404
 405   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 406     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 407            AMDGPU::SReg_512RegClass.contains(SrcReg));
 408     Opcode = AMDGPU::V_MOV_B32_e32;
 409     SubIndices = Sub0_15;
 410
 411   } else {
 412     llvm_unreachable("Can't copy register!");
 413   }
 414
 415   while (unsigned SubIdx = *SubIndices++) {
 416     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 417       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 418
 419     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 420
 421     if (*SubIndices)
 422       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 423   }
 424 }
 425
 426 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 427   int NewOpc;
 428
 429   // Try to map original to commuted opcode
 430   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 431     return NewOpc;
 432
 433   // Try to map commuted to original opcode
 434   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 435     return NewOpc;
 436
 437   return Opcode;
 438 }
 439
 440 static bool shouldTryToSpillVGPRs(MachineFunction *MF) {
 441
 442   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 443   const TargetMachine &TM = MF->getTarget();
 444
 445   // FIXME: Even though it can cause problems, we need to enable
 446   // spilling at -O0, since the fast register allocator always
 447   // spills registers that are live at the end of blocks.
 448   return MFI->getShaderType() == ShaderType::COMPUTE &&
 449          TM.getOptLevel() == CodeGenOpt::None;
 450
 451 }
 452
 453 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 454                                       MachineBasicBlock::iterator MI,
 455                                       unsigned SrcReg, bool isKill,
 456                                       int FrameIndex,
 457                                       const TargetRegisterClass *RC,
 458                                       const TargetRegisterInfo *TRI) const {
 459   MachineFunction *MF = MBB.getParent();
 460   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 461   DebugLoc DL = MBB.findDebugLoc(MI);
 462   int Opcode = -1;
 463
 464   if (RI.isSGPRClass(RC)) {
 465     // We are only allowed to create one new instruction when spilling
 466     // registers, so we need to use pseudo instruction for spilling
 467     // SGPRs.
 468     switch (RC->getSize() * 8) {
 469       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 470       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 471       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 472       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 473       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 474     }
 475   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 476     switch(RC->getSize() * 8) {
 477       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 478       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 479       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 480       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 481       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 482       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 483     }
 484   }
 485
 486   if (Opcode != -1) {
 487     FrameInfo->setObjectAlignment(FrameIndex, 4);
 488     BuildMI(MBB, MI, DL, get(Opcode))
 489             .addReg(SrcReg)
 490             .addFrameIndex(FrameIndex);
 491   } else {
 492     LLVMContext &Ctx = MF->getFunction()->getContext();
 493     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 494                   " spill register");
 495     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 496             .addReg(SrcReg);
 497   }
 498 }
 499
 500 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 501                                        MachineBasicBlock::iterator MI,
 502                                        unsigned DestReg, int FrameIndex,
 503                                        const TargetRegisterClass *RC,
 504                                        const TargetRegisterInfo *TRI) const {
 505   MachineFunction *MF = MBB.getParent();
 506   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 507   DebugLoc DL = MBB.findDebugLoc(MI);
 508   int Opcode = -1;
 509
 510   if (RI.isSGPRClass(RC)){
 511     switch(RC->getSize() * 8) {
 512       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 513       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 514       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 515       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 516       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 517     }
 518   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 519     switch(RC->getSize() * 8) {
 520       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 521       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 522       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 523       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 524       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 525       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 526     }
 527   }
 528
 529   if (Opcode != -1) {
 530     FrameInfo->setObjectAlignment(FrameIndex, 4);
 531     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 532             .addFrameIndex(FrameIndex);
 533   } else {
 534     LLVMContext &Ctx = MF->getFunction()->getContext();
 535     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 536                   " restore register");
 537     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 538             .addReg(AMDGPU::VGPR0);
 539   }
 540 }
 541
 542 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 543 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 544                                                MachineBasicBlock::iterator MI,
 545                                                RegScavenger *RS, unsigned TmpReg,
 546                                                unsigned FrameOffset,
 547                                                unsigned Size) const {
 548   MachineFunction *MF = MBB.getParent();
 549   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 550   const AMDGPUSubtarget &ST = MF->getTarget().getSubtarget<AMDGPUSubtarget>();
 551   const SIRegisterInfo *TRI =
 552       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 553   DebugLoc DL = MBB.findDebugLoc(MI);
 554   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 555   unsigned WavefrontSize = ST.getWavefrontSize();
 556
 557   unsigned TIDReg = MFI->getTIDReg();
 558   if (!MFI->hasCalculatedTID()) {
 559     MachineBasicBlock &Entry = MBB.getParent()->front();
 560     MachineBasicBlock::iterator Insert = Entry.front();
 561     DebugLoc DL = Insert->getDebugLoc();
 562
 563     TIDReg = RI.findUnusedVGPR(MF->getRegInfo());
 564     if (TIDReg == AMDGPU::NoRegister)
 565       return TIDReg;
 566
 567
 568     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 569         WorkGroupSize > WavefrontSize) {
 570
 571       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 572       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 573       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 574       unsigned InputPtrReg =
 575           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 576       static const unsigned TIDIGRegs[3] = {
 577         TIDIGXReg, TIDIGYReg, TIDIGZReg
 578       };
 579       for (unsigned Reg : TIDIGRegs) {
 580         if (!Entry.isLiveIn(Reg))
 581           Entry.addLiveIn(Reg);
 582       }
 583
 584       RS->enterBasicBlock(&Entry);
 585       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 586       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 587       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 588               .addReg(InputPtrReg)
 589               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 590       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 591               .addReg(InputPtrReg)
 592               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 593
 594       // NGROUPS.X * NGROUPS.Y
 595       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 596               .addReg(STmp1)
 597               .addReg(STmp0);
 598       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 599       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 600               .addReg(STmp1)
 601               .addReg(TIDIGXReg);
 602       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 603       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 604               .addReg(STmp0)
 605               .addReg(TIDIGYReg)
 606               .addReg(TIDReg);
 607       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 608       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 609               .addReg(TIDReg)
 610               .addReg(TIDIGZReg);
 611     } else {
 612       // Get the wave id
 613       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 614               TIDReg)
 615               .addImm(-1)
 616               .addImm(0);
 617
 618       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e32),
 619               TIDReg)
 620               .addImm(-1)
 621               .addReg(TIDReg);
 622     }
 623
 624     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 625             TIDReg)
 626             .addImm(2)
 627             .addReg(TIDReg);
 628     MFI->setTIDReg(TIDReg);
 629   }
 630
 631   // Add FrameIndex to LDS offset
 632   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 633   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 634           .addImm(LDSOffset)
 635           .addReg(TIDReg);
 636
 637   return TmpReg;
 638 }
 639
 640 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 641                              int Count) const {
 642   while (Count > 0) {
 643     int Arg;
 644     if (Count >= 8)
 645       Arg = 7;
 646     else
 647       Arg = Count - 1;
 648     Count -= 8;
 649     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 650             .addImm(Arg);
 651   }
 652 }
 653
 654 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 655   MachineBasicBlock &MBB = *MI->getParent();
 656   DebugLoc DL = MBB.findDebugLoc(MI);
 657   switch (MI->getOpcode()) {
 658   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 659
 660   case AMDGPU::SI_CONSTDATA_PTR: {
 661     unsigned Reg = MI->getOperand(0).getReg();
 662     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 663     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 664
 665     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 666
 667     // Add 32-bit offset from this instruction to the start of the constant data.
 668     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 669             .addReg(RegLo)
 670             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 671             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 672     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 673             .addReg(RegHi)
 674             .addImm(0)
 675             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 676             .addReg(AMDGPU::SCC, RegState::Implicit);
 677     MI->eraseFromParent();
 678     break;
 679   }
 680   case AMDGPU::SGPR_USE:
 681     // This is just a placeholder for register allocation.
 682     MI->eraseFromParent();
 683     break;
 684   }
 685   return true;
 686 }
 687
 688 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 689                                               bool NewMI) const {
 690   if (MI->getNumOperands() < 3)
 691     return nullptr;
 692
 693   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 694                                            AMDGPU::OpName::src0);
 695   assert(Src0Idx != -1 && "Should always have src0 operand");
 696
 697   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 698   if (!Src0.isReg())
 699     return nullptr;
 700
 701   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 702                                            AMDGPU::OpName::src1);
 703   if (Src1Idx == -1)
 704     return nullptr;
 705
 706   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 707
 708   // Make sure it s legal to commute operands for VOP2.
 709   if (isVOP2(MI->getOpcode()) &&
 710       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 711        !isOperandLegal(MI, Src1Idx, &Src0)))
 712     return nullptr;
 713
 714   if (!Src1.isReg()) {
 715     // Allow commuting instructions with Imm or FPImm operands.
 716     if (NewMI || (!Src1.isImm() && !Src1.isFPImm()) ||
 717        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 718       return nullptr;
 719     }
 720
 721     // XXX: Commute VOP3 instructions with abs and neg set .
 722     const MachineOperand *Src0Mods = getNamedOperand(*MI,
 723                                           AMDGPU::OpName::src0_modifiers);
 724     const MachineOperand *Src1Mods = getNamedOperand(*MI,
 725                                           AMDGPU::OpName::src1_modifiers);
 726     const MachineOperand *Src2Mods = getNamedOperand(*MI,
 727                                           AMDGPU::OpName::src2_modifiers);
 728
 729     if ((Src0Mods && Src0Mods->getImm()) ||
 730         (Src1Mods && Src1Mods->getImm()) ||
 731         (Src2Mods && Src2Mods->getImm()))
 732       return nullptr;
 733
 734     unsigned Reg = Src0.getReg();
 735     unsigned SubReg = Src0.getSubReg();
 736     if (Src1.isImm())
 737       Src0.ChangeToImmediate(Src1.getImm());
 738     else if (Src1.isFPImm())
 739       Src0.ChangeToFPImmediate(Src1.getFPImm());
 740     else
 741       llvm_unreachable("Should only have immediates");
 742
 743     Src1.ChangeToRegister(Reg, false);
 744     Src1.setSubReg(SubReg);
 745   } else {
 746     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 747   }
 748
 749   if (MI)
 750     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 751
 752   return MI;
 753 }
 754
 755 // This needs to be implemented because the source modifiers may be inserted
 756 // between the true commutable operands, and the base
 757 // TargetInstrInfo::commuteInstruction uses it.
 758 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 759                                         unsigned &SrcOpIdx1,
 760                                         unsigned &SrcOpIdx2) const {
 761   const MCInstrDesc &MCID = MI->getDesc();
 762   if (!MCID.isCommutable())
 763     return false;
 764
 765   unsigned Opc = MI->getOpcode();
 766   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 767   if (Src0Idx == -1)
 768     return false;
 769
 770   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 771   // immediate.
 772   if (!MI->getOperand(Src0Idx).isReg())
 773     return false;
 774
 775   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 776   if (Src1Idx == -1)
 777     return false;
 778
 779   if (!MI->getOperand(Src1Idx).isReg())
 780     return false;
 781
 782   SrcOpIdx1 = Src0Idx;
 783   SrcOpIdx2 = Src1Idx;
 784   return true;
 785 }
 786
 787 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 788                                          MachineBasicBlock::iterator I,
 789                                          unsigned DstReg,
 790                                          unsigned SrcReg) const {
 791   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 792                  DstReg) .addReg(SrcReg);
 793 }
 794
 795 bool SIInstrInfo::isMov(unsigned Opcode) const {
 796   switch(Opcode) {
 797   default: return false;
 798   case AMDGPU::S_MOV_B32:
 799   case AMDGPU::S_MOV_B64:
 800   case AMDGPU::V_MOV_B32_e32:
 801   case AMDGPU::V_MOV_B32_e64:
 802     return true;
 803   }
 804 }
 805
 806 bool
 807 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 808   return RC != &AMDGPU::EXECRegRegClass;
 809 }
 810
 811 bool
 812 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 813                                          AliasAnalysis *AA) const {
 814   switch(MI->getOpcode()) {
 815   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 816   case AMDGPU::S_MOV_B32:
 817   case AMDGPU::S_MOV_B64:
 818   case AMDGPU::V_MOV_B32_e32:
 819     return MI->getOperand(1).isImm();
 820   }
 821 }
 822
 823 namespace llvm {
 824 namespace AMDGPU {
 825 // Helper function generated by tablegen.  We are wrapping this with
 826 // an SIInstrInfo function that returns bool rather than int.
 827 int isDS(uint16_t Opcode);
 828 }
 829 }
 830
 831 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 832   return ::AMDGPU::isDS(Opcode) != -1;
 833 }
 834
 835 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 836   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 837 }
 838
 839 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 840   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 841 }
 842
 843 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 844   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 845 }
 846
 847 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 848   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 849 }
 850
 851 bool SIInstrInfo::isFLAT(uint16_t Opcode) const {
 852   return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 853 }
 854
 855 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 856   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 857 }
 858
 859 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 860   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 861 }
 862
 863 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 864   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 865 }
 866
 867 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 868   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 869 }
 870
 871 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 872   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 873 }
 874
 875 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 876   int32_t Val = Imm.getSExtValue();
 877   if (Val >= -16 && Val <= 64)
 878     return true;
 879
 880   // The actual type of the operand does not seem to matter as long
 881   // as the bits match one of the inline immediate values.  For example:
 882   //
 883   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 884   // so it is a legal inline immediate.
 885   //
 886   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 887   // floating-point, so it is a legal inline immediate.
 888
 889   return (APInt::floatToBits(0.0f) == Imm) ||
 890          (APInt::floatToBits(1.0f) == Imm) ||
 891          (APInt::floatToBits(-1.0f) == Imm) ||
 892          (APInt::floatToBits(0.5f) == Imm) ||
 893          (APInt::floatToBits(-0.5f) == Imm) ||
 894          (APInt::floatToBits(2.0f) == Imm) ||
 895          (APInt::floatToBits(-2.0f) == Imm) ||
 896          (APInt::floatToBits(4.0f) == Imm) ||
 897          (APInt::floatToBits(-4.0f) == Imm);
 898 }
 899
 900 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 901   if (MO.isImm())
 902     return isInlineConstant(APInt(32, MO.getImm(), true));
 903
 904   if (MO.isFPImm()) {
 905     APFloat FpImm = MO.getFPImm()->getValueAPF();
 906     return isInlineConstant(FpImm.bitcastToAPInt());
 907   }
 908
 909   return false;
 910 }
 911
 912 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 913   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 914 }
 915
 916 static bool compareMachineOp(const MachineOperand &Op0,
 917                              const MachineOperand &Op1) {
 918   if (Op0.getType() != Op1.getType())
 919     return false;
 920
 921   switch (Op0.getType()) {
 922   case MachineOperand::MO_Register:
 923     return Op0.getReg() == Op1.getReg();
 924   case MachineOperand::MO_Immediate:
 925     return Op0.getImm() == Op1.getImm();
 926   case MachineOperand::MO_FPImmediate:
 927     return Op0.getFPImm() == Op1.getFPImm();
 928   default:
 929     llvm_unreachable("Didn't expect to be comparing these operand types");
 930   }
 931 }
 932
 933 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 934                                  const MachineOperand &MO) const {
 935   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 936
 937   assert(MO.isImm() || MO.isFPImm() || MO.isTargetIndex() || MO.isFI());
 938
 939   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 940     return true;
 941
 942   if (OpInfo.RegClass < 0)
 943     return false;
 944
 945   if (isLiteralConstant(MO))
 946     return RI.regClassCanUseLiteralConstant(OpInfo.RegClass);
 947
 948   return RI.regClassCanUseInlineConstant(OpInfo.RegClass);
 949 }
 950
 951 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 952   switch (AS) {
 953   case AMDGPUAS::GLOBAL_ADDRESS: {
 954     // MUBUF instructions a 12-bit offset in bytes.
 955     return isUInt<12>(OffsetSize);
 956   }
 957   case AMDGPUAS::CONSTANT_ADDRESS: {
 958     // SMRD instructions have an 8-bit offset in dwords.
 959     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 960   }
 961   case AMDGPUAS::LOCAL_ADDRESS:
 962   case AMDGPUAS::REGION_ADDRESS: {
 963     // The single offset versions have a 16-bit offset in bytes.
 964     return isUInt<16>(OffsetSize);
 965   }
 966   case AMDGPUAS::PRIVATE_ADDRESS:
 967     // Indirect register addressing does not use any offsets.
 968   default:
 969     return 0;
 970   }
 971 }
 972
 973 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 974   return AMDGPU::getVOPe32(Opcode) != -1;
 975 }
 976
 977 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 978   // The src0_modifier operand is present on all instructions
 979   // that have modifiers.
 980
 981   return AMDGPU::getNamedOperandIdx(Opcode,
 982                                     AMDGPU::OpName::src0_modifiers) != -1;
 983 }
 984
 985 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
 986                                   const MachineOperand &MO) const {
 987   // Literal constants use the constant bus.
 988   if (isLiteralConstant(MO))
 989     return true;
 990
 991   if (!MO.isReg() || !MO.isUse())
 992     return false;
 993
 994   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 995     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
 996
 997   // FLAT_SCR is just an SGPR pair.
 998   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
 999     return true;
1000
1001   // EXEC register uses the constant bus.
1002   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1003     return true;
1004
1005   // SGPRs use the constant bus
1006   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1007       (!MO.isImplicit() &&
1008       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1009        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1010     return true;
1011   }
1012
1013   return false;
1014 }
1015
1016 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1017                                     StringRef &ErrInfo) const {
1018   uint16_t Opcode = MI->getOpcode();
1019   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1020   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1021   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1022   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1023
1024   // Make sure the number of operands is correct.
1025   const MCInstrDesc &Desc = get(Opcode);
1026   if (!Desc.isVariadic() &&
1027       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1028      ErrInfo = "Instruction has wrong number of operands.";
1029      return false;
1030   }
1031
1032   // Make sure the register classes are correct
1033   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1034     switch (Desc.OpInfo[i].OperandType) {
1035     case MCOI::OPERAND_REGISTER: {
1036       if ((MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) &&
1037           !isImmOperandLegal(MI, i, MI->getOperand(i))) {
1038           ErrInfo = "Illegal immediate value for operand.";
1039           return false;
1040         }
1041       }
1042       break;
1043     case MCOI::OPERAND_IMMEDIATE:
1044       // Check if this operand is an immediate.
1045       // FrameIndex operands will be replaced by immediates, so they are
1046       // allowed.
1047       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
1048           !MI->getOperand(i).isFI()) {
1049         ErrInfo = "Expected immediate, but got non-immediate";
1050         return false;
1051       }
1052       // Fall-through
1053     default:
1054       continue;
1055     }
1056
1057     if (!MI->getOperand(i).isReg())
1058       continue;
1059
1060     int RegClass = Desc.OpInfo[i].RegClass;
1061     if (RegClass != -1) {
1062       unsigned Reg = MI->getOperand(i).getReg();
1063       if (TargetRegisterInfo::isVirtualRegister(Reg))
1064         continue;
1065
1066       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1067       if (!RC->contains(Reg)) {
1068         ErrInfo = "Operand has incorrect register class.";
1069         return false;
1070       }
1071     }
1072   }
1073
1074
1075   // Verify VOP*
1076   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1077     unsigned ConstantBusCount = 0;
1078     unsigned SGPRUsed = AMDGPU::NoRegister;
1079     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
1080       const MachineOperand &MO = MI->getOperand(i);
1081       if (usesConstantBus(MRI, MO)) {
1082         if (MO.isReg()) {
1083           if (MO.getReg() != SGPRUsed)
1084             ++ConstantBusCount;
1085           SGPRUsed = MO.getReg();
1086         } else {
1087           ++ConstantBusCount;
1088         }
1089       }
1090     }
1091     if (ConstantBusCount > 1) {
1092       ErrInfo = "VOP* instruction uses the constant bus more than once";
1093       return false;
1094     }
1095   }
1096
1097   // Verify SRC1 for VOP2 and VOPC
1098   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1099     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1100     if (Src1.isImm() || Src1.isFPImm()) {
1101       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1102       return false;
1103     }
1104   }
1105
1106   // Verify VOP3
1107   if (isVOP3(Opcode)) {
1108     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
1109       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1110       return false;
1111     }
1112     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
1113       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1114       return false;
1115     }
1116     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
1117       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1118       return false;
1119     }
1120   }
1121
1122   // Verify misc. restrictions on specific instructions.
1123   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1124       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1125     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1126     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1127     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1128     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1129       if (!compareMachineOp(Src0, Src1) &&
1130           !compareMachineOp(Src0, Src2)) {
1131         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1132         return false;
1133       }
1134     }
1135   }
1136
1137   return true;
1138 }
1139
1140 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1141   switch (MI.getOpcode()) {
1142   default: return AMDGPU::INSTRUCTION_LIST_END;
1143   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1144   case AMDGPU::COPY: return AMDGPU::COPY;
1145   case AMDGPU::PHI: return AMDGPU::PHI;
1146   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1147   case AMDGPU::S_MOV_B32:
1148     return MI.getOperand(1).isReg() ?
1149            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1150   case AMDGPU::S_ADD_I32:
1151   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1152   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1153   case AMDGPU::S_SUB_I32:
1154   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1155   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1156   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1157   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1158   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1159   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1160   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1161   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1162   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1163   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1164   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1165   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1166   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1167   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1168   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1169   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1170   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1171   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1172   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1173   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1174   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1175   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1176   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1177   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1178   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1179   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1180   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1181   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1182   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1183   case AMDGPU::S_LOAD_DWORD_IMM:
1184   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1185   case AMDGPU::S_LOAD_DWORDX2_IMM:
1186   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1187   case AMDGPU::S_LOAD_DWORDX4_IMM:
1188   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1189   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
1190   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1191   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1192   }
1193 }
1194
1195 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1196   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1197 }
1198
1199 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1200                                                       unsigned OpNo) const {
1201   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1202   const MCInstrDesc &Desc = get(MI.getOpcode());
1203   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1204       Desc.OpInfo[OpNo].RegClass == -1)
1205     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
1206
1207   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1208   return RI.getRegClass(RCID);
1209 }
1210
1211 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1212   switch (MI.getOpcode()) {
1213   case AMDGPU::COPY:
1214   case AMDGPU::REG_SEQUENCE:
1215   case AMDGPU::PHI:
1216   case AMDGPU::INSERT_SUBREG:
1217     return RI.hasVGPRs(getOpRegClass(MI, 0));
1218   default:
1219     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1220   }
1221 }
1222
1223 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1224   MachineBasicBlock::iterator I = MI;
1225   MachineBasicBlock *MBB = MI->getParent();
1226   MachineOperand &MO = MI->getOperand(OpIdx);
1227   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1228   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1229   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1230   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1231   if (MO.isReg())
1232     Opcode = AMDGPU::COPY;
1233   else if (RI.isSGPRClass(RC))
1234     Opcode = AMDGPU::S_MOV_B32;
1235
1236
1237   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1238   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1239     VRC = &AMDGPU::VReg_64RegClass;
1240   else
1241     VRC = &AMDGPU::VReg_32RegClass;
1242
1243   unsigned Reg = MRI.createVirtualRegister(VRC);
1244   DebugLoc DL = MBB->findDebugLoc(I);
1245   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1246     .addOperand(MO);
1247   MO.ChangeToRegister(Reg, false);
1248 }
1249
1250 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1251                                          MachineRegisterInfo &MRI,
1252                                          MachineOperand &SuperReg,
1253                                          const TargetRegisterClass *SuperRC,
1254                                          unsigned SubIdx,
1255                                          const TargetRegisterClass *SubRC)
1256                                          const {
1257   assert(SuperReg.isReg());
1258
1259   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1260   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1261
1262   // Just in case the super register is itself a sub-register, copy it to a new
1263   // value so we don't need to worry about merging its subreg index with the
1264   // SubIdx passed to this function. The register coalescer should be able to
1265   // eliminate this extra copy.
1266   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1267           NewSuperReg)
1268           .addOperand(SuperReg);
1269
1270   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1271           SubReg)
1272           .addReg(NewSuperReg, 0, SubIdx);
1273   return SubReg;
1274 }
1275
1276 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1277   MachineBasicBlock::iterator MII,
1278   MachineRegisterInfo &MRI,
1279   MachineOperand &Op,
1280   const TargetRegisterClass *SuperRC,
1281   unsigned SubIdx,
1282   const TargetRegisterClass *SubRC) const {
1283   if (Op.isImm()) {
1284     // XXX - Is there a better way to do this?
1285     if (SubIdx == AMDGPU::sub0)
1286       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1287     if (SubIdx == AMDGPU::sub1)
1288       return MachineOperand::CreateImm(Op.getImm() >> 32);
1289
1290     llvm_unreachable("Unhandled register index for immediate");
1291   }
1292
1293   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1294                                        SubIdx, SubRC);
1295   return MachineOperand::CreateReg(SubReg, false);
1296 }
1297
1298 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1299                                     MachineBasicBlock::iterator MI,
1300                                     MachineRegisterInfo &MRI,
1301                                     const TargetRegisterClass *RC,
1302                                     const MachineOperand &Op) const {
1303   MachineBasicBlock *MBB = MI->getParent();
1304   DebugLoc DL = MI->getDebugLoc();
1305   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1306   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1307   unsigned Dst = MRI.createVirtualRegister(RC);
1308
1309   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1310                              LoDst)
1311     .addImm(Op.getImm() & 0xFFFFFFFF);
1312   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1313                              HiDst)
1314     .addImm(Op.getImm() >> 32);
1315
1316   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1317     .addReg(LoDst)
1318     .addImm(AMDGPU::sub0)
1319     .addReg(HiDst)
1320     .addImm(AMDGPU::sub1);
1321
1322   Worklist.push_back(Lo);
1323   Worklist.push_back(Hi);
1324
1325   return Dst;
1326 }
1327
1328 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1329                                  const MachineOperand *MO) const {
1330   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1331   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1332   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1333   const TargetRegisterClass *DefinedRC =
1334       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1335   if (!MO)
1336     MO = &MI->getOperand(OpIdx);
1337
1338   if (usesConstantBus(MRI, *MO)) {
1339     unsigned SGPRUsed =
1340         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1341     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1342       if (i == OpIdx)
1343         continue;
1344       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1345           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1346         return false;
1347       }
1348     }
1349   }
1350
1351   if (MO->isReg()) {
1352     assert(DefinedRC);
1353     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1354     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1355   }
1356
1357
1358   // Handle non-register types that are treated like immediates.
1359   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1360
1361   if (!DefinedRC) {
1362     // This operand expects an immediate.
1363     return true;
1364   }
1365
1366   return isImmOperandLegal(MI, OpIdx, *MO);
1367 }
1368
1369 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1370   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1371
1372   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1373                                            AMDGPU::OpName::src0);
1374   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1375                                            AMDGPU::OpName::src1);
1376   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1377                                            AMDGPU::OpName::src2);
1378
1379   // Legalize VOP2
1380   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1381     // Legalize src0
1382     if (!isOperandLegal(MI, Src0Idx))
1383       legalizeOpWithMove(MI, Src0Idx);
1384
1385     // Legalize src1
1386     if (isOperandLegal(MI, Src1Idx))
1387       return;
1388
1389     // Usually src0 of VOP2 instructions allow more types of inputs
1390     // than src1, so try to commute the instruction to decrease our
1391     // chances of having to insert a MOV instruction to legalize src1.
1392     if (MI->isCommutable()) {
1393       if (commuteInstruction(MI))
1394         // If we are successful in commuting, then we know MI is legal, so
1395         // we are done.
1396         return;
1397     }
1398
1399     legalizeOpWithMove(MI, Src1Idx);
1400     return;
1401   }
1402
1403   // XXX - Do any VOP3 instructions read VCC?
1404   // Legalize VOP3
1405   if (isVOP3(MI->getOpcode())) {
1406     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1407
1408     // Find the one SGPR operand we are allowed to use.
1409     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1410
1411     for (unsigned i = 0; i < 3; ++i) {
1412       int Idx = VOP3Idx[i];
1413       if (Idx == -1)
1414         break;
1415       MachineOperand &MO = MI->getOperand(Idx);
1416
1417       if (MO.isReg()) {
1418         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1419           continue; // VGPRs are legal
1420
1421         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1422
1423         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1424           SGPRReg = MO.getReg();
1425           // We can use one SGPR in each VOP3 instruction.
1426           continue;
1427         }
1428       } else if (!isLiteralConstant(MO)) {
1429         // If it is not a register and not a literal constant, then it must be
1430         // an inline constant which is always legal.
1431         continue;
1432       }
1433       // If we make it this far, then the operand is not legal and we must
1434       // legalize it.
1435       legalizeOpWithMove(MI, Idx);
1436     }
1437   }
1438
1439   // Legalize REG_SEQUENCE and PHI
1440   // The register class of the operands much be the same type as the register
1441   // class of the output.
1442   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1443       MI->getOpcode() == AMDGPU::PHI) {
1444     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1445     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1446       if (!MI->getOperand(i).isReg() ||
1447           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1448         continue;
1449       const TargetRegisterClass *OpRC =
1450               MRI.getRegClass(MI->getOperand(i).getReg());
1451       if (RI.hasVGPRs(OpRC)) {
1452         VRC = OpRC;
1453       } else {
1454         SRC = OpRC;
1455       }
1456     }
1457
1458     // If any of the operands are VGPR registers, then they all most be
1459     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1460     // them.
1461     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1462       if (!VRC) {
1463         assert(SRC);
1464         VRC = RI.getEquivalentVGPRClass(SRC);
1465       }
1466       RC = VRC;
1467     } else {
1468       RC = SRC;
1469     }
1470
1471     // Update all the operands so they have the same type.
1472     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1473       if (!MI->getOperand(i).isReg() ||
1474           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1475         continue;
1476       unsigned DstReg = MRI.createVirtualRegister(RC);
1477       MachineBasicBlock *InsertBB;
1478       MachineBasicBlock::iterator Insert;
1479       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1480         InsertBB = MI->getParent();
1481         Insert = MI;
1482       } else {
1483         // MI is a PHI instruction.
1484         InsertBB = MI->getOperand(i + 1).getMBB();
1485         Insert = InsertBB->getFirstTerminator();
1486       }
1487       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1488               get(AMDGPU::COPY), DstReg)
1489               .addOperand(MI->getOperand(i));
1490       MI->getOperand(i).setReg(DstReg);
1491     }
1492   }
1493
1494   // Legalize INSERT_SUBREG
1495   // src0 must have the same register class as dst
1496   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1497     unsigned Dst = MI->getOperand(0).getReg();
1498     unsigned Src0 = MI->getOperand(1).getReg();
1499     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1500     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1501     if (DstRC != Src0RC) {
1502       MachineBasicBlock &MBB = *MI->getParent();
1503       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1504       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1505               .addReg(Src0);
1506       MI->getOperand(1).setReg(NewSrc0);
1507     }
1508     return;
1509   }
1510
1511   // Legalize MUBUF* instructions
1512   // FIXME: If we start using the non-addr64 instructions for compute, we
1513   // may need to legalize them here.
1514   int SRsrcIdx =
1515       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1516   if (SRsrcIdx != -1) {
1517     // We have an MUBUF instruction
1518     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1519     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1520     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1521                                              RI.getRegClass(SRsrcRC))) {
1522       // The operands are legal.
1523       // FIXME: We may need to legalize operands besided srsrc.
1524       return;
1525     }
1526
1527     MachineBasicBlock &MBB = *MI->getParent();
1528     // Extract the the ptr from the resource descriptor.
1529
1530     // SRsrcPtrLo = srsrc:sub0
1531     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1532         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1533
1534     // SRsrcPtrHi = srsrc:sub1
1535     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1536         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1537
1538     // Create an empty resource descriptor
1539     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1540     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1541     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1542     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1543
1544     // Zero64 = 0
1545     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1546             Zero64)
1547             .addImm(0);
1548
1549     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1550     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1551             SRsrcFormatLo)
1552             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1553
1554     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1555     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1556             SRsrcFormatHi)
1557             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1558
1559     // NewSRsrc = {Zero64, SRsrcFormat}
1560     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1561             NewSRsrc)
1562             .addReg(Zero64)
1563             .addImm(AMDGPU::sub0_sub1)
1564             .addReg(SRsrcFormatLo)
1565             .addImm(AMDGPU::sub2)
1566             .addReg(SRsrcFormatHi)
1567             .addImm(AMDGPU::sub3);
1568
1569     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1570     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1571     unsigned NewVAddrLo;
1572     unsigned NewVAddrHi;
1573     if (VAddr) {
1574       // This is already an ADDR64 instruction so we need to add the pointer
1575       // extracted from the resource descriptor to the current value of VAddr.
1576       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1577       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1578
1579       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1580       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1581               NewVAddrLo)
1582               .addReg(SRsrcPtrLo)
1583               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1584               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1585
1586       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1587       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1588               NewVAddrHi)
1589               .addReg(SRsrcPtrHi)
1590               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1591               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1592               .addReg(AMDGPU::VCC, RegState::Implicit);
1593
1594     } else {
1595       // This instructions is the _OFFSET variant, so we need to convert it to
1596       // ADDR64.
1597       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1598       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1599       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1600       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1601              "with non-zero soffset is not implemented");
1602       (void)SOffset;
1603
1604       // Create the new instruction.
1605       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1606       MachineInstr *Addr64 =
1607           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1608                   .addOperand(*VData)
1609                   .addOperand(*SRsrc)
1610                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1611                                               // This will be replaced later
1612                                               // with the new value of vaddr.
1613                   .addOperand(*Offset);
1614
1615       MI->removeFromParent();
1616       MI = Addr64;
1617
1618       NewVAddrLo = SRsrcPtrLo;
1619       NewVAddrHi = SRsrcPtrHi;
1620       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1621       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1622     }
1623
1624     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1625     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1626             NewVAddr)
1627             .addReg(NewVAddrLo)
1628             .addImm(AMDGPU::sub0)
1629             .addReg(NewVAddrHi)
1630             .addImm(AMDGPU::sub1);
1631
1632
1633     // Update the instruction to use NewVaddr
1634     VAddr->setReg(NewVAddr);
1635     // Update the instruction to use NewSRsrc
1636     SRsrc->setReg(NewSRsrc);
1637   }
1638 }
1639
1640 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1641                             const TargetRegisterClass *HalfRC,
1642                             unsigned HalfImmOp, unsigned HalfSGPROp,
1643                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1644
1645   DebugLoc DL = MI->getDebugLoc();
1646   MachineBasicBlock *MBB = MI->getParent();
1647   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1648   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1649   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1650   unsigned HalfSize = HalfRC->getSize();
1651   const MachineOperand *OffOp =
1652       getNamedOperand(*MI, AMDGPU::OpName::offset);
1653   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1654
1655   if (OffOp) {
1656     // Handle the _IMM variant
1657     unsigned LoOffset = OffOp->getImm();
1658     unsigned HiOffset = LoOffset + (HalfSize / 4);
1659     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1660                   .addOperand(*SBase)
1661                   .addImm(LoOffset);
1662
1663     if (!isUInt<8>(HiOffset)) {
1664       unsigned OffsetSGPR =
1665           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1666       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1667               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1668                                        // but offset in register is in bytes.
1669       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1670                     .addOperand(*SBase)
1671                     .addReg(OffsetSGPR);
1672     } else {
1673       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1674                      .addOperand(*SBase)
1675                      .addImm(HiOffset);
1676     }
1677   } else {
1678     // Handle the _SGPR variant
1679     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1680     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1681                   .addOperand(*SBase)
1682                   .addOperand(*SOff);
1683     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1684     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1685             .addOperand(*SOff)
1686             .addImm(HalfSize);
1687     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1688                   .addOperand(*SBase)
1689                   .addReg(OffsetSGPR);
1690   }
1691
1692   unsigned SubLo, SubHi;
1693   switch (HalfSize) {
1694     case 4:
1695       SubLo = AMDGPU::sub0;
1696       SubHi = AMDGPU::sub1;
1697       break;
1698     case 8:
1699       SubLo = AMDGPU::sub0_sub1;
1700       SubHi = AMDGPU::sub2_sub3;
1701       break;
1702     case 16:
1703       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1704       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1705       break;
1706     case 32:
1707       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1708       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1709       break;
1710     default:
1711       llvm_unreachable("Unhandled HalfSize");
1712   }
1713
1714   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1715           .addOperand(MI->getOperand(0))
1716           .addReg(RegLo)
1717           .addImm(SubLo)
1718           .addReg(RegHi)
1719           .addImm(SubHi);
1720 }
1721
1722 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1723   MachineBasicBlock *MBB = MI->getParent();
1724   switch (MI->getOpcode()) {
1725     case AMDGPU::S_LOAD_DWORD_IMM:
1726     case AMDGPU::S_LOAD_DWORD_SGPR:
1727     case AMDGPU::S_LOAD_DWORDX2_IMM:
1728     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1729     case AMDGPU::S_LOAD_DWORDX4_IMM:
1730     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1731       unsigned NewOpcode = getVALUOp(*MI);
1732       unsigned RegOffset;
1733       unsigned ImmOffset;
1734
1735       if (MI->getOperand(2).isReg()) {
1736         RegOffset = MI->getOperand(2).getReg();
1737         ImmOffset = 0;
1738       } else {
1739         assert(MI->getOperand(2).isImm());
1740         // SMRD instructions take a dword offsets and MUBUF instructions
1741         // take a byte offset.
1742         ImmOffset = MI->getOperand(2).getImm() << 2;
1743         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1744         if (isUInt<12>(ImmOffset)) {
1745           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1746                   RegOffset)
1747                   .addImm(0);
1748         } else {
1749           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1750                   RegOffset)
1751                   .addImm(ImmOffset);
1752           ImmOffset = 0;
1753         }
1754       }
1755
1756       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1757       unsigned DWord0 = RegOffset;
1758       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1759       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1760       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1761
1762       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1763               .addImm(0);
1764       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1765               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1766       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1767               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1768       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1769               .addReg(DWord0)
1770               .addImm(AMDGPU::sub0)
1771               .addReg(DWord1)
1772               .addImm(AMDGPU::sub1)
1773               .addReg(DWord2)
1774               .addImm(AMDGPU::sub2)
1775               .addReg(DWord3)
1776               .addImm(AMDGPU::sub3);
1777       MI->setDesc(get(NewOpcode));
1778       if (MI->getOperand(2).isReg()) {
1779         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1780       } else {
1781         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1782       }
1783       MI->getOperand(1).setReg(SRsrc);
1784       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1785
1786       const TargetRegisterClass *NewDstRC =
1787           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1788
1789       unsigned DstReg = MI->getOperand(0).getReg();
1790       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1791       MRI.replaceRegWith(DstReg, NewDstReg);
1792       break;
1793     }
1794     case AMDGPU::S_LOAD_DWORDX8_IMM:
1795     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1796       MachineInstr *Lo, *Hi;
1797       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1798                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1799       MI->eraseFromParent();
1800       moveSMRDToVALU(Lo, MRI);
1801       moveSMRDToVALU(Hi, MRI);
1802       break;
1803     }
1804
1805     case AMDGPU::S_LOAD_DWORDX16_IMM:
1806     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1807       MachineInstr *Lo, *Hi;
1808       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1809                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1810       MI->eraseFromParent();
1811       moveSMRDToVALU(Lo, MRI);
1812       moveSMRDToVALU(Hi, MRI);
1813       break;
1814     }
1815   }
1816 }
1817
1818 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1819   SmallVector<MachineInstr *, 128> Worklist;
1820   Worklist.push_back(&TopInst);
1821
1822   while (!Worklist.empty()) {
1823     MachineInstr *Inst = Worklist.pop_back_val();
1824     MachineBasicBlock *MBB = Inst->getParent();
1825     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1826
1827     unsigned Opcode = Inst->getOpcode();
1828     unsigned NewOpcode = getVALUOp(*Inst);
1829
1830     // Handle some special cases
1831     switch (Opcode) {
1832     default:
1833       if (isSMRD(Inst->getOpcode())) {
1834         moveSMRDToVALU(Inst, MRI);
1835       }
1836       break;
1837     case AMDGPU::S_MOV_B64: {
1838       DebugLoc DL = Inst->getDebugLoc();
1839
1840       // If the source operand is a register we can replace this with a
1841       // copy.
1842       if (Inst->getOperand(1).isReg()) {
1843         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1844           .addOperand(Inst->getOperand(0))
1845           .addOperand(Inst->getOperand(1));
1846         Worklist.push_back(Copy);
1847       } else {
1848         // Otherwise, we need to split this into two movs, because there is
1849         // no 64-bit VALU move instruction.
1850         unsigned Reg = Inst->getOperand(0).getReg();
1851         unsigned Dst = split64BitImm(Worklist,
1852                                      Inst,
1853                                      MRI,
1854                                      MRI.getRegClass(Reg),
1855                                      Inst->getOperand(1));
1856         MRI.replaceRegWith(Reg, Dst);
1857       }
1858       Inst->eraseFromParent();
1859       continue;
1860     }
1861     case AMDGPU::S_AND_B64:
1862       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1863       Inst->eraseFromParent();
1864       continue;
1865
1866     case AMDGPU::S_OR_B64:
1867       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1868       Inst->eraseFromParent();
1869       continue;
1870
1871     case AMDGPU::S_XOR_B64:
1872       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1873       Inst->eraseFromParent();
1874       continue;
1875
1876     case AMDGPU::S_NOT_B64:
1877       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1878       Inst->eraseFromParent();
1879       continue;
1880
1881     case AMDGPU::S_BCNT1_I32_B64:
1882       splitScalar64BitBCNT(Worklist, Inst);
1883       Inst->eraseFromParent();
1884       continue;
1885
1886     case AMDGPU::S_BFE_U64:
1887     case AMDGPU::S_BFE_I64:
1888     case AMDGPU::S_BFM_B64:
1889       llvm_unreachable("Moving this op to VALU not implemented");
1890     }
1891
1892     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1893       // We cannot move this instruction to the VALU, so we should try to
1894       // legalize its operands instead.
1895       legalizeOperands(Inst);
1896       continue;
1897     }
1898
1899     // Use the new VALU Opcode.
1900     const MCInstrDesc &NewDesc = get(NewOpcode);
1901     Inst->setDesc(NewDesc);
1902
1903     // Remove any references to SCC. Vector instructions can't read from it, and
1904     // We're just about to add the implicit use / defs of VCC, and we don't want
1905     // both.
1906     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1907       MachineOperand &Op = Inst->getOperand(i);
1908       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1909         Inst->RemoveOperand(i);
1910     }
1911
1912     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1913       // We are converting these to a BFE, so we need to add the missing
1914       // operands for the size and offset.
1915       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1916       Inst->addOperand(MachineOperand::CreateImm(0));
1917       Inst->addOperand(MachineOperand::CreateImm(Size));
1918
1919     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1920       // The VALU version adds the second operand to the result, so insert an
1921       // extra 0 operand.
1922       Inst->addOperand(MachineOperand::CreateImm(0));
1923     }
1924
1925     addDescImplicitUseDef(NewDesc, Inst);
1926
1927     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1928       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1929       // If we need to move this to VGPRs, we need to unpack the second operand
1930       // back into the 2 separate ones for bit offset and width.
1931       assert(OffsetWidthOp.isImm() &&
1932              "Scalar BFE is only implemented for constant width and offset");
1933       uint32_t Imm = OffsetWidthOp.getImm();
1934
1935       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1936       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1937       Inst->RemoveOperand(2); // Remove old immediate.
1938       Inst->addOperand(MachineOperand::CreateImm(Offset));
1939       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1940     }
1941
1942     // Update the destination register class.
1943
1944     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1945
1946     switch (Opcode) {
1947       // For target instructions, getOpRegClass just returns the virtual
1948       // register class associated with the operand, so we need to find an
1949       // equivalent VGPR register class in order to move the instruction to the
1950       // VALU.
1951     case AMDGPU::COPY:
1952     case AMDGPU::PHI:
1953     case AMDGPU::REG_SEQUENCE:
1954     case AMDGPU::INSERT_SUBREG:
1955       if (RI.hasVGPRs(NewDstRC))
1956         continue;
1957       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1958       if (!NewDstRC)
1959         continue;
1960       break;
1961     default:
1962       break;
1963     }
1964
1965     unsigned DstReg = Inst->getOperand(0).getReg();
1966     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1967     MRI.replaceRegWith(DstReg, NewDstReg);
1968
1969     // Legalize the operands
1970     legalizeOperands(Inst);
1971
1972     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1973            E = MRI.use_end(); I != E; ++I) {
1974       MachineInstr &UseMI = *I->getParent();
1975       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1976         Worklist.push_back(&UseMI);
1977       }
1978     }
1979   }
1980 }
1981
1982 //===----------------------------------------------------------------------===//
1983 // Indirect addressing callbacks
1984 //===----------------------------------------------------------------------===//
1985
1986 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1987                                                  unsigned Channel) const {
1988   assert(Channel == 0);
1989   return RegIndex;
1990 }
1991
1992 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1993   return &AMDGPU::VReg_32RegClass;
1994 }
1995
1996 void SIInstrInfo::splitScalar64BitUnaryOp(
1997   SmallVectorImpl<MachineInstr *> &Worklist,
1998   MachineInstr *Inst,
1999   unsigned Opcode) const {
2000   MachineBasicBlock &MBB = *Inst->getParent();
2001   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2002
2003   MachineOperand &Dest = Inst->getOperand(0);
2004   MachineOperand &Src0 = Inst->getOperand(1);
2005   DebugLoc DL = Inst->getDebugLoc();
2006
2007   MachineBasicBlock::iterator MII = Inst;
2008
2009   const MCInstrDesc &InstDesc = get(Opcode);
2010   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2011     MRI.getRegClass(Src0.getReg()) :
2012     &AMDGPU::SGPR_32RegClass;
2013
2014   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2015
2016   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2017                                                        AMDGPU::sub0, Src0SubRC);
2018
2019   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2020   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2021
2022   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2023   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2024     .addOperand(SrcReg0Sub0);
2025
2026   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2027                                                        AMDGPU::sub1, Src0SubRC);
2028
2029   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2030   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2031     .addOperand(SrcReg0Sub1);
2032
2033   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2034   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2035     .addReg(DestSub0)
2036     .addImm(AMDGPU::sub0)
2037     .addReg(DestSub1)
2038     .addImm(AMDGPU::sub1);
2039
2040   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2041
2042   // Try to legalize the operands in case we need to swap the order to keep it
2043   // valid.
2044   Worklist.push_back(LoHalf);
2045   Worklist.push_back(HiHalf);
2046 }
2047
2048 void SIInstrInfo::splitScalar64BitBinaryOp(
2049   SmallVectorImpl<MachineInstr *> &Worklist,
2050   MachineInstr *Inst,
2051   unsigned Opcode) const {
2052   MachineBasicBlock &MBB = *Inst->getParent();
2053   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2054
2055   MachineOperand &Dest = Inst->getOperand(0);
2056   MachineOperand &Src0 = Inst->getOperand(1);
2057   MachineOperand &Src1 = Inst->getOperand(2);
2058   DebugLoc DL = Inst->getDebugLoc();
2059
2060   MachineBasicBlock::iterator MII = Inst;
2061
2062   const MCInstrDesc &InstDesc = get(Opcode);
2063   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2064     MRI.getRegClass(Src0.getReg()) :
2065     &AMDGPU::SGPR_32RegClass;
2066
2067   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2068   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2069     MRI.getRegClass(Src1.getReg()) :
2070     &AMDGPU::SGPR_32RegClass;
2071
2072   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2073
2074   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2075                                                        AMDGPU::sub0, Src0SubRC);
2076   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2077                                                        AMDGPU::sub0, Src1SubRC);
2078
2079   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2080   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2081
2082   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2083   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2084     .addOperand(SrcReg0Sub0)
2085     .addOperand(SrcReg1Sub0);
2086
2087   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2088                                                        AMDGPU::sub1, Src0SubRC);
2089   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2090                                                        AMDGPU::sub1, Src1SubRC);
2091
2092   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2093   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2094     .addOperand(SrcReg0Sub1)
2095     .addOperand(SrcReg1Sub1);
2096
2097   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2098   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2099     .addReg(DestSub0)
2100     .addImm(AMDGPU::sub0)
2101     .addReg(DestSub1)
2102     .addImm(AMDGPU::sub1);
2103
2104   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2105
2106   // Try to legalize the operands in case we need to swap the order to keep it
2107   // valid.
2108   Worklist.push_back(LoHalf);
2109   Worklist.push_back(HiHalf);
2110 }
2111
2112 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2113                                        MachineInstr *Inst) const {
2114   MachineBasicBlock &MBB = *Inst->getParent();
2115   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2116
2117   MachineBasicBlock::iterator MII = Inst;
2118   DebugLoc DL = Inst->getDebugLoc();
2119
2120   MachineOperand &Dest = Inst->getOperand(0);
2121   MachineOperand &Src = Inst->getOperand(1);
2122
2123   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
2124   const TargetRegisterClass *SrcRC = Src.isReg() ?
2125     MRI.getRegClass(Src.getReg()) :
2126     &AMDGPU::SGPR_32RegClass;
2127
2128   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2129   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2130
2131   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2132
2133   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2134                                                       AMDGPU::sub0, SrcSubRC);
2135   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2136                                                       AMDGPU::sub1, SrcSubRC);
2137
2138   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2139     .addOperand(SrcRegSub0)
2140     .addImm(0);
2141
2142   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2143     .addOperand(SrcRegSub1)
2144     .addReg(MidReg);
2145
2146   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2147
2148   Worklist.push_back(First);
2149   Worklist.push_back(Second);
2150 }
2151
2152 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2153                                         MachineInstr *Inst) const {
2154   // Add the implict and explicit register definitions.
2155   if (NewDesc.ImplicitUses) {
2156     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2157       unsigned Reg = NewDesc.ImplicitUses[i];
2158       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2159     }
2160   }
2161
2162   if (NewDesc.ImplicitDefs) {
2163     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2164       unsigned Reg = NewDesc.ImplicitDefs[i];
2165       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2166     }
2167   }
2168 }
2169
2170 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2171                                    int OpIndices[3]) const {
2172   const MCInstrDesc &Desc = get(MI->getOpcode());
2173
2174   // Find the one SGPR operand we are allowed to use.
2175   unsigned SGPRReg = AMDGPU::NoRegister;
2176
2177   // First we need to consider the instruction's operand requirements before
2178   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2179   // of VCC, but we are still bound by the constant bus requirement to only use
2180   // one.
2181   //
2182   // If the operand's class is an SGPR, we can never move it.
2183
2184   for (const MachineOperand &MO : MI->implicit_operands()) {
2185     // We only care about reads.
2186     if (MO.isDef())
2187       continue;
2188
2189     if (MO.getReg() == AMDGPU::VCC)
2190       return AMDGPU::VCC;
2191
2192     if (MO.getReg() == AMDGPU::FLAT_SCR)
2193       return AMDGPU::FLAT_SCR;
2194   }
2195
2196   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2197   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2198
2199   for (unsigned i = 0; i < 3; ++i) {
2200     int Idx = OpIndices[i];
2201     if (Idx == -1)
2202       break;
2203
2204     const MachineOperand &MO = MI->getOperand(Idx);
2205     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2206       SGPRReg = MO.getReg();
2207
2208     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2209       UsedSGPRs[i] = MO.getReg();
2210   }
2211
2212   if (SGPRReg != AMDGPU::NoRegister)
2213     return SGPRReg;
2214
2215   // We don't have a required SGPR operand, so we have a bit more freedom in
2216   // selecting operands to move.
2217
2218   // Try to select the most used SGPR. If an SGPR is equal to one of the
2219   // others, we choose that.
2220   //
2221   // e.g.
2222   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2223   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2224
2225   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2226     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2227       SGPRReg = UsedSGPRs[0];
2228   }
2229
2230   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2231     if (UsedSGPRs[1] == UsedSGPRs[2])
2232       SGPRReg = UsedSGPRs[1];
2233   }
2234
2235   return SGPRReg;
2236 }
2237
2238 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2239                                    MachineBasicBlock *MBB,
2240                                    MachineBasicBlock::iterator I,
2241                                    unsigned ValueReg,
2242                                    unsigned Address, unsigned OffsetReg) const {
2243   const DebugLoc &DL = MBB->findDebugLoc(I);
2244   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2245                                       getIndirectIndexBegin(*MBB->getParent()));
2246
2247   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2248           .addReg(IndirectBaseReg, RegState::Define)
2249           .addOperand(I->getOperand(0))
2250           .addReg(IndirectBaseReg)
2251           .addReg(OffsetReg)
2252           .addImm(0)
2253           .addReg(ValueReg);
2254 }
2255
2256 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2257                                    MachineBasicBlock *MBB,
2258                                    MachineBasicBlock::iterator I,
2259                                    unsigned ValueReg,
2260                                    unsigned Address, unsigned OffsetReg) const {
2261   const DebugLoc &DL = MBB->findDebugLoc(I);
2262   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2263                                       getIndirectIndexBegin(*MBB->getParent()));
2264
2265   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2266           .addOperand(I->getOperand(0))
2267           .addOperand(I->getOperand(1))
2268           .addReg(IndirectBaseReg)
2269           .addReg(OffsetReg)
2270           .addImm(0);
2271
2272 }
2273
2274 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2275                                             const MachineFunction &MF) const {
2276   int End = getIndirectIndexEnd(MF);
2277   int Begin = getIndirectIndexBegin(MF);
2278
2279   if (End == -1)
2280     return;
2281
2282
2283   for (int Index = Begin; Index <= End; ++Index)
2284     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
2285
2286   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2287     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2288
2289   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2290     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2291
2292   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2293     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2294
2295   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2296     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2297
2298   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2299     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2300 }
2301
2302 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2303                                                    unsigned OperandName) const {
2304   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2305   if (Idx == -1)
2306     return nullptr;
2307
2308   return &MI.getOperand(Idx);
2309 }