lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/MC/MCInstrDesc.h"
  23
  24 using namespace llvm;
  25
  26 SIInstrInfo::SIInstrInfo(AMDGPUTargetMachine &tm)
  27   : AMDGPUInstrInfo(tm),
  28     RI(tm) { }
  29
  30 //===----------------------------------------------------------------------===//
  31 // TargetInstrInfo callbacks
  32 //===----------------------------------------------------------------------===//
  33
  34 void
  35 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  36                          MachineBasicBlock::iterator MI, DebugLoc DL,
  37                          unsigned DestReg, unsigned SrcReg,
  38                          bool KillSrc) const {
  39
  40   // If we are trying to copy to or from SCC, there is a bug somewhere else in
  41   // the backend.  While it may be theoretically possible to do this, it should
  42   // never be necessary.
  43   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
  44
  45   static const int16_t Sub0_15[] = {
  46     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  47     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
  48     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
  49     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
  50   };
  51
  52   static const int16_t Sub0_7[] = {
  53     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  54     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
  55   };
  56
  57   static const int16_t Sub0_3[] = {
  58     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
  59   };
  60
  61   static const int16_t Sub0_2[] = {
  62     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
  63   };
  64
  65   static const int16_t Sub0_1[] = {
  66     AMDGPU::sub0, AMDGPU::sub1, 0
  67   };
  68
  69   unsigned Opcode;
  70   const int16_t *SubIndices;
  71
  72   if (AMDGPU::M0 == DestReg) {
  73     // Check if M0 isn't already set to this value
  74     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
  75       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
  76
  77       if (!I->definesRegister(AMDGPU::M0))
  78         continue;
  79
  80       unsigned Opc = I->getOpcode();
  81       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
  82         break;
  83
  84       if (!I->readsRegister(SrcReg))
  85         break;
  86
  87       // The copy isn't necessary
  88       return;
  89     }
  90   }
  91
  92   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
  93     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
  94     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
  95             .addReg(SrcReg, getKillRegState(KillSrc));
  96     return;
  97
  98   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
  99     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 100     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 101             .addReg(SrcReg, getKillRegState(KillSrc));
 102     return;
 103
 104   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 105     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 106     Opcode = AMDGPU::S_MOV_B32;
 107     SubIndices = Sub0_3;
 108
 109   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 110     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 111     Opcode = AMDGPU::S_MOV_B32;
 112     SubIndices = Sub0_7;
 113
 114   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 115     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 116     Opcode = AMDGPU::S_MOV_B32;
 117     SubIndices = Sub0_15;
 118
 119   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 120     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 121            AMDGPU::SReg_32RegClass.contains(SrcReg));
 122     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 123             .addReg(SrcReg, getKillRegState(KillSrc));
 124     return;
 125
 126   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 127     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 128            AMDGPU::SReg_64RegClass.contains(SrcReg));
 129     Opcode = AMDGPU::V_MOV_B32_e32;
 130     SubIndices = Sub0_1;
 131
 132   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 133     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 134     Opcode = AMDGPU::V_MOV_B32_e32;
 135     SubIndices = Sub0_2;
 136
 137   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 138     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 139            AMDGPU::SReg_128RegClass.contains(SrcReg));
 140     Opcode = AMDGPU::V_MOV_B32_e32;
 141     SubIndices = Sub0_3;
 142
 143   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 144     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 145            AMDGPU::SReg_256RegClass.contains(SrcReg));
 146     Opcode = AMDGPU::V_MOV_B32_e32;
 147     SubIndices = Sub0_7;
 148
 149   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 150     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 151            AMDGPU::SReg_512RegClass.contains(SrcReg));
 152     Opcode = AMDGPU::V_MOV_B32_e32;
 153     SubIndices = Sub0_15;
 154
 155   } else {
 156     llvm_unreachable("Can't copy register!");
 157   }
 158
 159   while (unsigned SubIdx = *SubIndices++) {
 160     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 161       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 162
 163     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 164
 165     if (*SubIndices)
 166       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 167   }
 168 }
 169
 170 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 171   int NewOpc;
 172
 173   // Try to map original to commuted opcode
 174   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 175     return NewOpc;
 176
 177   // Try to map commuted to original opcode
 178   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 179     return NewOpc;
 180
 181   return Opcode;
 182 }
 183
 184 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 185                                       MachineBasicBlock::iterator MI,
 186                                       unsigned SrcReg, bool isKill,
 187                                       int FrameIndex,
 188                                       const TargetRegisterClass *RC,
 189                                       const TargetRegisterInfo *TRI) const {
 190   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 191   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
 192   DebugLoc DL = MBB.findDebugLoc(MI);
 193   unsigned KillFlag = isKill ? RegState::Kill : 0;
 194
 195   if (TRI->getCommonSubClass(RC, &AMDGPU::SGPR_32RegClass)) {
 196     unsigned Lane = MFI->SpillTracker.getNextLane(MRI);
 197     BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32),
 198             MFI->SpillTracker.LaneVGPR)
 199             .addReg(SrcReg, KillFlag)
 200             .addImm(Lane);
 201     MFI->SpillTracker.addSpilledReg(FrameIndex, MFI->SpillTracker.LaneVGPR,
 202                                     Lane);
 203   } else {
 204     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
 205       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
 206       BuildMI(MBB, MI, MBB.findDebugLoc(MI), get(AMDGPU::COPY), SubReg)
 207               .addReg(SrcReg, 0, RI.getSubRegFromChannel(i));
 208       storeRegToStackSlot(MBB, MI, SubReg, isKill, FrameIndex + i,
 209                           &AMDGPU::SReg_32RegClass, TRI);
 210     }
 211   }
 212 }
 213
 214 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 215                                        MachineBasicBlock::iterator MI,
 216                                        unsigned DestReg, int FrameIndex,
 217                                        const TargetRegisterClass *RC,
 218                                        const TargetRegisterInfo *TRI) const {
 219   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 220   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
 221   DebugLoc DL = MBB.findDebugLoc(MI);
 222   if (TRI->getCommonSubClass(RC, &AMDGPU::SReg_32RegClass)) {
 223      SIMachineFunctionInfo::SpilledReg Spill =
 224         MFI->SpillTracker.getSpilledReg(FrameIndex);
 225     assert(Spill.VGPR);
 226     BuildMI(MBB, MI, DL, get(AMDGPU::V_READLANE_B32), DestReg)
 227             .addReg(Spill.VGPR)
 228             .addImm(Spill.Lane);
 229   } else {
 230     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
 231       unsigned Flags = RegState::Define;
 232       if (i == 0) {
 233         Flags |= RegState::Undef;
 234       }
 235       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
 236       loadRegFromStackSlot(MBB, MI, SubReg, FrameIndex + i,
 237                            &AMDGPU::SReg_32RegClass, TRI);
 238       BuildMI(MBB, MI, DL, get(AMDGPU::COPY))
 239               .addReg(DestReg, Flags, RI.getSubRegFromChannel(i))
 240               .addReg(SubReg);
 241     }
 242   }
 243 }
 244
 245 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 246                                               bool NewMI) const {
 247
 248   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 249   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 250     return 0;
 251
 252   // Cannot commute VOP2 if src0 is SGPR.
 253   if (isVOP2(MI->getOpcode()) && MI->getOperand(1).isReg() &&
 254       RI.isSGPRClass(MRI.getRegClass(MI->getOperand(1).getReg())))
 255    return 0;
 256
 257   if (!MI->getOperand(2).isReg()) {
 258     // XXX: Commute instructions with FPImm operands
 259     if (NewMI || MI->getOperand(2).isFPImm() ||
 260        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 261       return 0;
 262     }
 263
 264     // XXX: Commute VOP3 instructions with abs and neg set.
 265     if (isVOP3(MI->getOpcode()) &&
 266         (MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 267                         AMDGPU::OpName::abs)).getImm() ||
 268          MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 269                         AMDGPU::OpName::neg)).getImm()))
 270       return 0;
 271
 272     unsigned Reg = MI->getOperand(1).getReg();
 273     unsigned SubReg = MI->getOperand(1).getSubReg();
 274     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 275     MI->getOperand(2).ChangeToRegister(Reg, false);
 276     MI->getOperand(2).setSubReg(SubReg);
 277   } else {
 278     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 279   }
 280
 281   if (MI)
 282     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 283
 284   return MI;
 285 }
 286
 287 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 288                                          MachineBasicBlock::iterator I,
 289                                          unsigned DstReg,
 290                                          unsigned SrcReg) const {
 291   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 292                  DstReg) .addReg(SrcReg);
 293 }
 294
 295 bool SIInstrInfo::isMov(unsigned Opcode) const {
 296   switch(Opcode) {
 297   default: return false;
 298   case AMDGPU::S_MOV_B32:
 299   case AMDGPU::S_MOV_B64:
 300   case AMDGPU::V_MOV_B32_e32:
 301   case AMDGPU::V_MOV_B32_e64:
 302     return true;
 303   }
 304 }
 305
 306 bool
 307 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 308   return RC != &AMDGPU::EXECRegRegClass;
 309 }
 310
 311 namespace llvm {
 312 namespace AMDGPU {
 313 // Helper function generated by tablegen.  We are wrapping this with
 314 // an SIInstrInfo function that reutrns bool rather than int.
 315 int isDS(uint16_t Opcode);
 316 }
 317 }
 318
 319 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 320   return ::AMDGPU::isDS(Opcode) != -1;
 321 }
 322
 323 int SIInstrInfo::isMIMG(uint16_t Opcode) const {
 324   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 325 }
 326
 327 int SIInstrInfo::isSMRD(uint16_t Opcode) const {
 328   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 329 }
 330
 331 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 332   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 333 }
 334
 335 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 336   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 337 }
 338
 339 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 340   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 341 }
 342
 343 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 344   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 345 }
 346
 347 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 348   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 349 }
 350
 351 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 352   if(MO.isImm()) {
 353     return MO.getImm() >= -16 && MO.getImm() <= 64;
 354   }
 355   if (MO.isFPImm()) {
 356     return MO.getFPImm()->isExactlyValue(0.0)  ||
 357            MO.getFPImm()->isExactlyValue(0.5)  ||
 358            MO.getFPImm()->isExactlyValue(-0.5) ||
 359            MO.getFPImm()->isExactlyValue(1.0)  ||
 360            MO.getFPImm()->isExactlyValue(-1.0) ||
 361            MO.getFPImm()->isExactlyValue(2.0)  ||
 362            MO.getFPImm()->isExactlyValue(-2.0) ||
 363            MO.getFPImm()->isExactlyValue(4.0)  ||
 364            MO.getFPImm()->isExactlyValue(-4.0);
 365   }
 366   return false;
 367 }
 368
 369 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 370   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 371 }
 372
 373 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 374                                     StringRef &ErrInfo) const {
 375   uint16_t Opcode = MI->getOpcode();
 376   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 377   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 378   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 379
 380   // Make sure the number of operands is correct.
 381   const MCInstrDesc &Desc = get(Opcode);
 382   if (!Desc.isVariadic() &&
 383       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 384      ErrInfo = "Instruction has wrong number of operands.";
 385      return false;
 386   }
 387
 388   // Make sure the register classes are correct
 389   for (unsigned i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 390     switch (Desc.OpInfo[i].OperandType) {
 391     case MCOI::OPERAND_REGISTER:
 392       break;
 393     case MCOI::OPERAND_IMMEDIATE:
 394       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm()) {
 395         ErrInfo = "Expected immediate, but got non-immediate";
 396         return false;
 397       }
 398       // Fall-through
 399     default:
 400       continue;
 401     }
 402
 403     if (!MI->getOperand(i).isReg())
 404       continue;
 405
 406     int RegClass = Desc.OpInfo[i].RegClass;
 407     if (RegClass != -1) {
 408       unsigned Reg = MI->getOperand(i).getReg();
 409       if (TargetRegisterInfo::isVirtualRegister(Reg))
 410         continue;
 411
 412       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
 413       if (!RC->contains(Reg)) {
 414         ErrInfo = "Operand has incorrect register class.";
 415         return false;
 416       }
 417     }
 418   }
 419
 420
 421   // Verify VOP*
 422   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 423     unsigned ConstantBusCount = 0;
 424     unsigned SGPRUsed = AMDGPU::NoRegister;
 425     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 426       const MachineOperand &MO = MI->getOperand(i);
 427       if (MO.isReg() && MO.isUse() &&
 428           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 429
 430         // EXEC register uses the constant bus.
 431         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 432           ++ConstantBusCount;
 433
 434         // SGPRs use the constant bus
 435         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 436             (!MO.isImplicit() &&
 437             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 438             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 439           if (SGPRUsed != MO.getReg()) {
 440             ++ConstantBusCount;
 441             SGPRUsed = MO.getReg();
 442           }
 443         }
 444       }
 445       // Literal constants use the constant bus.
 446       if (isLiteralConstant(MO))
 447         ++ConstantBusCount;
 448     }
 449     if (ConstantBusCount > 1) {
 450       ErrInfo = "VOP* instruction uses the constant bus more than once";
 451       return false;
 452     }
 453   }
 454
 455   // Verify SRC1 for VOP2 and VOPC
 456   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 457     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 458     if (Src1.isImm() || Src1.isFPImm()) {
 459       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 460       return false;
 461     }
 462   }
 463
 464   // Verify VOP3
 465   if (isVOP3(Opcode)) {
 466     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 467       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 468       return false;
 469     }
 470     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 471       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 472       return false;
 473     }
 474     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 475       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 476       return false;
 477     }
 478   }
 479   return true;
 480 }
 481
 482 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 483   switch (MI.getOpcode()) {
 484   default: return AMDGPU::INSTRUCTION_LIST_END;
 485   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 486   case AMDGPU::COPY: return AMDGPU::COPY;
 487   case AMDGPU::PHI: return AMDGPU::PHI;
 488   case AMDGPU::S_ADD_I32: return AMDGPU::V_ADD_I32_e32;
 489   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 490   case AMDGPU::S_SUB_I32: return AMDGPU::V_SUB_I32_e32;
 491   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 492   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 493   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 494   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 495   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 496   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 497   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 498   }
 499 }
 500
 501 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 502   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
 503 }
 504
 505 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
 506                                                       unsigned OpNo) const {
 507   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 508   const MCInstrDesc &Desc = get(MI.getOpcode());
 509   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
 510       Desc.OpInfo[OpNo].RegClass == -1)
 511     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
 512
 513   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
 514   return RI.getRegClass(RCID);
 515 }
 516
 517 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
 518   switch (MI.getOpcode()) {
 519   case AMDGPU::COPY:
 520   case AMDGPU::REG_SEQUENCE:
 521     return RI.hasVGPRs(getOpRegClass(MI, 0));
 522   default:
 523     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
 524   }
 525 }
 526
 527 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
 528   MachineBasicBlock::iterator I = MI;
 529   MachineOperand &MO = MI->getOperand(OpIdx);
 530   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 531   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
 532   const TargetRegisterClass *RC = RI.getRegClass(RCID);
 533   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
 534   if (MO.isReg()) {
 535     Opcode = AMDGPU::COPY;
 536   } else if (RI.isSGPRClass(RC)) {
 537     Opcode = AMDGPU::S_MOV_B32;
 538   }
 539
 540   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
 541   unsigned Reg = MRI.createVirtualRegister(VRC);
 542   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
 543           Reg).addOperand(MO);
 544   MO.ChangeToRegister(Reg, false);
 545 }
 546
 547 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
 548   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 549   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 550                                            AMDGPU::OpName::src0);
 551   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 552                                            AMDGPU::OpName::src1);
 553   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 554                                            AMDGPU::OpName::src2);
 555
 556   // Legalize VOP2
 557   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
 558     MachineOperand &Src0 = MI->getOperand(Src0Idx);
 559     MachineOperand &Src1 = MI->getOperand(Src1Idx);
 560
 561     // If the instruction implicitly reads VCC, we can't have any SGPR operands,
 562     // so move any.
 563     bool ReadsVCC = MI->readsRegister(AMDGPU::VCC, &RI);
 564     if (ReadsVCC && Src0.isReg() &&
 565         RI.isSGPRClass(MRI.getRegClass(Src0.getReg()))) {
 566       legalizeOpWithMove(MI, Src0Idx);
 567       return;
 568     }
 569
 570     if (ReadsVCC && Src1.isReg() &&
 571         RI.isSGPRClass(MRI.getRegClass(Src1.getReg()))) {
 572       legalizeOpWithMove(MI, Src1Idx);
 573       return;
 574     }
 575
 576     // Legalize VOP2 instructions where src1 is not a VGPR. An SGPR input must
 577     // be the first operand, and there can only be one.
 578     if (Src1.isImm() || Src1.isFPImm() ||
 579         (Src1.isReg() && RI.isSGPRClass(MRI.getRegClass(Src1.getReg())))) {
 580       if (MI->isCommutable()) {
 581         if (commuteInstruction(MI))
 582           return;
 583       }
 584       legalizeOpWithMove(MI, Src1Idx);
 585     }
 586   }
 587
 588   // XXX - Do any VOP3 instructions read VCC?
 589   // Legalize VOP3
 590   if (isVOP3(MI->getOpcode())) {
 591     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
 592     unsigned SGPRReg = AMDGPU::NoRegister;
 593     for (unsigned i = 0; i < 3; ++i) {
 594       int Idx = VOP3Idx[i];
 595       if (Idx == -1)
 596         continue;
 597       MachineOperand &MO = MI->getOperand(Idx);
 598
 599       if (MO.isReg()) {
 600         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
 601           continue; // VGPRs are legal
 602
 603         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
 604
 605         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
 606           SGPRReg = MO.getReg();
 607           // We can use one SGPR in each VOP3 instruction.
 608           continue;
 609         }
 610       } else if (!isLiteralConstant(MO)) {
 611         // If it is not a register and not a literal constant, then it must be
 612         // an inline constant which is always legal.
 613         continue;
 614       }
 615       // If we make it this far, then the operand is not legal and we must
 616       // legalize it.
 617       legalizeOpWithMove(MI, Idx);
 618     }
 619   }
 620
 621   // Legalize REG_SEQUENCE
 622   // The register class of the operands much be the same type as the register
 623   // class of the output.
 624   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
 625     const TargetRegisterClass *RC = NULL, *SRC = NULL, *VRC = NULL;
 626     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 627       if (!MI->getOperand(i).isReg() ||
 628           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 629         continue;
 630       const TargetRegisterClass *OpRC =
 631               MRI.getRegClass(MI->getOperand(i).getReg());
 632       if (RI.hasVGPRs(OpRC)) {
 633         VRC = OpRC;
 634       } else {
 635         SRC = OpRC;
 636       }
 637     }
 638
 639     // If any of the operands are VGPR registers, then they all most be
 640     // otherwise we will create illegal VGPR->SGPR copies when legalizing
 641     // them.
 642     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
 643       if (!VRC) {
 644         assert(SRC);
 645         VRC = RI.getEquivalentVGPRClass(SRC);
 646       }
 647       RC = VRC;
 648     } else {
 649       RC = SRC;
 650     }
 651
 652     // Update all the operands so they have the same type.
 653     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 654       if (!MI->getOperand(i).isReg() ||
 655           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 656         continue;
 657       unsigned DstReg = MRI.createVirtualRegister(RC);
 658       BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
 659               get(AMDGPU::COPY), DstReg)
 660               .addOperand(MI->getOperand(i));
 661       MI->getOperand(i).setReg(DstReg);
 662     }
 663   }
 664 }
 665
 666 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
 667   SmallVector<MachineInstr *, 128> Worklist;
 668   Worklist.push_back(&TopInst);
 669
 670   while (!Worklist.empty()) {
 671     MachineInstr *Inst = Worklist.pop_back_val();
 672     unsigned NewOpcode = getVALUOp(*Inst);
 673     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END)
 674       continue;
 675
 676     MachineRegisterInfo &MRI = Inst->getParent()->getParent()->getRegInfo();
 677
 678     // Use the new VALU Opcode.
 679     const MCInstrDesc &NewDesc = get(NewOpcode);
 680     Inst->setDesc(NewDesc);
 681
 682     // Remove any references to SCC. Vector instructions can't read from it, and
 683     // We're just about to add the implicit use / defs of VCC, and we don't want
 684     // both.
 685     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
 686       MachineOperand &Op = Inst->getOperand(i);
 687       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
 688         Inst->RemoveOperand(i);
 689     }
 690
 691     // Add the implict and explicit register definitions.
 692     if (NewDesc.ImplicitUses) {
 693       for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
 694         unsigned Reg = NewDesc.ImplicitUses[i];
 695         Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
 696       }
 697     }
 698
 699     if (NewDesc.ImplicitDefs) {
 700       for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
 701         unsigned Reg = NewDesc.ImplicitDefs[i];
 702         Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
 703       }
 704     }
 705
 706     legalizeOperands(Inst);
 707
 708     // Update the destination register class.
 709     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
 710
 711     switch (Inst->getOpcode()) {
 712       // For target instructions, getOpRegClass just returns the virtual
 713       // register class associated with the operand, so we need to find an
 714       // equivalent VGPR register class in order to move the instruction to the
 715       // VALU.
 716     case AMDGPU::COPY:
 717     case AMDGPU::PHI:
 718     case AMDGPU::REG_SEQUENCE:
 719       if (RI.hasVGPRs(NewDstRC))
 720         continue;
 721       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
 722       if (!NewDstRC)
 723         continue;
 724       break;
 725     default:
 726       break;
 727     }
 728
 729     unsigned DstReg = Inst->getOperand(0).getReg();
 730     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
 731     MRI.replaceRegWith(DstReg, NewDstReg);
 732
 733     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
 734            E = MRI.use_end(); I != E; ++I) {
 735       MachineInstr &UseMI = *I->getParent();
 736       if (!canReadVGPR(UseMI, I.getOperandNo())) {
 737         Worklist.push_back(&UseMI);
 738       }
 739     }
 740   }
 741 }
 742
 743 //===----------------------------------------------------------------------===//
 744 // Indirect addressing callbacks
 745 //===----------------------------------------------------------------------===//
 746
 747 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
 748                                                  unsigned Channel) const {
 749   assert(Channel == 0);
 750   return RegIndex;
 751 }
 752
 753 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
 754   return &AMDGPU::VReg_32RegClass;
 755 }
 756
 757 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
 758                                    MachineBasicBlock *MBB,
 759                                    MachineBasicBlock::iterator I,
 760                                    unsigned ValueReg,
 761                                    unsigned Address, unsigned OffsetReg) const {
 762   const DebugLoc &DL = MBB->findDebugLoc(I);
 763   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
 764                                       getIndirectIndexBegin(*MBB->getParent()));
 765
 766   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
 767           .addReg(IndirectBaseReg, RegState::Define)
 768           .addOperand(I->getOperand(0))
 769           .addReg(IndirectBaseReg)
 770           .addReg(OffsetReg)
 771           .addImm(0)
 772           .addReg(ValueReg);
 773 }
 774
 775 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
 776                                    MachineBasicBlock *MBB,
 777                                    MachineBasicBlock::iterator I,
 778                                    unsigned ValueReg,
 779                                    unsigned Address, unsigned OffsetReg) const {
 780   const DebugLoc &DL = MBB->findDebugLoc(I);
 781   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
 782                                       getIndirectIndexBegin(*MBB->getParent()));
 783
 784   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
 785           .addOperand(I->getOperand(0))
 786           .addOperand(I->getOperand(1))
 787           .addReg(IndirectBaseReg)
 788           .addReg(OffsetReg)
 789           .addImm(0);
 790
 791 }
 792
 793 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
 794                                             const MachineFunction &MF) const {
 795   int End = getIndirectIndexEnd(MF);
 796   int Begin = getIndirectIndexBegin(MF);
 797
 798   if (End == -1)
 799     return;
 800
 801
 802   for (int Index = Begin; Index <= End; ++Index)
 803     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
 804
 805   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
 806     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
 807
 808   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
 809     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
 810
 811   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
 812     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
 813
 814   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
 815     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
 816
 817   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
 818     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
 819 }