lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26 #include "llvm/Support/Debug.h"
  27
  28 using namespace llvm;
  29
  30 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  31     : AMDGPUInstrInfo(st), RI(st) {}
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  78                                           int64_t &Offset0,
  79                                           int64_t &Offset1) const {
  80   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  81     return false;
  82
  83   unsigned Opc0 = Load0->getMachineOpcode();
  84   unsigned Opc1 = Load1->getMachineOpcode();
  85
  86   // Make sure both are actually loads.
  87   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  88     return false;
  89
  90   if (isDS(Opc0) && isDS(Opc1)) {
  91
  92     // FIXME: Handle this case:
  93     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
  94       return false;
  95
  96     // Check base reg.
  97     if (Load0->getOperand(1) != Load1->getOperand(1))
  98       return false;
  99
 100     // Check chain.
 101     if (findChainOperand(Load0) != findChainOperand(Load1))
 102       return false;
 103
 104     // Skip read2 / write2 variants for simplicity.
 105     // TODO: We should report true if the used offsets are adjacent (excluded
 106     // st64 versions).
 107     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 108         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 109       return false;
 110
 111     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 112     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 113     return true;
 114   }
 115
 116   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 117     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 118
 119     // Check base reg.
 120     if (Load0->getOperand(0) != Load1->getOperand(0))
 121       return false;
 122
 123     // Check chain.
 124     if (findChainOperand(Load0) != findChainOperand(Load1))
 125       return false;
 126
 127     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 128     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 129     return true;
 130   }
 131
 132   // MUBUF and MTBUF can access the same addresses.
 133   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 134
 135     // MUBUF and MTBUF have vaddr at different indices.
 136     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 137         findChainOperand(Load0) != findChainOperand(Load1) ||
 138         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 139         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 140       return false;
 141
 142     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 143     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 144
 145     if (OffIdx0 == -1 || OffIdx1 == -1)
 146       return false;
 147
 148     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 149     // inlcude the output in the operand list, but SDNodes don't, we need to
 150     // subtract the index by one.
 151     --OffIdx0;
 152     --OffIdx1;
 153
 154     SDValue Off0 = Load0->getOperand(OffIdx0);
 155     SDValue Off1 = Load1->getOperand(OffIdx1);
 156
 157     // The offset might be a FrameIndexSDNode.
 158     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 159       return false;
 160
 161     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 162     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 163     return true;
 164   }
 165
 166   return false;
 167 }
 168
 169 static bool isStride64(unsigned Opc) {
 170   switch (Opc) {
 171   case AMDGPU::DS_READ2ST64_B32:
 172   case AMDGPU::DS_READ2ST64_B64:
 173   case AMDGPU::DS_WRITE2ST64_B32:
 174   case AMDGPU::DS_WRITE2ST64_B64:
 175     return true;
 176   default:
 177     return false;
 178   }
 179 }
 180
 181 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 182                                        unsigned &BaseReg, unsigned &Offset,
 183                                        const TargetRegisterInfo *TRI) const {
 184   unsigned Opc = LdSt->getOpcode();
 185   if (isDS(Opc)) {
 186     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 187                                                       AMDGPU::OpName::offset);
 188     if (OffsetImm) {
 189       // Normal, single offset LDS instruction.
 190       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 191                                                       AMDGPU::OpName::addr);
 192
 193       BaseReg = AddrReg->getReg();
 194       Offset = OffsetImm->getImm();
 195       return true;
 196     }
 197
 198     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 199     // these as a load with a single offset if the 2 offsets are consecutive. We
 200     // will use this for some partially aligned loads.
 201     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 202                                                        AMDGPU::OpName::offset0);
 203     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 204                                                        AMDGPU::OpName::offset1);
 205
 206     uint8_t Offset0 = Offset0Imm->getImm();
 207     uint8_t Offset1 = Offset1Imm->getImm();
 208     assert(Offset1 > Offset0);
 209
 210     if (Offset1 - Offset0 == 1) {
 211       // Each of these offsets is in element sized units, so we need to convert
 212       // to bytes of the individual reads.
 213
 214       unsigned EltSize;
 215       if (LdSt->mayLoad())
 216         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 217       else {
 218         assert(LdSt->mayStore());
 219         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 220         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 221       }
 222
 223       if (isStride64(Opc))
 224         EltSize *= 64;
 225
 226       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 227                                                       AMDGPU::OpName::addr);
 228       BaseReg = AddrReg->getReg();
 229       Offset = EltSize * Offset0;
 230       return true;
 231     }
 232
 233     return false;
 234   }
 235
 236   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 237     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 238       return false;
 239
 240     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 241                                                     AMDGPU::OpName::vaddr);
 242     if (!AddrReg)
 243       return false;
 244
 245     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 246                                                       AMDGPU::OpName::offset);
 247     BaseReg = AddrReg->getReg();
 248     Offset = OffsetImm->getImm();
 249     return true;
 250   }
 251
 252   if (isSMRD(Opc)) {
 253     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 254                                                       AMDGPU::OpName::offset);
 255     if (!OffsetImm)
 256       return false;
 257
 258     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 259                                                      AMDGPU::OpName::sbase);
 260     BaseReg = SBaseReg->getReg();
 261     Offset = OffsetImm->getImm();
 262     return true;
 263   }
 264
 265   return false;
 266 }
 267
 268 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 269                                      MachineInstr *SecondLdSt,
 270                                      unsigned NumLoads) const {
 271   unsigned Opc0 = FirstLdSt->getOpcode();
 272   unsigned Opc1 = SecondLdSt->getOpcode();
 273
 274   // TODO: This needs finer tuning
 275   if (NumLoads > 4)
 276     return false;
 277
 278   if (isDS(Opc0) && isDS(Opc1))
 279     return true;
 280
 281   if (isSMRD(Opc0) && isSMRD(Opc1))
 282     return true;
 283
 284   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 285     return true;
 286
 287   return false;
 288 }
 289
 290 void
 291 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 292                          MachineBasicBlock::iterator MI, DebugLoc DL,
 293                          unsigned DestReg, unsigned SrcReg,
 294                          bool KillSrc) const {
 295
 296   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 297   // the backend.  While it may be theoretically possible to do this, it should
 298   // never be necessary.
 299   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 300
 301   static const int16_t Sub0_15[] = {
 302     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 303     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 304     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 305     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 306   };
 307
 308   static const int16_t Sub0_7[] = {
 309     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 310     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 311   };
 312
 313   static const int16_t Sub0_3[] = {
 314     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 315   };
 316
 317   static const int16_t Sub0_2[] = {
 318     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 319   };
 320
 321   static const int16_t Sub0_1[] = {
 322     AMDGPU::sub0, AMDGPU::sub1, 0
 323   };
 324
 325   unsigned Opcode;
 326   const int16_t *SubIndices;
 327
 328   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 329     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 330     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 331             .addReg(SrcReg, getKillRegState(KillSrc));
 332     return;
 333
 334   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 335     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 336     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 337             .addReg(SrcReg, getKillRegState(KillSrc));
 338     return;
 339
 340   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 341     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 342     Opcode = AMDGPU::S_MOV_B32;
 343     SubIndices = Sub0_3;
 344
 345   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 346     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 347     Opcode = AMDGPU::S_MOV_B32;
 348     SubIndices = Sub0_7;
 349
 350   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 351     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 352     Opcode = AMDGPU::S_MOV_B32;
 353     SubIndices = Sub0_15;
 354
 355   } else if (AMDGPU::VGPR_32RegClass.contains(DestReg)) {
 356     assert(AMDGPU::VGPR_32RegClass.contains(SrcReg) ||
 357            AMDGPU::SReg_32RegClass.contains(SrcReg));
 358     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 359             .addReg(SrcReg, getKillRegState(KillSrc));
 360     return;
 361
 362   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 363     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 364            AMDGPU::SReg_64RegClass.contains(SrcReg));
 365     Opcode = AMDGPU::V_MOV_B32_e32;
 366     SubIndices = Sub0_1;
 367
 368   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 369     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 370     Opcode = AMDGPU::V_MOV_B32_e32;
 371     SubIndices = Sub0_2;
 372
 373   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 374     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 375            AMDGPU::SReg_128RegClass.contains(SrcReg));
 376     Opcode = AMDGPU::V_MOV_B32_e32;
 377     SubIndices = Sub0_3;
 378
 379   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 380     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 381            AMDGPU::SReg_256RegClass.contains(SrcReg));
 382     Opcode = AMDGPU::V_MOV_B32_e32;
 383     SubIndices = Sub0_7;
 384
 385   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 386     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 387            AMDGPU::SReg_512RegClass.contains(SrcReg));
 388     Opcode = AMDGPU::V_MOV_B32_e32;
 389     SubIndices = Sub0_15;
 390
 391   } else {
 392     llvm_unreachable("Can't copy register!");
 393   }
 394
 395   while (unsigned SubIdx = *SubIndices++) {
 396     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 397       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 398
 399     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 400
 401     if (*SubIndices)
 402       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 403   }
 404 }
 405
 406 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 407   int NewOpc;
 408
 409   // Try to map original to commuted opcode
 410   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 411     return NewOpc;
 412
 413   // Try to map commuted to original opcode
 414   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 415     return NewOpc;
 416
 417   return Opcode;
 418 }
 419
 420 unsigned SIInstrInfo::getMovOpcode(const TargetRegisterClass *DstRC) const {
 421
 422   if (DstRC->getSize() == 4) {
 423     return RI.isSGPRClass(DstRC) ? AMDGPU::S_MOV_B32 : AMDGPU::V_MOV_B32_e32;
 424   } else if (DstRC->getSize() == 8 && RI.isSGPRClass(DstRC)) {
 425     return AMDGPU::S_MOV_B64;
 426   } else if (DstRC->getSize() == 8 && !RI.isSGPRClass(DstRC)) {
 427     return  AMDGPU::V_MOV_B64_PSEUDO;
 428   }
 429   return AMDGPU::COPY;
 430 }
 431
 432 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 433                                       MachineBasicBlock::iterator MI,
 434                                       unsigned SrcReg, bool isKill,
 435                                       int FrameIndex,
 436                                       const TargetRegisterClass *RC,
 437                                       const TargetRegisterInfo *TRI) const {
 438   MachineFunction *MF = MBB.getParent();
 439   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 440   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 441   DebugLoc DL = MBB.findDebugLoc(MI);
 442   int Opcode = -1;
 443
 444   if (RI.isSGPRClass(RC)) {
 445     // We are only allowed to create one new instruction when spilling
 446     // registers, so we need to use pseudo instruction for spilling
 447     // SGPRs.
 448     switch (RC->getSize() * 8) {
 449       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 450       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 451       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 452       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 453       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 454     }
 455   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 456     MFI->setHasSpilledVGPRs();
 457
 458     switch(RC->getSize() * 8) {
 459       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 460       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 461       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 462       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 463       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 464       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 465     }
 466   }
 467
 468   if (Opcode != -1) {
 469     FrameInfo->setObjectAlignment(FrameIndex, 4);
 470     BuildMI(MBB, MI, DL, get(Opcode))
 471             .addReg(SrcReg)
 472             .addFrameIndex(FrameIndex)
 473             // Place-holder registers, these will be filled in by
 474             // SIPrepareScratchRegs.
 475             .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 476             .addReg(AMDGPU::SGPR0, RegState::Undef);
 477   } else {
 478     LLVMContext &Ctx = MF->getFunction()->getContext();
 479     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 480                   " spill register");
 481     BuildMI(MBB, MI, DL, get(AMDGPU::KILL))
 482             .addReg(SrcReg);
 483   }
 484 }
 485
 486 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 487                                        MachineBasicBlock::iterator MI,
 488                                        unsigned DestReg, int FrameIndex,
 489                                        const TargetRegisterClass *RC,
 490                                        const TargetRegisterInfo *TRI) const {
 491   MachineFunction *MF = MBB.getParent();
 492   const SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 493   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 494   DebugLoc DL = MBB.findDebugLoc(MI);
 495   int Opcode = -1;
 496
 497   if (RI.isSGPRClass(RC)){
 498     switch(RC->getSize() * 8) {
 499       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 500       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 501       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 502       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 503       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 504     }
 505   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 506     switch(RC->getSize() * 8) {
 507       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 508       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 509       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 510       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 511       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 512       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 513     }
 514   }
 515
 516   if (Opcode != -1) {
 517     FrameInfo->setObjectAlignment(FrameIndex, 4);
 518     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 519             .addFrameIndex(FrameIndex)
 520             // Place-holder registers, these will be filled in by
 521             // SIPrepareScratchRegs.
 522             .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 523             .addReg(AMDGPU::SGPR0, RegState::Undef);
 524
 525   } else {
 526     LLVMContext &Ctx = MF->getFunction()->getContext();
 527     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 528                   " restore register");
 529     BuildMI(MBB, MI, DL, get(AMDGPU::IMPLICIT_DEF), DestReg);
 530   }
 531 }
 532
 533 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 534 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 535                                                MachineBasicBlock::iterator MI,
 536                                                RegScavenger *RS, unsigned TmpReg,
 537                                                unsigned FrameOffset,
 538                                                unsigned Size) const {
 539   MachineFunction *MF = MBB.getParent();
 540   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 541   const AMDGPUSubtarget &ST = MF->getSubtarget<AMDGPUSubtarget>();
 542   const SIRegisterInfo *TRI =
 543       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 544   DebugLoc DL = MBB.findDebugLoc(MI);
 545   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 546   unsigned WavefrontSize = ST.getWavefrontSize();
 547
 548   unsigned TIDReg = MFI->getTIDReg();
 549   if (!MFI->hasCalculatedTID()) {
 550     MachineBasicBlock &Entry = MBB.getParent()->front();
 551     MachineBasicBlock::iterator Insert = Entry.front();
 552     DebugLoc DL = Insert->getDebugLoc();
 553
 554     TIDReg = RI.findUnusedRegister(MF->getRegInfo(), &AMDGPU::VGPR_32RegClass);
 555     if (TIDReg == AMDGPU::NoRegister)
 556       return TIDReg;
 557
 558
 559     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 560         WorkGroupSize > WavefrontSize) {
 561
 562       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 563       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 564       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 565       unsigned InputPtrReg =
 566           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 567       static const unsigned TIDIGRegs[3] = {
 568         TIDIGXReg, TIDIGYReg, TIDIGZReg
 569       };
 570       for (unsigned Reg : TIDIGRegs) {
 571         if (!Entry.isLiveIn(Reg))
 572           Entry.addLiveIn(Reg);
 573       }
 574
 575       RS->enterBasicBlock(&Entry);
 576       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 577       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 578       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 579               .addReg(InputPtrReg)
 580               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 581       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 582               .addReg(InputPtrReg)
 583               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 584
 585       // NGROUPS.X * NGROUPS.Y
 586       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 587               .addReg(STmp1)
 588               .addReg(STmp0);
 589       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 590       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 591               .addReg(STmp1)
 592               .addReg(TIDIGXReg);
 593       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 594       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 595               .addReg(STmp0)
 596               .addReg(TIDIGYReg)
 597               .addReg(TIDReg);
 598       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 599       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 600               .addReg(TIDReg)
 601               .addReg(TIDIGZReg);
 602     } else {
 603       // Get the wave id
 604       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 605               TIDReg)
 606               .addImm(-1)
 607               .addImm(0);
 608
 609       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e64),
 610               TIDReg)
 611               .addImm(-1)
 612               .addReg(TIDReg);
 613     }
 614
 615     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 616             TIDReg)
 617             .addImm(2)
 618             .addReg(TIDReg);
 619     MFI->setTIDReg(TIDReg);
 620   }
 621
 622   // Add FrameIndex to LDS offset
 623   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 624   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 625           .addImm(LDSOffset)
 626           .addReg(TIDReg);
 627
 628   return TmpReg;
 629 }
 630
 631 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 632                              int Count) const {
 633   while (Count > 0) {
 634     int Arg;
 635     if (Count >= 8)
 636       Arg = 7;
 637     else
 638       Arg = Count - 1;
 639     Count -= 8;
 640     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 641             .addImm(Arg);
 642   }
 643 }
 644
 645 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 646   MachineBasicBlock &MBB = *MI->getParent();
 647   DebugLoc DL = MBB.findDebugLoc(MI);
 648   switch (MI->getOpcode()) {
 649   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 650
 651   case AMDGPU::SI_CONSTDATA_PTR: {
 652     unsigned Reg = MI->getOperand(0).getReg();
 653     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 654     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 655
 656     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 657
 658     // Add 32-bit offset from this instruction to the start of the constant data.
 659     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 660             .addReg(RegLo)
 661             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 662             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 663     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 664             .addReg(RegHi)
 665             .addImm(0)
 666             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 667             .addReg(AMDGPU::SCC, RegState::Implicit);
 668     MI->eraseFromParent();
 669     break;
 670   }
 671   case AMDGPU::SGPR_USE:
 672     // This is just a placeholder for register allocation.
 673     MI->eraseFromParent();
 674     break;
 675
 676   case AMDGPU::V_MOV_B64_PSEUDO: {
 677     unsigned Dst = MI->getOperand(0).getReg();
 678     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 679     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 680
 681     const MachineOperand &SrcOp = MI->getOperand(1);
 682     // FIXME: Will this work for 64-bit floating point immediates?
 683     assert(!SrcOp.isFPImm());
 684     if (SrcOp.isImm()) {
 685       APInt Imm(64, SrcOp.getImm());
 686       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 687               .addImm(Imm.getLoBits(32).getZExtValue())
 688               .addReg(Dst, RegState::Implicit);
 689       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 690               .addImm(Imm.getHiBits(32).getZExtValue())
 691               .addReg(Dst, RegState::Implicit);
 692     } else {
 693       assert(SrcOp.isReg());
 694       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 695               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub0))
 696               .addReg(Dst, RegState::Implicit);
 697       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 698               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub1))
 699               .addReg(Dst, RegState::Implicit);
 700     }
 701     MI->eraseFromParent();
 702     break;
 703   }
 704   }
 705   return true;
 706 }
 707
 708 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 709                                               bool NewMI) const {
 710
 711   if (MI->getNumOperands() < 3)
 712     return nullptr;
 713
 714   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 715                                            AMDGPU::OpName::src0);
 716   assert(Src0Idx != -1 && "Should always have src0 operand");
 717
 718   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 719   if (!Src0.isReg())
 720     return nullptr;
 721
 722   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 723                                            AMDGPU::OpName::src1);
 724   if (Src1Idx == -1)
 725     return nullptr;
 726
 727   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 728
 729   // Make sure it's legal to commute operands for VOP2.
 730   if (isVOP2(MI->getOpcode()) &&
 731       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 732        !isOperandLegal(MI, Src1Idx, &Src0))) {
 733     return nullptr;
 734     }
 735
 736   if (!Src1.isReg()) {
 737     // Allow commuting instructions with Imm operands.
 738     if (NewMI || !Src1.isImm() ||
 739        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 740       return nullptr;
 741     }
 742
 743     // Be sure to copy the source modifiers to the right place.
 744     if (MachineOperand *Src0Mods
 745           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 746       MachineOperand *Src1Mods
 747         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 748
 749       int Src0ModsVal = Src0Mods->getImm();
 750       if (!Src1Mods && Src0ModsVal != 0)
 751         return nullptr;
 752
 753       // XXX - This assert might be a lie. It might be useful to have a neg
 754       // modifier with 0.0.
 755       int Src1ModsVal = Src1Mods->getImm();
 756       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 757
 758       Src1Mods->setImm(Src0ModsVal);
 759       Src0Mods->setImm(Src1ModsVal);
 760     }
 761
 762     unsigned Reg = Src0.getReg();
 763     unsigned SubReg = Src0.getSubReg();
 764     if (Src1.isImm())
 765       Src0.ChangeToImmediate(Src1.getImm());
 766     else
 767       llvm_unreachable("Should only have immediates");
 768
 769     Src1.ChangeToRegister(Reg, false);
 770     Src1.setSubReg(SubReg);
 771   } else {
 772     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 773   }
 774
 775   if (MI)
 776     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 777
 778   return MI;
 779 }
 780
 781 // This needs to be implemented because the source modifiers may be inserted
 782 // between the true commutable operands, and the base
 783 // TargetInstrInfo::commuteInstruction uses it.
 784 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 785                                         unsigned &SrcOpIdx1,
 786                                         unsigned &SrcOpIdx2) const {
 787   const MCInstrDesc &MCID = MI->getDesc();
 788   if (!MCID.isCommutable())
 789     return false;
 790
 791   unsigned Opc = MI->getOpcode();
 792   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 793   if (Src0Idx == -1)
 794     return false;
 795
 796   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 797   // immediate.
 798   if (!MI->getOperand(Src0Idx).isReg())
 799     return false;
 800
 801   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 802   if (Src1Idx == -1)
 803     return false;
 804
 805   if (!MI->getOperand(Src1Idx).isReg())
 806     return false;
 807
 808   // If any source modifiers are set, the generic instruction commuting won't
 809   // understand how to copy the source modifiers.
 810   if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 811       hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 812     return false;
 813
 814   SrcOpIdx1 = Src0Idx;
 815   SrcOpIdx2 = Src1Idx;
 816   return true;
 817 }
 818
 819 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 820                                          MachineBasicBlock::iterator I,
 821                                          unsigned DstReg,
 822                                          unsigned SrcReg) const {
 823   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 824                  DstReg) .addReg(SrcReg);
 825 }
 826
 827 bool SIInstrInfo::isMov(unsigned Opcode) const {
 828   switch(Opcode) {
 829   default: return false;
 830   case AMDGPU::S_MOV_B32:
 831   case AMDGPU::S_MOV_B64:
 832   case AMDGPU::V_MOV_B32_e32:
 833   case AMDGPU::V_MOV_B32_e64:
 834     return true;
 835   }
 836 }
 837
 838 bool
 839 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 840   return RC != &AMDGPU::EXECRegRegClass;
 841 }
 842
 843 bool
 844 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 845                                          AliasAnalysis *AA) const {
 846   switch(MI->getOpcode()) {
 847   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 848   case AMDGPU::S_MOV_B32:
 849   case AMDGPU::S_MOV_B64:
 850   case AMDGPU::V_MOV_B32_e32:
 851     return MI->getOperand(1).isImm();
 852   }
 853 }
 854
 855 static bool offsetsDoNotOverlap(int WidthA, int OffsetA,
 856                                 int WidthB, int OffsetB) {
 857   int LowOffset = OffsetA < OffsetB ? OffsetA : OffsetB;
 858   int HighOffset = OffsetA < OffsetB ? OffsetB : OffsetA;
 859   int LowWidth = (LowOffset == OffsetA) ? WidthA : WidthB;
 860   return LowOffset + LowWidth <= HighOffset;
 861 }
 862
 863 bool SIInstrInfo::checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
 864                                                MachineInstr *MIb) const {
 865   unsigned BaseReg0, Offset0;
 866   unsigned BaseReg1, Offset1;
 867
 868   if (getLdStBaseRegImmOfs(MIa, BaseReg0, Offset0, &RI) &&
 869       getLdStBaseRegImmOfs(MIb, BaseReg1, Offset1, &RI)) {
 870     assert(MIa->hasOneMemOperand() && MIb->hasOneMemOperand() &&
 871            "read2 / write2 not expected here yet");
 872     unsigned Width0 = (*MIa->memoperands_begin())->getSize();
 873     unsigned Width1 = (*MIb->memoperands_begin())->getSize();
 874     if (BaseReg0 == BaseReg1 &&
 875         offsetsDoNotOverlap(Width0, Offset0, Width1, Offset1)) {
 876       return true;
 877     }
 878   }
 879
 880   return false;
 881 }
 882
 883 bool SIInstrInfo::areMemAccessesTriviallyDisjoint(MachineInstr *MIa,
 884                                                   MachineInstr *MIb,
 885                                                   AliasAnalysis *AA) const {
 886   unsigned Opc0 = MIa->getOpcode();
 887   unsigned Opc1 = MIb->getOpcode();
 888
 889   assert(MIa && (MIa->mayLoad() || MIa->mayStore()) &&
 890          "MIa must load from or modify a memory location");
 891   assert(MIb && (MIb->mayLoad() || MIb->mayStore()) &&
 892          "MIb must load from or modify a memory location");
 893
 894   if (MIa->hasUnmodeledSideEffects() || MIb->hasUnmodeledSideEffects())
 895     return false;
 896
 897   // XXX - Can we relax this between address spaces?
 898   if (MIa->hasOrderedMemoryRef() || MIb->hasOrderedMemoryRef())
 899     return false;
 900
 901   // TODO: Should we check the address space from the MachineMemOperand? That
 902   // would allow us to distinguish objects we know don't alias based on the
 903   // underlying addres space, even if it was lowered to a different one,
 904   // e.g. private accesses lowered to use MUBUF instructions on a scratch
 905   // buffer.
 906   if (isDS(Opc0)) {
 907     if (isDS(Opc1))
 908       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 909
 910     return !isFLAT(Opc1);
 911   }
 912
 913   if (isMUBUF(Opc0) || isMTBUF(Opc0)) {
 914     if (isMUBUF(Opc1) || isMTBUF(Opc1))
 915       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 916
 917     return !isFLAT(Opc1) && !isSMRD(Opc1);
 918   }
 919
 920   if (isSMRD(Opc0)) {
 921     if (isSMRD(Opc1))
 922       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 923
 924     return !isFLAT(Opc1) && !isMUBUF(Opc0) && !isMTBUF(Opc0);
 925   }
 926
 927   if (isFLAT(Opc0)) {
 928     if (isFLAT(Opc1))
 929       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 930
 931     return false;
 932   }
 933
 934   return false;
 935 }
 936
 937 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 938   int64_t SVal = Imm.getSExtValue();
 939   if (SVal >= -16 && SVal <= 64)
 940     return true;
 941
 942   if (Imm.getBitWidth() == 64) {
 943     uint64_t Val = Imm.getZExtValue();
 944     return (DoubleToBits(0.0) == Val) ||
 945            (DoubleToBits(1.0) == Val) ||
 946            (DoubleToBits(-1.0) == Val) ||
 947            (DoubleToBits(0.5) == Val) ||
 948            (DoubleToBits(-0.5) == Val) ||
 949            (DoubleToBits(2.0) == Val) ||
 950            (DoubleToBits(-2.0) == Val) ||
 951            (DoubleToBits(4.0) == Val) ||
 952            (DoubleToBits(-4.0) == Val);
 953   }
 954
 955   // The actual type of the operand does not seem to matter as long
 956   // as the bits match one of the inline immediate values.  For example:
 957   //
 958   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 959   // so it is a legal inline immediate.
 960   //
 961   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 962   // floating-point, so it is a legal inline immediate.
 963   uint32_t Val = Imm.getZExtValue();
 964
 965   return (FloatToBits(0.0f) == Val) ||
 966          (FloatToBits(1.0f) == Val) ||
 967          (FloatToBits(-1.0f) == Val) ||
 968          (FloatToBits(0.5f) == Val) ||
 969          (FloatToBits(-0.5f) == Val) ||
 970          (FloatToBits(2.0f) == Val) ||
 971          (FloatToBits(-2.0f) == Val) ||
 972          (FloatToBits(4.0f) == Val) ||
 973          (FloatToBits(-4.0f) == Val);
 974 }
 975
 976 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 977   if (MO.isImm())
 978     return isInlineConstant(APInt(32, MO.getImm(), true));
 979
 980   return false;
 981 }
 982
 983 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 984   return MO.isImm() && !isInlineConstant(MO);
 985 }
 986
 987 static bool compareMachineOp(const MachineOperand &Op0,
 988                              const MachineOperand &Op1) {
 989   if (Op0.getType() != Op1.getType())
 990     return false;
 991
 992   switch (Op0.getType()) {
 993   case MachineOperand::MO_Register:
 994     return Op0.getReg() == Op1.getReg();
 995   case MachineOperand::MO_Immediate:
 996     return Op0.getImm() == Op1.getImm();
 997   default:
 998     llvm_unreachable("Didn't expect to be comparing these operand types");
 999   }
1000 }
1001
1002 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
1003                                  const MachineOperand &MO) const {
1004   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
1005
1006   assert(MO.isImm() || MO.isTargetIndex() || MO.isFI());
1007
1008   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
1009     return true;
1010
1011   if (OpInfo.RegClass < 0)
1012     return false;
1013
1014   if (isLiteralConstant(MO))
1015     return RI.opCanUseLiteralConstant(OpInfo.OperandType);
1016
1017   return RI.opCanUseInlineConstant(OpInfo.OperandType);
1018 }
1019
1020 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) const {
1021   switch (AS) {
1022   case AMDGPUAS::GLOBAL_ADDRESS: {
1023     // MUBUF instructions a 12-bit offset in bytes.
1024     return isUInt<12>(OffsetSize);
1025   }
1026   case AMDGPUAS::CONSTANT_ADDRESS: {
1027     // SMRD instructions have an 8-bit offset in dwords on SI and
1028     // a 20-bit offset in bytes on VI.
1029     if (RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1030       return isUInt<20>(OffsetSize);
1031     else
1032       return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
1033   }
1034   case AMDGPUAS::LOCAL_ADDRESS:
1035   case AMDGPUAS::REGION_ADDRESS: {
1036     // The single offset versions have a 16-bit offset in bytes.
1037     return isUInt<16>(OffsetSize);
1038   }
1039   case AMDGPUAS::PRIVATE_ADDRESS:
1040     // Indirect register addressing does not use any offsets.
1041   default:
1042     return 0;
1043   }
1044 }
1045
1046 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
1047   int Op32 = AMDGPU::getVOPe32(Opcode);
1048   if (Op32 == -1)
1049     return false;
1050
1051   return pseudoToMCOpcode(Op32) != -1;
1052 }
1053
1054 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
1055   // The src0_modifier operand is present on all instructions
1056   // that have modifiers.
1057
1058   return AMDGPU::getNamedOperandIdx(Opcode,
1059                                     AMDGPU::OpName::src0_modifiers) != -1;
1060 }
1061
1062 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1063                                   unsigned OpName) const {
1064   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1065   return Mods && Mods->getImm();
1066 }
1067
1068 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1069                                   const MachineOperand &MO) const {
1070   // Literal constants use the constant bus.
1071   if (isLiteralConstant(MO))
1072     return true;
1073
1074   if (!MO.isReg() || !MO.isUse())
1075     return false;
1076
1077   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1078     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1079
1080   // FLAT_SCR is just an SGPR pair.
1081   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1082     return true;
1083
1084   // EXEC register uses the constant bus.
1085   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1086     return true;
1087
1088   // SGPRs use the constant bus
1089   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1090       (!MO.isImplicit() &&
1091       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1092        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1093     return true;
1094   }
1095
1096   return false;
1097 }
1098
1099 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1100                                     StringRef &ErrInfo) const {
1101   uint16_t Opcode = MI->getOpcode();
1102   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1103   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1104   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1105   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1106
1107   // Make sure the number of operands is correct.
1108   const MCInstrDesc &Desc = get(Opcode);
1109   if (!Desc.isVariadic() &&
1110       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1111      ErrInfo = "Instruction has wrong number of operands.";
1112      return false;
1113   }
1114
1115   // Make sure the register classes are correct
1116   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1117     if (MI->getOperand(i).isFPImm()) {
1118       ErrInfo = "FPImm Machine Operands are not supported. ISel should bitcast "
1119                 "all fp values to integers.";
1120       return false;
1121     }
1122
1123     switch (Desc.OpInfo[i].OperandType) {
1124     case MCOI::OPERAND_REGISTER:
1125       if (MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) {
1126         ErrInfo = "Illegal immediate value for operand.";
1127         return false;
1128       }
1129       break;
1130     case AMDGPU::OPERAND_REG_IMM32:
1131       break;
1132     case AMDGPU::OPERAND_REG_INLINE_C:
1133       if (MI->getOperand(i).isImm() && !isInlineConstant(MI->getOperand(i))) {
1134         ErrInfo = "Illegal immediate value for operand.";
1135         return false;
1136       }
1137       break;
1138     case MCOI::OPERAND_IMMEDIATE:
1139       // Check if this operand is an immediate.
1140       // FrameIndex operands will be replaced by immediates, so they are
1141       // allowed.
1142       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFI()) {
1143         ErrInfo = "Expected immediate, but got non-immediate";
1144         return false;
1145       }
1146       // Fall-through
1147     default:
1148       continue;
1149     }
1150
1151     if (!MI->getOperand(i).isReg())
1152       continue;
1153
1154     int RegClass = Desc.OpInfo[i].RegClass;
1155     if (RegClass != -1) {
1156       unsigned Reg = MI->getOperand(i).getReg();
1157       if (TargetRegisterInfo::isVirtualRegister(Reg))
1158         continue;
1159
1160       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1161       if (!RC->contains(Reg)) {
1162         ErrInfo = "Operand has incorrect register class.";
1163         return false;
1164       }
1165     }
1166   }
1167
1168
1169   // Verify VOP*
1170   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1171     // Only look at the true operands. Only a real operand can use the constant
1172     // bus, and we don't want to check pseudo-operands like the source modifier
1173     // flags.
1174     const int OpIndices[] = { Src0Idx, Src1Idx, Src2Idx };
1175
1176     unsigned ConstantBusCount = 0;
1177     unsigned SGPRUsed = AMDGPU::NoRegister;
1178     for (int OpIdx : OpIndices) {
1179       if (OpIdx == -1)
1180         break;
1181
1182       const MachineOperand &MO = MI->getOperand(OpIdx);
1183       if (usesConstantBus(MRI, MO)) {
1184         if (MO.isReg()) {
1185           if (MO.getReg() != SGPRUsed)
1186             ++ConstantBusCount;
1187           SGPRUsed = MO.getReg();
1188         } else {
1189           ++ConstantBusCount;
1190         }
1191       }
1192     }
1193     if (ConstantBusCount > 1) {
1194       ErrInfo = "VOP* instruction uses the constant bus more than once";
1195       return false;
1196     }
1197   }
1198
1199   // Verify SRC1 for VOP2 and VOPC
1200   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1201     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1202     if (Src1.isImm()) {
1203       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1204       return false;
1205     }
1206   }
1207
1208   // Verify VOP3
1209   if (isVOP3(Opcode)) {
1210     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
1211       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1212       return false;
1213     }
1214     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
1215       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1216       return false;
1217     }
1218     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
1219       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1220       return false;
1221     }
1222   }
1223
1224   // Verify misc. restrictions on specific instructions.
1225   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1226       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1227     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1228     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1229     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1230     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1231       if (!compareMachineOp(Src0, Src1) &&
1232           !compareMachineOp(Src0, Src2)) {
1233         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1234         return false;
1235       }
1236     }
1237   }
1238
1239   return true;
1240 }
1241
1242 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1243   switch (MI.getOpcode()) {
1244   default: return AMDGPU::INSTRUCTION_LIST_END;
1245   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1246   case AMDGPU::COPY: return AMDGPU::COPY;
1247   case AMDGPU::PHI: return AMDGPU::PHI;
1248   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1249   case AMDGPU::S_MOV_B32:
1250     return MI.getOperand(1).isReg() ?
1251            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1252   case AMDGPU::S_ADD_I32:
1253   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1254   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1255   case AMDGPU::S_SUB_I32:
1256   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1257   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1258   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1259   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1260   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1261   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1262   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1263   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1264   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1265   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1266   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1267   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1268   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1269   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1270   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1271   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1272   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1273   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1274   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1275   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1276   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1277   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1278   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1279   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1280   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1281   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1282   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1283   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1284   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1285   case AMDGPU::S_LOAD_DWORD_IMM:
1286   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1287   case AMDGPU::S_LOAD_DWORDX2_IMM:
1288   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1289   case AMDGPU::S_LOAD_DWORDX4_IMM:
1290   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1291   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e64;
1292   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1293   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1294   }
1295 }
1296
1297 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1298   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1299 }
1300
1301 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1302                                                       unsigned OpNo) const {
1303   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1304   const MCInstrDesc &Desc = get(MI.getOpcode());
1305   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1306       Desc.OpInfo[OpNo].RegClass == -1) {
1307     unsigned Reg = MI.getOperand(OpNo).getReg();
1308
1309     if (TargetRegisterInfo::isVirtualRegister(Reg))
1310       return MRI.getRegClass(Reg);
1311     return RI.getRegClass(Reg);
1312   }
1313
1314   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1315   return RI.getRegClass(RCID);
1316 }
1317
1318 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1319   switch (MI.getOpcode()) {
1320   case AMDGPU::COPY:
1321   case AMDGPU::REG_SEQUENCE:
1322   case AMDGPU::PHI:
1323   case AMDGPU::INSERT_SUBREG:
1324     return RI.hasVGPRs(getOpRegClass(MI, 0));
1325   default:
1326     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1327   }
1328 }
1329
1330 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1331   MachineBasicBlock::iterator I = MI;
1332   MachineBasicBlock *MBB = MI->getParent();
1333   MachineOperand &MO = MI->getOperand(OpIdx);
1334   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1335   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1336   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1337   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1338   if (MO.isReg())
1339     Opcode = AMDGPU::COPY;
1340   else if (RI.isSGPRClass(RC))
1341     Opcode = AMDGPU::S_MOV_B32;
1342
1343
1344   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1345   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1346     VRC = &AMDGPU::VReg_64RegClass;
1347   else
1348     VRC = &AMDGPU::VGPR_32RegClass;
1349
1350   unsigned Reg = MRI.createVirtualRegister(VRC);
1351   DebugLoc DL = MBB->findDebugLoc(I);
1352   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1353     .addOperand(MO);
1354   MO.ChangeToRegister(Reg, false);
1355 }
1356
1357 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1358                                          MachineRegisterInfo &MRI,
1359                                          MachineOperand &SuperReg,
1360                                          const TargetRegisterClass *SuperRC,
1361                                          unsigned SubIdx,
1362                                          const TargetRegisterClass *SubRC)
1363                                          const {
1364   assert(SuperReg.isReg());
1365
1366   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1367   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1368
1369   // Just in case the super register is itself a sub-register, copy it to a new
1370   // value so we don't need to worry about merging its subreg index with the
1371   // SubIdx passed to this function. The register coalescer should be able to
1372   // eliminate this extra copy.
1373   MachineBasicBlock *MBB = MI->getParent();
1374   DebugLoc DL = MI->getDebugLoc();
1375
1376   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), NewSuperReg)
1377     .addReg(SuperReg.getReg(), 0, SuperReg.getSubReg());
1378
1379   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1380     .addReg(NewSuperReg, 0, SubIdx);
1381
1382   return SubReg;
1383 }
1384
1385 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1386   MachineBasicBlock::iterator MII,
1387   MachineRegisterInfo &MRI,
1388   MachineOperand &Op,
1389   const TargetRegisterClass *SuperRC,
1390   unsigned SubIdx,
1391   const TargetRegisterClass *SubRC) const {
1392   if (Op.isImm()) {
1393     // XXX - Is there a better way to do this?
1394     if (SubIdx == AMDGPU::sub0)
1395       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1396     if (SubIdx == AMDGPU::sub1)
1397       return MachineOperand::CreateImm(Op.getImm() >> 32);
1398
1399     llvm_unreachable("Unhandled register index for immediate");
1400   }
1401
1402   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1403                                        SubIdx, SubRC);
1404   return MachineOperand::CreateReg(SubReg, false);
1405 }
1406
1407 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1408                                     MachineBasicBlock::iterator MI,
1409                                     MachineRegisterInfo &MRI,
1410                                     const TargetRegisterClass *RC,
1411                                     const MachineOperand &Op) const {
1412   MachineBasicBlock *MBB = MI->getParent();
1413   DebugLoc DL = MI->getDebugLoc();
1414   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1415   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1416   unsigned Dst = MRI.createVirtualRegister(RC);
1417
1418   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1419                              LoDst)
1420     .addImm(Op.getImm() & 0xFFFFFFFF);
1421   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1422                              HiDst)
1423     .addImm(Op.getImm() >> 32);
1424
1425   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1426     .addReg(LoDst)
1427     .addImm(AMDGPU::sub0)
1428     .addReg(HiDst)
1429     .addImm(AMDGPU::sub1);
1430
1431   Worklist.push_back(Lo);
1432   Worklist.push_back(Hi);
1433
1434   return Dst;
1435 }
1436
1437 // Change the order of operands from (0, 1, 2) to (0, 2, 1)
1438 void SIInstrInfo::swapOperands(MachineBasicBlock::iterator Inst) const {
1439   assert(Inst->getNumExplicitOperands() == 3);
1440   MachineOperand Op1 = Inst->getOperand(1);
1441   Inst->RemoveOperand(1);
1442   Inst->addOperand(Op1);
1443 }
1444
1445 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1446                                  const MachineOperand *MO) const {
1447   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1448   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1449   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1450   const TargetRegisterClass *DefinedRC =
1451       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1452   if (!MO)
1453     MO = &MI->getOperand(OpIdx);
1454
1455   if (isVALU(InstDesc.Opcode) && usesConstantBus(MRI, *MO)) {
1456     unsigned SGPRUsed =
1457         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1458     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1459       if (i == OpIdx)
1460         continue;
1461       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1462           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1463         return false;
1464       }
1465     }
1466   }
1467
1468   if (MO->isReg()) {
1469     assert(DefinedRC);
1470     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1471
1472     // In order to be legal, the common sub-class must be equal to the
1473     // class of the current operand.  For example:
1474     //
1475     // v_mov_b32 s0 ; Operand defined as vsrc_32
1476     //              ; RI.getCommonSubClass(s0,vsrc_32) = sgpr ; LEGAL
1477     //
1478     // s_sendmsg 0, s0 ; Operand defined as m0reg
1479     //                 ; RI.getCommonSubClass(s0,m0reg) = m0reg ; NOT LEGAL
1480
1481     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass)) == RC;
1482   }
1483
1484
1485   // Handle non-register types that are treated like immediates.
1486   assert(MO->isImm() || MO->isTargetIndex() || MO->isFI());
1487
1488   if (!DefinedRC) {
1489     // This operand expects an immediate.
1490     return true;
1491   }
1492
1493   return isImmOperandLegal(MI, OpIdx, *MO);
1494 }
1495
1496 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1497   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1498
1499   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1500                                            AMDGPU::OpName::src0);
1501   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1502                                            AMDGPU::OpName::src1);
1503   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1504                                            AMDGPU::OpName::src2);
1505
1506   // Legalize VOP2
1507   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1508     // Legalize src0
1509     if (!isOperandLegal(MI, Src0Idx))
1510       legalizeOpWithMove(MI, Src0Idx);
1511
1512     // Legalize src1
1513     if (isOperandLegal(MI, Src1Idx))
1514       return;
1515
1516     // Usually src0 of VOP2 instructions allow more types of inputs
1517     // than src1, so try to commute the instruction to decrease our
1518     // chances of having to insert a MOV instruction to legalize src1.
1519     if (MI->isCommutable()) {
1520       if (commuteInstruction(MI))
1521         // If we are successful in commuting, then we know MI is legal, so
1522         // we are done.
1523         return;
1524     }
1525
1526     legalizeOpWithMove(MI, Src1Idx);
1527     return;
1528   }
1529
1530   // XXX - Do any VOP3 instructions read VCC?
1531   // Legalize VOP3
1532   if (isVOP3(MI->getOpcode())) {
1533     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1534
1535     // Find the one SGPR operand we are allowed to use.
1536     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1537
1538     for (unsigned i = 0; i < 3; ++i) {
1539       int Idx = VOP3Idx[i];
1540       if (Idx == -1)
1541         break;
1542       MachineOperand &MO = MI->getOperand(Idx);
1543
1544       if (MO.isReg()) {
1545         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1546           continue; // VGPRs are legal
1547
1548         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1549
1550         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1551           SGPRReg = MO.getReg();
1552           // We can use one SGPR in each VOP3 instruction.
1553           continue;
1554         }
1555       } else if (!isLiteralConstant(MO)) {
1556         // If it is not a register and not a literal constant, then it must be
1557         // an inline constant which is always legal.
1558         continue;
1559       }
1560       // If we make it this far, then the operand is not legal and we must
1561       // legalize it.
1562       legalizeOpWithMove(MI, Idx);
1563     }
1564   }
1565
1566   // Legalize REG_SEQUENCE and PHI
1567   // The register class of the operands much be the same type as the register
1568   // class of the output.
1569   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1570       MI->getOpcode() == AMDGPU::PHI) {
1571     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1572     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1573       if (!MI->getOperand(i).isReg() ||
1574           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1575         continue;
1576       const TargetRegisterClass *OpRC =
1577               MRI.getRegClass(MI->getOperand(i).getReg());
1578       if (RI.hasVGPRs(OpRC)) {
1579         VRC = OpRC;
1580       } else {
1581         SRC = OpRC;
1582       }
1583     }
1584
1585     // If any of the operands are VGPR registers, then they all most be
1586     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1587     // them.
1588     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1589       if (!VRC) {
1590         assert(SRC);
1591         VRC = RI.getEquivalentVGPRClass(SRC);
1592       }
1593       RC = VRC;
1594     } else {
1595       RC = SRC;
1596     }
1597
1598     // Update all the operands so they have the same type.
1599     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1600       if (!MI->getOperand(i).isReg() ||
1601           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1602         continue;
1603       unsigned DstReg = MRI.createVirtualRegister(RC);
1604       MachineBasicBlock *InsertBB;
1605       MachineBasicBlock::iterator Insert;
1606       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1607         InsertBB = MI->getParent();
1608         Insert = MI;
1609       } else {
1610         // MI is a PHI instruction.
1611         InsertBB = MI->getOperand(i + 1).getMBB();
1612         Insert = InsertBB->getFirstTerminator();
1613       }
1614       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1615               get(AMDGPU::COPY), DstReg)
1616               .addOperand(MI->getOperand(i));
1617       MI->getOperand(i).setReg(DstReg);
1618     }
1619   }
1620
1621   // Legalize INSERT_SUBREG
1622   // src0 must have the same register class as dst
1623   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1624     unsigned Dst = MI->getOperand(0).getReg();
1625     unsigned Src0 = MI->getOperand(1).getReg();
1626     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1627     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1628     if (DstRC != Src0RC) {
1629       MachineBasicBlock &MBB = *MI->getParent();
1630       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1631       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1632               .addReg(Src0);
1633       MI->getOperand(1).setReg(NewSrc0);
1634     }
1635     return;
1636   }
1637
1638   // Legalize MUBUF* instructions
1639   // FIXME: If we start using the non-addr64 instructions for compute, we
1640   // may need to legalize them here.
1641   int SRsrcIdx =
1642       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1643   if (SRsrcIdx != -1) {
1644     // We have an MUBUF instruction
1645     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1646     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1647     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1648                                              RI.getRegClass(SRsrcRC))) {
1649       // The operands are legal.
1650       // FIXME: We may need to legalize operands besided srsrc.
1651       return;
1652     }
1653
1654     MachineBasicBlock &MBB = *MI->getParent();
1655     // Extract the the ptr from the resource descriptor.
1656
1657     // SRsrcPtrLo = srsrc:sub0
1658     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1659         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VGPR_32RegClass);
1660
1661     // SRsrcPtrHi = srsrc:sub1
1662     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1663         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VGPR_32RegClass);
1664
1665     // Create an empty resource descriptor
1666     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1667     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1668     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1669     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1670     uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1671
1672     // Zero64 = 0
1673     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1674             Zero64)
1675             .addImm(0);
1676
1677     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1678     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1679             SRsrcFormatLo)
1680             .addImm(RsrcDataFormat & 0xFFFFFFFF);
1681
1682     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1683     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1684             SRsrcFormatHi)
1685             .addImm(RsrcDataFormat >> 32);
1686
1687     // NewSRsrc = {Zero64, SRsrcFormat}
1688     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1689             NewSRsrc)
1690             .addReg(Zero64)
1691             .addImm(AMDGPU::sub0_sub1)
1692             .addReg(SRsrcFormatLo)
1693             .addImm(AMDGPU::sub2)
1694             .addReg(SRsrcFormatHi)
1695             .addImm(AMDGPU::sub3);
1696
1697     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1698     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1699     unsigned NewVAddrLo;
1700     unsigned NewVAddrHi;
1701     if (VAddr) {
1702       // This is already an ADDR64 instruction so we need to add the pointer
1703       // extracted from the resource descriptor to the current value of VAddr.
1704       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1705       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1706
1707       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1708       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1709               NewVAddrLo)
1710               .addReg(SRsrcPtrLo)
1711               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1712               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1713
1714       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1715       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1716               NewVAddrHi)
1717               .addReg(SRsrcPtrHi)
1718               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1719               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1720               .addReg(AMDGPU::VCC, RegState::Implicit);
1721
1722     } else {
1723       // This instructions is the _OFFSET variant, so we need to convert it to
1724       // ADDR64.
1725       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1726       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1727       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1728       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1729              "with non-zero soffset is not implemented");
1730       (void)SOffset;
1731
1732       // Create the new instruction.
1733       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1734       MachineInstr *Addr64 =
1735           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1736                   .addOperand(*VData)
1737                   .addOperand(*SRsrc)
1738                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1739                                               // This will be replaced later
1740                                               // with the new value of vaddr.
1741                   .addOperand(*Offset);
1742
1743       MI->removeFromParent();
1744       MI = Addr64;
1745
1746       NewVAddrLo = SRsrcPtrLo;
1747       NewVAddrHi = SRsrcPtrHi;
1748       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1749       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1750     }
1751
1752     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1753     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1754             NewVAddr)
1755             .addReg(NewVAddrLo)
1756             .addImm(AMDGPU::sub0)
1757             .addReg(NewVAddrHi)
1758             .addImm(AMDGPU::sub1);
1759
1760
1761     // Update the instruction to use NewVaddr
1762     VAddr->setReg(NewVAddr);
1763     // Update the instruction to use NewSRsrc
1764     SRsrc->setReg(NewSRsrc);
1765   }
1766 }
1767
1768 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1769                             const TargetRegisterClass *HalfRC,
1770                             unsigned HalfImmOp, unsigned HalfSGPROp,
1771                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1772
1773   DebugLoc DL = MI->getDebugLoc();
1774   MachineBasicBlock *MBB = MI->getParent();
1775   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1776   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1777   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1778   unsigned HalfSize = HalfRC->getSize();
1779   const MachineOperand *OffOp =
1780       getNamedOperand(*MI, AMDGPU::OpName::offset);
1781   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1782
1783   // The SMRD has an 8-bit offset in dwords on SI and a 20-bit offset in bytes
1784   // on VI.
1785   if (OffOp) {
1786     bool isVI = RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS;
1787     unsigned OffScale = isVI ? 1 : 4;
1788     // Handle the _IMM variant
1789     unsigned LoOffset = OffOp->getImm() * OffScale;
1790     unsigned HiOffset = LoOffset + HalfSize;
1791     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1792                   .addOperand(*SBase)
1793                   .addImm(LoOffset / OffScale);
1794
1795     if (!isUInt<20>(HiOffset) || (!isVI && !isUInt<8>(HiOffset / OffScale))) {
1796       unsigned OffsetSGPR =
1797           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1798       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1799               .addImm(HiOffset); // The offset in register is in bytes.
1800       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1801                     .addOperand(*SBase)
1802                     .addReg(OffsetSGPR);
1803     } else {
1804       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1805                      .addOperand(*SBase)
1806                      .addImm(HiOffset / OffScale);
1807     }
1808   } else {
1809     // Handle the _SGPR variant
1810     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1811     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1812                   .addOperand(*SBase)
1813                   .addOperand(*SOff);
1814     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1815     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1816             .addOperand(*SOff)
1817             .addImm(HalfSize);
1818     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1819                   .addOperand(*SBase)
1820                   .addReg(OffsetSGPR);
1821   }
1822
1823   unsigned SubLo, SubHi;
1824   switch (HalfSize) {
1825     case 4:
1826       SubLo = AMDGPU::sub0;
1827       SubHi = AMDGPU::sub1;
1828       break;
1829     case 8:
1830       SubLo = AMDGPU::sub0_sub1;
1831       SubHi = AMDGPU::sub2_sub3;
1832       break;
1833     case 16:
1834       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1835       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1836       break;
1837     case 32:
1838       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1839       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1840       break;
1841     default:
1842       llvm_unreachable("Unhandled HalfSize");
1843   }
1844
1845   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1846           .addOperand(MI->getOperand(0))
1847           .addReg(RegLo)
1848           .addImm(SubLo)
1849           .addReg(RegHi)
1850           .addImm(SubHi);
1851 }
1852
1853 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1854   MachineBasicBlock *MBB = MI->getParent();
1855   switch (MI->getOpcode()) {
1856     case AMDGPU::S_LOAD_DWORD_IMM:
1857     case AMDGPU::S_LOAD_DWORD_SGPR:
1858     case AMDGPU::S_LOAD_DWORDX2_IMM:
1859     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1860     case AMDGPU::S_LOAD_DWORDX4_IMM:
1861     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1862       unsigned NewOpcode = getVALUOp(*MI);
1863       unsigned RegOffset;
1864       unsigned ImmOffset;
1865
1866       if (MI->getOperand(2).isReg()) {
1867         RegOffset = MI->getOperand(2).getReg();
1868         ImmOffset = 0;
1869       } else {
1870         assert(MI->getOperand(2).isImm());
1871         // SMRD instructions take a dword offsets on SI and byte offset on VI
1872         // and MUBUF instructions always take a byte offset.
1873         ImmOffset = MI->getOperand(2).getImm();
1874         if (RI.ST.getGeneration() <= AMDGPUSubtarget::SEA_ISLANDS)
1875           ImmOffset <<= 2;
1876         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1877
1878         if (isUInt<12>(ImmOffset)) {
1879           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1880                   RegOffset)
1881                   .addImm(0);
1882         } else {
1883           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1884                   RegOffset)
1885                   .addImm(ImmOffset);
1886           ImmOffset = 0;
1887         }
1888       }
1889
1890       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1891       unsigned DWord0 = RegOffset;
1892       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1893       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1894       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1895       uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1896
1897       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1898               .addImm(0);
1899       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1900               .addImm(RsrcDataFormat & 0xFFFFFFFF);
1901       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1902               .addImm(RsrcDataFormat >> 32);
1903       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1904               .addReg(DWord0)
1905               .addImm(AMDGPU::sub0)
1906               .addReg(DWord1)
1907               .addImm(AMDGPU::sub1)
1908               .addReg(DWord2)
1909               .addImm(AMDGPU::sub2)
1910               .addReg(DWord3)
1911               .addImm(AMDGPU::sub3);
1912       MI->setDesc(get(NewOpcode));
1913       if (MI->getOperand(2).isReg()) {
1914         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1915       } else {
1916         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1917       }
1918       MI->getOperand(1).setReg(SRsrc);
1919       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1920
1921       const TargetRegisterClass *NewDstRC =
1922           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1923
1924       unsigned DstReg = MI->getOperand(0).getReg();
1925       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1926       MRI.replaceRegWith(DstReg, NewDstReg);
1927       break;
1928     }
1929     case AMDGPU::S_LOAD_DWORDX8_IMM:
1930     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1931       MachineInstr *Lo, *Hi;
1932       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1933                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1934       MI->eraseFromParent();
1935       moveSMRDToVALU(Lo, MRI);
1936       moveSMRDToVALU(Hi, MRI);
1937       break;
1938     }
1939
1940     case AMDGPU::S_LOAD_DWORDX16_IMM:
1941     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1942       MachineInstr *Lo, *Hi;
1943       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1944                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1945       MI->eraseFromParent();
1946       moveSMRDToVALU(Lo, MRI);
1947       moveSMRDToVALU(Hi, MRI);
1948       break;
1949     }
1950   }
1951 }
1952
1953 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1954   SmallVector<MachineInstr *, 128> Worklist;
1955   Worklist.push_back(&TopInst);
1956
1957   while (!Worklist.empty()) {
1958     MachineInstr *Inst = Worklist.pop_back_val();
1959     MachineBasicBlock *MBB = Inst->getParent();
1960     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1961
1962     unsigned Opcode = Inst->getOpcode();
1963     unsigned NewOpcode = getVALUOp(*Inst);
1964
1965     // Handle some special cases
1966     switch (Opcode) {
1967     default:
1968       if (isSMRD(Inst->getOpcode())) {
1969         moveSMRDToVALU(Inst, MRI);
1970       }
1971       break;
1972     case AMDGPU::S_MOV_B64: {
1973       DebugLoc DL = Inst->getDebugLoc();
1974
1975       // If the source operand is a register we can replace this with a
1976       // copy.
1977       if (Inst->getOperand(1).isReg()) {
1978         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1979           .addOperand(Inst->getOperand(0))
1980           .addOperand(Inst->getOperand(1));
1981         Worklist.push_back(Copy);
1982       } else {
1983         // Otherwise, we need to split this into two movs, because there is
1984         // no 64-bit VALU move instruction.
1985         unsigned Reg = Inst->getOperand(0).getReg();
1986         unsigned Dst = split64BitImm(Worklist,
1987                                      Inst,
1988                                      MRI,
1989                                      MRI.getRegClass(Reg),
1990                                      Inst->getOperand(1));
1991         MRI.replaceRegWith(Reg, Dst);
1992       }
1993       Inst->eraseFromParent();
1994       continue;
1995     }
1996     case AMDGPU::S_AND_B64:
1997       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1998       Inst->eraseFromParent();
1999       continue;
2000
2001     case AMDGPU::S_OR_B64:
2002       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
2003       Inst->eraseFromParent();
2004       continue;
2005
2006     case AMDGPU::S_XOR_B64:
2007       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
2008       Inst->eraseFromParent();
2009       continue;
2010
2011     case AMDGPU::S_NOT_B64:
2012       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
2013       Inst->eraseFromParent();
2014       continue;
2015
2016     case AMDGPU::S_BCNT1_I32_B64:
2017       splitScalar64BitBCNT(Worklist, Inst);
2018       Inst->eraseFromParent();
2019       continue;
2020
2021     case AMDGPU::S_BFE_I64: {
2022       splitScalar64BitBFE(Worklist, Inst);
2023       Inst->eraseFromParent();
2024       continue;
2025     }
2026
2027     case AMDGPU::S_LSHL_B32:
2028       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2029         NewOpcode = AMDGPU::V_LSHLREV_B32_e64;
2030         swapOperands(Inst);
2031       }
2032       break;
2033     case AMDGPU::S_ASHR_I32:
2034       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2035         NewOpcode = AMDGPU::V_ASHRREV_I32_e64;
2036         swapOperands(Inst);
2037       }
2038       break;
2039     case AMDGPU::S_LSHR_B32:
2040       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2041         NewOpcode = AMDGPU::V_LSHRREV_B32_e64;
2042         swapOperands(Inst);
2043       }
2044       break;
2045
2046     case AMDGPU::S_BFE_U64:
2047     case AMDGPU::S_BFM_B64:
2048       llvm_unreachable("Moving this op to VALU not implemented");
2049     }
2050
2051     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
2052       // We cannot move this instruction to the VALU, so we should try to
2053       // legalize its operands instead.
2054       legalizeOperands(Inst);
2055       continue;
2056     }
2057
2058     // Use the new VALU Opcode.
2059     const MCInstrDesc &NewDesc = get(NewOpcode);
2060     Inst->setDesc(NewDesc);
2061
2062     // Remove any references to SCC. Vector instructions can't read from it, and
2063     // We're just about to add the implicit use / defs of VCC, and we don't want
2064     // both.
2065     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
2066       MachineOperand &Op = Inst->getOperand(i);
2067       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
2068         Inst->RemoveOperand(i);
2069     }
2070
2071     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
2072       // We are converting these to a BFE, so we need to add the missing
2073       // operands for the size and offset.
2074       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
2075       Inst->addOperand(MachineOperand::CreateImm(0));
2076       Inst->addOperand(MachineOperand::CreateImm(Size));
2077
2078     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
2079       // The VALU version adds the second operand to the result, so insert an
2080       // extra 0 operand.
2081       Inst->addOperand(MachineOperand::CreateImm(0));
2082     }
2083
2084     addDescImplicitUseDef(NewDesc, Inst);
2085
2086     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
2087       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
2088       // If we need to move this to VGPRs, we need to unpack the second operand
2089       // back into the 2 separate ones for bit offset and width.
2090       assert(OffsetWidthOp.isImm() &&
2091              "Scalar BFE is only implemented for constant width and offset");
2092       uint32_t Imm = OffsetWidthOp.getImm();
2093
2094       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2095       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2096       Inst->RemoveOperand(2); // Remove old immediate.
2097       Inst->addOperand(MachineOperand::CreateImm(Offset));
2098       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
2099     }
2100
2101     // Update the destination register class.
2102
2103     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
2104
2105     switch (Opcode) {
2106       // For target instructions, getOpRegClass just returns the virtual
2107       // register class associated with the operand, so we need to find an
2108       // equivalent VGPR register class in order to move the instruction to the
2109       // VALU.
2110     case AMDGPU::COPY:
2111     case AMDGPU::PHI:
2112     case AMDGPU::REG_SEQUENCE:
2113     case AMDGPU::INSERT_SUBREG:
2114       if (RI.hasVGPRs(NewDstRC))
2115         continue;
2116       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
2117       if (!NewDstRC)
2118         continue;
2119       break;
2120     default:
2121       break;
2122     }
2123
2124     unsigned DstReg = Inst->getOperand(0).getReg();
2125     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2126     MRI.replaceRegWith(DstReg, NewDstReg);
2127
2128     // Legalize the operands
2129     legalizeOperands(Inst);
2130
2131     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
2132            E = MRI.use_end(); I != E; ++I) {
2133       MachineInstr &UseMI = *I->getParent();
2134       if (!canReadVGPR(UseMI, I.getOperandNo())) {
2135         Worklist.push_back(&UseMI);
2136       }
2137     }
2138   }
2139 }
2140
2141 //===----------------------------------------------------------------------===//
2142 // Indirect addressing callbacks
2143 //===----------------------------------------------------------------------===//
2144
2145 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2146                                                  unsigned Channel) const {
2147   assert(Channel == 0);
2148   return RegIndex;
2149 }
2150
2151 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2152   return &AMDGPU::VGPR_32RegClass;
2153 }
2154
2155 void SIInstrInfo::splitScalar64BitUnaryOp(
2156   SmallVectorImpl<MachineInstr *> &Worklist,
2157   MachineInstr *Inst,
2158   unsigned Opcode) const {
2159   MachineBasicBlock &MBB = *Inst->getParent();
2160   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2161
2162   MachineOperand &Dest = Inst->getOperand(0);
2163   MachineOperand &Src0 = Inst->getOperand(1);
2164   DebugLoc DL = Inst->getDebugLoc();
2165
2166   MachineBasicBlock::iterator MII = Inst;
2167
2168   const MCInstrDesc &InstDesc = get(Opcode);
2169   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2170     MRI.getRegClass(Src0.getReg()) :
2171     &AMDGPU::SGPR_32RegClass;
2172
2173   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2174
2175   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2176                                                        AMDGPU::sub0, Src0SubRC);
2177
2178   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2179   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2180
2181   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2182   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2183     .addOperand(SrcReg0Sub0);
2184
2185   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2186                                                        AMDGPU::sub1, Src0SubRC);
2187
2188   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2189   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2190     .addOperand(SrcReg0Sub1);
2191
2192   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2193   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2194     .addReg(DestSub0)
2195     .addImm(AMDGPU::sub0)
2196     .addReg(DestSub1)
2197     .addImm(AMDGPU::sub1);
2198
2199   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2200
2201   // Try to legalize the operands in case we need to swap the order to keep it
2202   // valid.
2203   Worklist.push_back(LoHalf);
2204   Worklist.push_back(HiHalf);
2205 }
2206
2207 void SIInstrInfo::splitScalar64BitBinaryOp(
2208   SmallVectorImpl<MachineInstr *> &Worklist,
2209   MachineInstr *Inst,
2210   unsigned Opcode) const {
2211   MachineBasicBlock &MBB = *Inst->getParent();
2212   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2213
2214   MachineOperand &Dest = Inst->getOperand(0);
2215   MachineOperand &Src0 = Inst->getOperand(1);
2216   MachineOperand &Src1 = Inst->getOperand(2);
2217   DebugLoc DL = Inst->getDebugLoc();
2218
2219   MachineBasicBlock::iterator MII = Inst;
2220
2221   const MCInstrDesc &InstDesc = get(Opcode);
2222   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2223     MRI.getRegClass(Src0.getReg()) :
2224     &AMDGPU::SGPR_32RegClass;
2225
2226   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2227   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2228     MRI.getRegClass(Src1.getReg()) :
2229     &AMDGPU::SGPR_32RegClass;
2230
2231   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2232
2233   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2234                                                        AMDGPU::sub0, Src0SubRC);
2235   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2236                                                        AMDGPU::sub0, Src1SubRC);
2237
2238   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2239   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2240
2241   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2242   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2243     .addOperand(SrcReg0Sub0)
2244     .addOperand(SrcReg1Sub0);
2245
2246   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2247                                                        AMDGPU::sub1, Src0SubRC);
2248   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2249                                                        AMDGPU::sub1, Src1SubRC);
2250
2251   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2252   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2253     .addOperand(SrcReg0Sub1)
2254     .addOperand(SrcReg1Sub1);
2255
2256   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2257   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2258     .addReg(DestSub0)
2259     .addImm(AMDGPU::sub0)
2260     .addReg(DestSub1)
2261     .addImm(AMDGPU::sub1);
2262
2263   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2264
2265   // Try to legalize the operands in case we need to swap the order to keep it
2266   // valid.
2267   Worklist.push_back(LoHalf);
2268   Worklist.push_back(HiHalf);
2269 }
2270
2271 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2272                                        MachineInstr *Inst) const {
2273   MachineBasicBlock &MBB = *Inst->getParent();
2274   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2275
2276   MachineBasicBlock::iterator MII = Inst;
2277   DebugLoc DL = Inst->getDebugLoc();
2278
2279   MachineOperand &Dest = Inst->getOperand(0);
2280   MachineOperand &Src = Inst->getOperand(1);
2281
2282   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e64);
2283   const TargetRegisterClass *SrcRC = Src.isReg() ?
2284     MRI.getRegClass(Src.getReg()) :
2285     &AMDGPU::SGPR_32RegClass;
2286
2287   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2288   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2289
2290   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2291
2292   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2293                                                       AMDGPU::sub0, SrcSubRC);
2294   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2295                                                       AMDGPU::sub1, SrcSubRC);
2296
2297   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2298     .addOperand(SrcRegSub0)
2299     .addImm(0);
2300
2301   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2302     .addOperand(SrcRegSub1)
2303     .addReg(MidReg);
2304
2305   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2306
2307   Worklist.push_back(First);
2308   Worklist.push_back(Second);
2309 }
2310
2311 void SIInstrInfo::splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
2312                                       MachineInstr *Inst) const {
2313   MachineBasicBlock &MBB = *Inst->getParent();
2314   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2315   MachineBasicBlock::iterator MII = Inst;
2316   DebugLoc DL = Inst->getDebugLoc();
2317
2318   MachineOperand &Dest = Inst->getOperand(0);
2319   uint32_t Imm = Inst->getOperand(2).getImm();
2320   uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2321   uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2322
2323   (void) Offset;
2324
2325   // Only sext_inreg cases handled.
2326   assert(Inst->getOpcode() == AMDGPU::S_BFE_I64 &&
2327          BitWidth <= 32 &&
2328          Offset == 0 &&
2329          "Not implemented");
2330
2331   if (BitWidth < 32) {
2332     unsigned MidRegLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2333     unsigned MidRegHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2334     unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2335
2336     BuildMI(MBB, MII, DL, get(AMDGPU::V_BFE_I32), MidRegLo)
2337       .addReg(Inst->getOperand(1).getReg(), 0, AMDGPU::sub0)
2338       .addImm(0)
2339       .addImm(BitWidth);
2340
2341     BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e32), MidRegHi)
2342       .addImm(31)
2343       .addReg(MidRegLo);
2344
2345     BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2346       .addReg(MidRegLo)
2347       .addImm(AMDGPU::sub0)
2348       .addReg(MidRegHi)
2349       .addImm(AMDGPU::sub1);
2350
2351     MRI.replaceRegWith(Dest.getReg(), ResultReg);
2352     return;
2353   }
2354
2355   MachineOperand &Src = Inst->getOperand(1);
2356   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2357   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2358
2359   BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e64), TmpReg)
2360     .addImm(31)
2361     .addReg(Src.getReg(), 0, AMDGPU::sub0);
2362
2363   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2364     .addReg(Src.getReg(), 0, AMDGPU::sub0)
2365     .addImm(AMDGPU::sub0)
2366     .addReg(TmpReg)
2367     .addImm(AMDGPU::sub1);
2368
2369   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2370 }
2371
2372 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2373                                         MachineInstr *Inst) const {
2374   // Add the implict and explicit register definitions.
2375   if (NewDesc.ImplicitUses) {
2376     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2377       unsigned Reg = NewDesc.ImplicitUses[i];
2378       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2379     }
2380   }
2381
2382   if (NewDesc.ImplicitDefs) {
2383     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2384       unsigned Reg = NewDesc.ImplicitDefs[i];
2385       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2386     }
2387   }
2388 }
2389
2390 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2391                                    int OpIndices[3]) const {
2392   const MCInstrDesc &Desc = get(MI->getOpcode());
2393
2394   // Find the one SGPR operand we are allowed to use.
2395   unsigned SGPRReg = AMDGPU::NoRegister;
2396
2397   // First we need to consider the instruction's operand requirements before
2398   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2399   // of VCC, but we are still bound by the constant bus requirement to only use
2400   // one.
2401   //
2402   // If the operand's class is an SGPR, we can never move it.
2403
2404   for (const MachineOperand &MO : MI->implicit_operands()) {
2405     // We only care about reads.
2406     if (MO.isDef())
2407       continue;
2408
2409     if (MO.getReg() == AMDGPU::VCC)
2410       return AMDGPU::VCC;
2411
2412     if (MO.getReg() == AMDGPU::FLAT_SCR)
2413       return AMDGPU::FLAT_SCR;
2414   }
2415
2416   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2417   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2418
2419   for (unsigned i = 0; i < 3; ++i) {
2420     int Idx = OpIndices[i];
2421     if (Idx == -1)
2422       break;
2423
2424     const MachineOperand &MO = MI->getOperand(Idx);
2425     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2426       SGPRReg = MO.getReg();
2427
2428     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2429       UsedSGPRs[i] = MO.getReg();
2430   }
2431
2432   if (SGPRReg != AMDGPU::NoRegister)
2433     return SGPRReg;
2434
2435   // We don't have a required SGPR operand, so we have a bit more freedom in
2436   // selecting operands to move.
2437
2438   // Try to select the most used SGPR. If an SGPR is equal to one of the
2439   // others, we choose that.
2440   //
2441   // e.g.
2442   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2443   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2444
2445   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2446     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2447       SGPRReg = UsedSGPRs[0];
2448   }
2449
2450   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2451     if (UsedSGPRs[1] == UsedSGPRs[2])
2452       SGPRReg = UsedSGPRs[1];
2453   }
2454
2455   return SGPRReg;
2456 }
2457
2458 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2459                                    MachineBasicBlock *MBB,
2460                                    MachineBasicBlock::iterator I,
2461                                    unsigned ValueReg,
2462                                    unsigned Address, unsigned OffsetReg) const {
2463   const DebugLoc &DL = MBB->findDebugLoc(I);
2464   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2465                                       getIndirectIndexBegin(*MBB->getParent()));
2466
2467   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2468           .addReg(IndirectBaseReg, RegState::Define)
2469           .addOperand(I->getOperand(0))
2470           .addReg(IndirectBaseReg)
2471           .addReg(OffsetReg)
2472           .addImm(0)
2473           .addReg(ValueReg);
2474 }
2475
2476 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2477                                    MachineBasicBlock *MBB,
2478                                    MachineBasicBlock::iterator I,
2479                                    unsigned ValueReg,
2480                                    unsigned Address, unsigned OffsetReg) const {
2481   const DebugLoc &DL = MBB->findDebugLoc(I);
2482   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2483                                       getIndirectIndexBegin(*MBB->getParent()));
2484
2485   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2486           .addOperand(I->getOperand(0))
2487           .addOperand(I->getOperand(1))
2488           .addReg(IndirectBaseReg)
2489           .addReg(OffsetReg)
2490           .addImm(0);
2491
2492 }
2493
2494 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2495                                             const MachineFunction &MF) const {
2496   int End = getIndirectIndexEnd(MF);
2497   int Begin = getIndirectIndexBegin(MF);
2498
2499   if (End == -1)
2500     return;
2501
2502
2503   for (int Index = Begin; Index <= End; ++Index)
2504     Reserved.set(AMDGPU::VGPR_32RegClass.getRegister(Index));
2505
2506   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2507     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2508
2509   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2510     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2511
2512   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2513     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2514
2515   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2516     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2517
2518   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2519     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2520 }
2521
2522 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2523                                              unsigned OperandName) const {
2524   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2525   if (Idx == -1)
2526     return nullptr;
2527
2528   return &MI.getOperand(Idx);
2529 }
2530
2531 uint64_t SIInstrInfo::getDefaultRsrcDataFormat() const {
2532   uint64_t RsrcDataFormat = AMDGPU::RSRC_DATA_FORMAT;
2533   if (ST.isAmdHsaOS())
2534     RsrcDataFormat |= (1ULL << 56);
2535
2536   return RsrcDataFormat;
2537 }