lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineRegisterInfo.h"
  20 #include "llvm/MC/MCInstrDesc.h"
  21 #include <stdio.h>
  22
  23 using namespace llvm;
  24
  25 SIInstrInfo::SIInstrInfo(AMDGPUTargetMachine &tm)
  26   : AMDGPUInstrInfo(tm),
  27     RI(tm, *this)
  28     { }
  29
  30 const SIRegisterInfo &SIInstrInfo::getRegisterInfo() const {
  31   return RI;
  32 }
  33
  34 void
  35 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  36                            MachineBasicBlock::iterator MI, DebugLoc DL,
  37                            unsigned DestReg, unsigned SrcReg,
  38                            bool KillSrc) const {
  39   // If we are trying to copy to or from SCC, there is a bug somewhere else in
  40   // the backend.  While it may be theoretically possible to do this, it should
  41   // never be necessary.
  42   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
  43
  44   if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
  45     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
  46            AMDGPU::SReg_64RegClass.contains(SrcReg));
  47     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), RI.getSubReg(DestReg, AMDGPU::sub0))
  48             .addReg(RI.getSubReg(SrcReg, AMDGPU::sub0), getKillRegState(KillSrc))
  49             .addReg(DestReg, RegState::Define | RegState::Implicit);
  50     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), RI.getSubReg(DestReg, AMDGPU::sub1))
  51             .addReg(RI.getSubReg(SrcReg, AMDGPU::sub1), getKillRegState(KillSrc));
  52   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
  53     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
  54     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
  55             .addReg(SrcReg, getKillRegState(KillSrc));
  56   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
  57     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
  58            AMDGPU::SReg_32RegClass.contains(SrcReg));
  59     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
  60             .addReg(SrcReg, getKillRegState(KillSrc));
  61   } else {
  62     assert(AMDGPU::SReg_32RegClass.contains(DestReg));
  63     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
  64     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
  65             .addReg(SrcReg, getKillRegState(KillSrc));
  66   }
  67 }
  68
  69 MachineInstr * SIInstrInfo::getMovImmInstr(MachineFunction *MF, unsigned DstReg,
  70                                            int64_t Imm) const {
  71   MachineInstr * MI = MF->CreateMachineInstr(get(AMDGPU::V_MOV_B32_e32), DebugLoc());
  72   MachineInstrBuilder MIB(*MF, MI);
  73   MIB.addReg(DstReg, RegState::Define);
  74   MIB.addImm(Imm);
  75
  76   return MI;
  77
  78 }
  79
  80 bool SIInstrInfo::isMov(unsigned Opcode) const {
  81   switch(Opcode) {
  82   default: return false;
  83   case AMDGPU::S_MOV_B32:
  84   case AMDGPU::S_MOV_B64:
  85   case AMDGPU::V_MOV_B32_e32:
  86   case AMDGPU::V_MOV_B32_e64:
  87     return true;
  88   }
  89 }
  90
  91 bool
  92 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
  93   return RC != &AMDGPU::EXECRegRegClass;
  94 }
  95
  96 //===----------------------------------------------------------------------===//
  97 // Indirect addressing callbacks
  98 //===----------------------------------------------------------------------===//
  99
 100 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
 101                                                  unsigned Channel) const {
 102   assert(Channel == 0);
 103   return RegIndex;
 104 }
 105
 106
 107 int SIInstrInfo::getIndirectIndexBegin(const MachineFunction &MF) const {
 108   llvm_unreachable("Unimplemented");
 109 }
 110
 111 int SIInstrInfo::getIndirectIndexEnd(const MachineFunction &MF) const {
 112   llvm_unreachable("Unimplemented");
 113 }
 114
 115 const TargetRegisterClass *SIInstrInfo::getIndirectAddrStoreRegClass(
 116                                                      unsigned SourceReg) const {
 117   llvm_unreachable("Unimplemented");
 118 }
 119
 120 const TargetRegisterClass *SIInstrInfo::getIndirectAddrLoadRegClass() const {
 121   llvm_unreachable("Unimplemented");
 122 }
 123
 124 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
 125                                    MachineBasicBlock *MBB,
 126                                    MachineBasicBlock::iterator I,
 127                                    unsigned ValueReg,
 128                                    unsigned Address, unsigned OffsetReg) const {
 129   llvm_unreachable("Unimplemented");
 130 }
 131
 132 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
 133                                    MachineBasicBlock *MBB,
 134                                    MachineBasicBlock::iterator I,
 135                                    unsigned ValueReg,
 136                                    unsigned Address, unsigned OffsetReg) const {
 137   llvm_unreachable("Unimplemented");
 138 }
 139
 140 const TargetRegisterClass *SIInstrInfo::getSuperIndirectRegClass() const {
 141   llvm_unreachable("Unimplemented");
 142 }