lib/Target/R600/SIInstrInfo.h

   1 //===-- SIInstrInfo.h - SI Instruction Info Interface -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for SIInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #ifndef SIINSTRINFO_H
  17 #define SIINSTRINFO_H
  18
  19 #include "AMDGPUInstrInfo.h"
  20 #include "SIRegisterInfo.h"
  21
  22 namespace llvm {
  23
  24 class SIInstrInfo : public AMDGPUInstrInfo {
  25 private:
  26   const SIRegisterInfo RI;
  27
  28   unsigned buildExtractSubReg(MachineBasicBlock::iterator MI,
  29                               MachineRegisterInfo &MRI,
  30                               MachineOperand &SuperReg,
  31                               const TargetRegisterClass *SuperRC,
  32                               unsigned SubIdx,
  33                               const TargetRegisterClass *SubRC) const;
  34
  35   unsigned split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
  36                          MachineBasicBlock::iterator MI,
  37                          MachineRegisterInfo &MRI,
  38                          const TargetRegisterClass *RC,
  39                          const MachineOperand &Op) const;
  40
  41 public:
  42   explicit SIInstrInfo(AMDGPUTargetMachine &tm);
  43
  44   const SIRegisterInfo &getRegisterInfo() const {
  45     return RI;
  46   }
  47
  48   virtual void copyPhysReg(MachineBasicBlock &MBB,
  49                            MachineBasicBlock::iterator MI, DebugLoc DL,
  50                            unsigned DestReg, unsigned SrcReg,
  51                            bool KillSrc) const;
  52
  53   void storeRegToStackSlot(MachineBasicBlock &MBB,
  54                            MachineBasicBlock::iterator MI,
  55                            unsigned SrcReg, bool isKill, int FrameIndex,
  56                            const TargetRegisterClass *RC,
  57                            const TargetRegisterInfo *TRI) const;
  58
  59   void loadRegFromStackSlot(MachineBasicBlock &MBB,
  60                             MachineBasicBlock::iterator MI,
  61                             unsigned DestReg, int FrameIndex,
  62                             const TargetRegisterClass *RC,
  63                             const TargetRegisterInfo *TRI) const;
  64
  65   unsigned commuteOpcode(unsigned Opcode) const;
  66
  67   virtual MachineInstr *commuteInstruction(MachineInstr *MI,
  68                                            bool NewMI=false) const;
  69
  70   virtual unsigned getIEQOpcode() const {
  71     llvm_unreachable("Unimplemented");
  72   }
  73
  74   MachineInstr *buildMovInstr(MachineBasicBlock *MBB,
  75                               MachineBasicBlock::iterator I,
  76                               unsigned DstReg, unsigned SrcReg) const;
  77   virtual bool isMov(unsigned Opcode) const;
  78
  79   virtual bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const;
  80   bool isDS(uint16_t Opcode) const;
  81   int isMIMG(uint16_t Opcode) const;
  82   int isSMRD(uint16_t Opcode) const;
  83   bool isVOP1(uint16_t Opcode) const;
  84   bool isVOP2(uint16_t Opcode) const;
  85   bool isVOP3(uint16_t Opcode) const;
  86   bool isVOPC(uint16_t Opcode) const;
  87   bool isInlineConstant(const MachineOperand &MO) const;
  88   bool isLiteralConstant(const MachineOperand &MO) const;
  89
  90   virtual bool verifyInstruction(const MachineInstr *MI,
  91                                  StringRef &ErrInfo) const;
  92
  93   bool isSALUInstr(const MachineInstr &MI) const;
  94   static unsigned getVALUOp(const MachineInstr &MI);
  95   bool isSALUOpSupportedOnVALU(const MachineInstr &MI) const;
  96
  97   /// \brief Return the correct register class for \p OpNo.  For target-specific
  98   /// instructions, this will return the register class that has been defined
  99   /// in tablegen.  For generic instructions, like REG_SEQUENCE it will return
 100   /// the register class of its machine operand.
 101   /// to infer the correct register class base on the other operands.
 102   const TargetRegisterClass *getOpRegClass(const MachineInstr &MI,
 103                                            unsigned OpNo) const;\
 104
 105   /// \returns true if it is legal for the operand at index \p OpNo
 106   /// to read a VGPR.
 107   bool canReadVGPR(const MachineInstr &MI, unsigned OpNo) const;
 108
 109   /// \brief Legalize the \p OpIndex operand of this instruction by inserting
 110   /// a MOV.  For example:
 111   /// ADD_I32_e32 VGPR0, 15
 112   /// to
 113   /// MOV VGPR1, 15
 114   /// ADD_I32_e32 VGPR0, VGPR1
 115   ///
 116   /// If the operand being legalized is a register, then a COPY will be used
 117   /// instead of MOV.
 118   void legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const;
 119
 120   /// \brief Legalize all operands in this instruction.  This function may
 121   /// create new instruction and insert them before \p MI.
 122   void legalizeOperands(MachineInstr *MI) const;
 123
 124   /// \brief Replace this instruction's opcode with the equivalent VALU
 125   /// opcode.  This function will also move the users of \p MI to the
 126   /// VALU if necessary.
 127   void moveToVALU(MachineInstr &MI) const;
 128
 129   virtual unsigned calculateIndirectAddress(unsigned RegIndex,
 130                                             unsigned Channel) const;
 131
 132   virtual const TargetRegisterClass *getIndirectAddrRegClass() const;
 133
 134   virtual MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 135                                                  MachineBasicBlock::iterator I,
 136                                                  unsigned ValueReg,
 137                                                  unsigned Address,
 138                                                  unsigned OffsetReg) const;
 139
 140   virtual MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 141                                                 MachineBasicBlock::iterator I,
 142                                                 unsigned ValueReg,
 143                                                 unsigned Address,
 144                                                 unsigned OffsetReg) const;
 145   void reserveIndirectRegisters(BitVector &Reserved,
 146                                 const MachineFunction &MF) const;
 147
 148   void LoadM0(MachineInstr *MoveRel, MachineBasicBlock::iterator I,
 149               unsigned SavReg, unsigned IndexReg) const;
 150 };
 151
 152 namespace AMDGPU {
 153
 154   int getVOPe64(uint16_t Opcode);
 155   int getCommuteRev(uint16_t Opcode);
 156   int getCommuteOrig(uint16_t Opcode);
 157
 158   const uint64_t RSRC_DATA_FORMAT = 0xf00000000000LL;
 159
 160
 161 } // End namespace AMDGPU
 162
 163 } // End namespace llvm
 164
 165 namespace SIInstrFlags {
 166   enum Flags {
 167     // First 4 bits are the instruction encoding
 168     VM_CNT = 1 << 0,
 169     EXP_CNT = 1 << 1,
 170     LGKM_CNT = 1 << 2
 171   };
 172 }
 173
 174 #endif //SIINSTRINFO_H