lib/Target/R600/SIInstrInfo.h

   1 //===-- SIInstrInfo.h - SI Instruction Info Interface -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for SIInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #ifndef SIINSTRINFO_H
  17 #define SIINSTRINFO_H
  18
  19 #include "AMDGPUInstrInfo.h"
  20 #include "SIRegisterInfo.h"
  21
  22 namespace llvm {
  23
  24 class SIInstrInfo : public AMDGPUInstrInfo {
  25 private:
  26   const SIRegisterInfo RI;
  27
  28   unsigned buildExtractSubReg(MachineBasicBlock::iterator MI,
  29                               MachineRegisterInfo &MRI,
  30                               MachineOperand &SuperReg,
  31                               const TargetRegisterClass *SuperRC,
  32                               unsigned SubIdx,
  33                               const TargetRegisterClass *SubRC) const;
  34   MachineOperand buildExtractSubRegOrImm(MachineBasicBlock::iterator MI,
  35                                          MachineRegisterInfo &MRI,
  36                                          MachineOperand &SuperReg,
  37                                          const TargetRegisterClass *SuperRC,
  38                                          unsigned SubIdx,
  39                                          const TargetRegisterClass *SubRC) const;
  40
  41   unsigned split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
  42                          MachineBasicBlock::iterator MI,
  43                          MachineRegisterInfo &MRI,
  44                          const TargetRegisterClass *RC,
  45                          const MachineOperand &Op) const;
  46
  47   void splitScalar64BitUnaryOp(SmallVectorImpl<MachineInstr *> &Worklist,
  48                                MachineInstr *Inst, unsigned Opcode) const;
  49
  50   void splitScalar64BitBinaryOp(SmallVectorImpl<MachineInstr *> &Worklist,
  51                                 MachineInstr *Inst, unsigned Opcode) const;
  52
  53   void splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
  54                             MachineInstr *Inst) const;
  55
  56   void addDescImplicitUseDef(const MCInstrDesc &Desc, MachineInstr *MI) const;
  57
  58 public:
  59   explicit SIInstrInfo(const AMDGPUSubtarget &st);
  60
  61   const SIRegisterInfo &getRegisterInfo() const override {
  62     return RI;
  63   }
  64
  65   void copyPhysReg(MachineBasicBlock &MBB,
  66                    MachineBasicBlock::iterator MI, DebugLoc DL,
  67                    unsigned DestReg, unsigned SrcReg,
  68                    bool KillSrc) const override;
  69
  70   void storeRegToStackSlot(MachineBasicBlock &MBB,
  71                            MachineBasicBlock::iterator MI,
  72                            unsigned SrcReg, bool isKill, int FrameIndex,
  73                            const TargetRegisterClass *RC,
  74                            const TargetRegisterInfo *TRI) const override;
  75
  76   void loadRegFromStackSlot(MachineBasicBlock &MBB,
  77                             MachineBasicBlock::iterator MI,
  78                             unsigned DestReg, int FrameIndex,
  79                             const TargetRegisterClass *RC,
  80                             const TargetRegisterInfo *TRI) const override;
  81
  82   virtual bool expandPostRAPseudo(MachineBasicBlock::iterator MI) const;
  83
  84   unsigned commuteOpcode(unsigned Opcode) const;
  85
  86   MachineInstr *commuteInstruction(MachineInstr *MI,
  87                                    bool NewMI=false) const override;
  88
  89   bool isTriviallyReMaterializable(const MachineInstr *MI,
  90                                    AliasAnalysis *AA = nullptr) const;
  91
  92   MachineInstr *buildMovInstr(MachineBasicBlock *MBB,
  93                               MachineBasicBlock::iterator I,
  94                               unsigned DstReg, unsigned SrcReg) const override;
  95   bool isMov(unsigned Opcode) const override;
  96
  97   bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const override;
  98   bool isDS(uint16_t Opcode) const;
  99   int isMIMG(uint16_t Opcode) const;
 100   int isSMRD(uint16_t Opcode) const;
 101   bool isVOP1(uint16_t Opcode) const;
 102   bool isVOP2(uint16_t Opcode) const;
 103   bool isVOP3(uint16_t Opcode) const;
 104   bool isVOPC(uint16_t Opcode) const;
 105   bool isInlineConstant(const APInt &Imm) const;
 106   bool isInlineConstant(const MachineOperand &MO) const;
 107   bool isLiteralConstant(const MachineOperand &MO) const;
 108
 109   bool verifyInstruction(const MachineInstr *MI,
 110                          StringRef &ErrInfo) const override;
 111
 112   bool isSALUInstr(const MachineInstr &MI) const;
 113   static unsigned getVALUOp(const MachineInstr &MI);
 114
 115   bool isSALUOpSupportedOnVALU(const MachineInstr &MI) const;
 116
 117   /// \brief Return the correct register class for \p OpNo.  For target-specific
 118   /// instructions, this will return the register class that has been defined
 119   /// in tablegen.  For generic instructions, like REG_SEQUENCE it will return
 120   /// the register class of its machine operand.
 121   /// to infer the correct register class base on the other operands.
 122   const TargetRegisterClass *getOpRegClass(const MachineInstr &MI,
 123                                            unsigned OpNo) const;\
 124
 125   /// \returns true if it is legal for the operand at index \p OpNo
 126   /// to read a VGPR.
 127   bool canReadVGPR(const MachineInstr &MI, unsigned OpNo) const;
 128
 129   /// \brief Legalize the \p OpIndex operand of this instruction by inserting
 130   /// a MOV.  For example:
 131   /// ADD_I32_e32 VGPR0, 15
 132   /// to
 133   /// MOV VGPR1, 15
 134   /// ADD_I32_e32 VGPR0, VGPR1
 135   ///
 136   /// If the operand being legalized is a register, then a COPY will be used
 137   /// instead of MOV.
 138   void legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const;
 139
 140   /// \brief Legalize all operands in this instruction.  This function may
 141   /// create new instruction and insert them before \p MI.
 142   void legalizeOperands(MachineInstr *MI) const;
 143
 144   void moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const;
 145
 146   /// \brief Replace this instruction's opcode with the equivalent VALU
 147   /// opcode.  This function will also move the users of \p MI to the
 148   /// VALU if necessary.
 149   void moveToVALU(MachineInstr &MI) const;
 150
 151   unsigned calculateIndirectAddress(unsigned RegIndex,
 152                                     unsigned Channel) const override;
 153
 154   const TargetRegisterClass *getIndirectAddrRegClass() const override;
 155
 156   MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 157                                          MachineBasicBlock::iterator I,
 158                                          unsigned ValueReg,
 159                                          unsigned Address,
 160                                          unsigned OffsetReg) const override;
 161
 162   MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 163                                         MachineBasicBlock::iterator I,
 164                                         unsigned ValueReg,
 165                                         unsigned Address,
 166                                         unsigned OffsetReg) const override;
 167   void reserveIndirectRegisters(BitVector &Reserved,
 168                                 const MachineFunction &MF) const;
 169
 170   void LoadM0(MachineInstr *MoveRel, MachineBasicBlock::iterator I,
 171               unsigned SavReg, unsigned IndexReg) const;
 172
 173   void insertNOPs(MachineBasicBlock::iterator MI, int Count) const;
 174 };
 175
 176 namespace AMDGPU {
 177
 178   int getVOPe64(uint16_t Opcode);
 179   int getCommuteRev(uint16_t Opcode);
 180   int getCommuteOrig(uint16_t Opcode);
 181   int getMCOpcode(uint16_t Opcode, unsigned Gen);
 182
 183   const uint64_t RSRC_DATA_FORMAT = 0xf00000000000LL;
 184
 185
 186 } // End namespace AMDGPU
 187
 188 } // End namespace llvm
 189
 190 namespace SIInstrFlags {
 191   enum Flags {
 192     // First 4 bits are the instruction encoding
 193     VM_CNT = 1 << 0,
 194     EXP_CNT = 1 << 1,
 195     LGKM_CNT = 1 << 2
 196   };
 197 }
 198
 199 #endif //SIINSTRINFO_H