lib/Target/R600/SIInstrInfo.h

   1 //===-- SIInstrInfo.h - SI Instruction Info Interface -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for SIInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #ifndef SIINSTRINFO_H
  17 #define SIINSTRINFO_H
  18
  19 #include "AMDGPUInstrInfo.h"
  20 #include "SIRegisterInfo.h"
  21
  22 namespace llvm {
  23
  24 class SIInstrInfo : public AMDGPUInstrInfo {
  25 private:
  26   const SIRegisterInfo RI;
  27
  28   MachineInstrBuilder buildIndirectIndexLoop(MachineBasicBlock &MBB,
  29                                              MachineBasicBlock::iterator I,
  30                                              unsigned OffsetVGPR,
  31                                              unsigned MovRelOp,
  32                                              unsigned Dst,
  33                                              unsigned Src0) const;
  34   // If you add or remove instructions from this function, you will
  35
  36 public:
  37   explicit SIInstrInfo(AMDGPUTargetMachine &tm);
  38
  39   const SIRegisterInfo &getRegisterInfo() const;
  40
  41   virtual void copyPhysReg(MachineBasicBlock &MBB,
  42                            MachineBasicBlock::iterator MI, DebugLoc DL,
  43                            unsigned DestReg, unsigned SrcReg,
  44                            bool KillSrc) const;
  45
  46   void storeRegToStackSlot(MachineBasicBlock &MBB,
  47                            MachineBasicBlock::iterator MI,
  48                            unsigned SrcReg, bool isKill, int FrameIndex,
  49                            const TargetRegisterClass *RC,
  50                            const TargetRegisterInfo *TRI) const;
  51
  52   void loadRegFromStackSlot(MachineBasicBlock &MBB,
  53                             MachineBasicBlock::iterator MI,
  54                             unsigned DestReg, int FrameIndex,
  55                             const TargetRegisterClass *RC,
  56                             const TargetRegisterInfo *TRI) const;
  57
  58   unsigned commuteOpcode(unsigned Opcode) const;
  59
  60   virtual MachineInstr *commuteInstruction(MachineInstr *MI,
  61                                            bool NewMI=false) const;
  62
  63   virtual unsigned getIEQOpcode() const {
  64     llvm_unreachable("Unimplemented");
  65   }
  66
  67   MachineInstr *buildMovInstr(MachineBasicBlock *MBB,
  68                               MachineBasicBlock::iterator I,
  69                               unsigned DstReg, unsigned SrcReg) const;
  70   virtual bool isMov(unsigned Opcode) const;
  71
  72   virtual bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const;
  73   bool isDS(uint16_t Opcode) const;
  74   int isMIMG(uint16_t Opcode) const;
  75   int isSMRD(uint16_t Opcode) const;
  76   bool isVOP1(uint16_t Opcode) const;
  77   bool isVOP2(uint16_t Opcode) const;
  78   bool isVOP3(uint16_t Opcode) const;
  79   bool isVOPC(uint16_t Opcode) const;
  80   bool isInlineConstant(const MachineOperand &MO) const;
  81   bool isLiteralConstant(const MachineOperand &MO) const;
  82
  83   virtual bool verifyInstruction(const MachineInstr *MI,
  84                                  StringRef &ErrInfo) const;
  85
  86   bool isSALUInstr(const MachineInstr &MI) const;
  87   static unsigned getVALUOp(const MachineInstr &MI);
  88   bool isSALUOpSupportedOnVALU(const MachineInstr &MI) const;
  89
  90   /// \brief Return the correct register class for \p OpNo.  For target-specific
  91   /// instructions, this will return the register class that has been defined
  92   /// in tablegen.  For generic instructions, like REG_SEQUENCE it will return
  93   /// the register class of its machine operand.
  94   /// to infer the correct register class base on the other operands.
  95   const TargetRegisterClass *getOpRegClass(const MachineInstr &MI,
  96                                            unsigned OpNo) const;\
  97
  98   /// \returns true if it is legal for the operand at index \p OpNo
  99   /// to read a VGPR.
 100   bool canReadVGPR(const MachineInstr &MI, unsigned OpNo) const;
 101
 102   /// \brief Legalize the \p OpIndex operand of this instruction by inserting
 103   /// a MOV.  For example:
 104   /// ADD_I32_e32 VGPR0, 15
 105   /// to
 106   /// MOV VGPR1, 15
 107   /// ADD_I32_e32 VGPR0, VGPR1
 108   ///
 109   /// If the operand being legalized is a register, then a COPY will be used
 110   /// instead of MOV.
 111   void legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const;
 112
 113   /// \brief Legalize all operands in this instruction.  This function may
 114   /// create new instruction and insert them before \p MI.
 115   void legalizeOperands(MachineInstr *MI) const;
 116
 117   /// \brief Replace this instruction's opcode with the equivalent VALU
 118   /// opcode.  This function will also move the users of \p MI to the
 119   /// VALU if necessary.
 120   void moveToVALU(MachineInstr &MI) const;
 121
 122   virtual unsigned calculateIndirectAddress(unsigned RegIndex,
 123                                             unsigned Channel) const;
 124
 125   virtual const TargetRegisterClass *getIndirectAddrRegClass() const;
 126
 127   virtual MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 128                                                  MachineBasicBlock::iterator I,
 129                                                  unsigned ValueReg,
 130                                                  unsigned Address,
 131                                                  unsigned OffsetReg) const;
 132
 133   virtual MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 134                                                 MachineBasicBlock::iterator I,
 135                                                 unsigned ValueReg,
 136                                                 unsigned Address,
 137                                                 unsigned OffsetReg) const;
 138   void reserveIndirectRegisters(BitVector &Reserved,
 139                                 const MachineFunction &MF) const;
 140
 141   void LoadM0(MachineInstr *MoveRel, MachineBasicBlock::iterator I,
 142               unsigned SavReg, unsigned IndexReg) const;
 143 };
 144
 145 namespace AMDGPU {
 146
 147   int getVOPe64(uint16_t Opcode);
 148   int getCommuteRev(uint16_t Opcode);
 149   int getCommuteOrig(uint16_t Opcode);
 150
 151 } // End namespace AMDGPU
 152
 153 } // End namespace llvm
 154
 155 namespace SIInstrFlags {
 156   enum Flags {
 157     // First 4 bits are the instruction encoding
 158     VM_CNT = 1 << 0,
 159     EXP_CNT = 1 << 1,
 160     LGKM_CNT = 1 << 2
 161   };
 162 }
 163
 164 #endif //SIINSTRINFO_H