lib/Target/R600/SIInstrInfo.h

   1 //===-- SIInstrInfo.h - SI Instruction Info Interface -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for SIInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #ifndef SIINSTRINFO_H
  17 #define SIINSTRINFO_H
  18
  19 #include "AMDGPUInstrInfo.h"
  20 #include "SIRegisterInfo.h"
  21
  22 namespace llvm {
  23
  24 class SIInstrInfo : public AMDGPUInstrInfo {
  25 private:
  26   const SIRegisterInfo RI;
  27
  28   unsigned buildExtractSubReg(MachineBasicBlock::iterator MI,
  29                               MachineRegisterInfo &MRI,
  30                               MachineOperand &SuperReg,
  31                               const TargetRegisterClass *SuperRC,
  32                               unsigned SubIdx,
  33                               const TargetRegisterClass *SubRC) const;
  34
  35 public:
  36   explicit SIInstrInfo(AMDGPUTargetMachine &tm);
  37
  38   const SIRegisterInfo &getRegisterInfo() const {
  39     return RI;
  40   }
  41
  42   virtual void copyPhysReg(MachineBasicBlock &MBB,
  43                            MachineBasicBlock::iterator MI, DebugLoc DL,
  44                            unsigned DestReg, unsigned SrcReg,
  45                            bool KillSrc) const;
  46
  47   void storeRegToStackSlot(MachineBasicBlock &MBB,
  48                            MachineBasicBlock::iterator MI,
  49                            unsigned SrcReg, bool isKill, int FrameIndex,
  50                            const TargetRegisterClass *RC,
  51                            const TargetRegisterInfo *TRI) const;
  52
  53   void loadRegFromStackSlot(MachineBasicBlock &MBB,
  54                             MachineBasicBlock::iterator MI,
  55                             unsigned DestReg, int FrameIndex,
  56                             const TargetRegisterClass *RC,
  57                             const TargetRegisterInfo *TRI) const;
  58
  59   unsigned commuteOpcode(unsigned Opcode) const;
  60
  61   virtual MachineInstr *commuteInstruction(MachineInstr *MI,
  62                                            bool NewMI=false) const;
  63
  64   virtual unsigned getIEQOpcode() const {
  65     llvm_unreachable("Unimplemented");
  66   }
  67
  68   MachineInstr *buildMovInstr(MachineBasicBlock *MBB,
  69                               MachineBasicBlock::iterator I,
  70                               unsigned DstReg, unsigned SrcReg) const;
  71   virtual bool isMov(unsigned Opcode) const;
  72
  73   virtual bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const;
  74   bool isDS(uint16_t Opcode) const;
  75   int isMIMG(uint16_t Opcode) const;
  76   int isSMRD(uint16_t Opcode) const;
  77   bool isVOP1(uint16_t Opcode) const;
  78   bool isVOP2(uint16_t Opcode) const;
  79   bool isVOP3(uint16_t Opcode) const;
  80   bool isVOPC(uint16_t Opcode) const;
  81   bool isInlineConstant(const MachineOperand &MO) const;
  82   bool isLiteralConstant(const MachineOperand &MO) const;
  83
  84   virtual bool verifyInstruction(const MachineInstr *MI,
  85                                  StringRef &ErrInfo) const;
  86
  87   bool isSALUInstr(const MachineInstr &MI) const;
  88   static unsigned getVALUOp(const MachineInstr &MI);
  89   bool isSALUOpSupportedOnVALU(const MachineInstr &MI) const;
  90
  91   /// \brief Return the correct register class for \p OpNo.  For target-specific
  92   /// instructions, this will return the register class that has been defined
  93   /// in tablegen.  For generic instructions, like REG_SEQUENCE it will return
  94   /// the register class of its machine operand.
  95   /// to infer the correct register class base on the other operands.
  96   const TargetRegisterClass *getOpRegClass(const MachineInstr &MI,
  97                                            unsigned OpNo) const;\
  98
  99   /// \returns true if it is legal for the operand at index \p OpNo
 100   /// to read a VGPR.
 101   bool canReadVGPR(const MachineInstr &MI, unsigned OpNo) const;
 102
 103   /// \brief Legalize the \p OpIndex operand of this instruction by inserting
 104   /// a MOV.  For example:
 105   /// ADD_I32_e32 VGPR0, 15
 106   /// to
 107   /// MOV VGPR1, 15
 108   /// ADD_I32_e32 VGPR0, VGPR1
 109   ///
 110   /// If the operand being legalized is a register, then a COPY will be used
 111   /// instead of MOV.
 112   void legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const;
 113
 114   /// \brief Legalize all operands in this instruction.  This function may
 115   /// create new instruction and insert them before \p MI.
 116   void legalizeOperands(MachineInstr *MI) const;
 117
 118   /// \brief Replace this instruction's opcode with the equivalent VALU
 119   /// opcode.  This function will also move the users of \p MI to the
 120   /// VALU if necessary.
 121   void moveToVALU(MachineInstr &MI) const;
 122
 123   virtual unsigned calculateIndirectAddress(unsigned RegIndex,
 124                                             unsigned Channel) const;
 125
 126   virtual const TargetRegisterClass *getIndirectAddrRegClass() const;
 127
 128   virtual MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 129                                                  MachineBasicBlock::iterator I,
 130                                                  unsigned ValueReg,
 131                                                  unsigned Address,
 132                                                  unsigned OffsetReg) const;
 133
 134   virtual MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 135                                                 MachineBasicBlock::iterator I,
 136                                                 unsigned ValueReg,
 137                                                 unsigned Address,
 138                                                 unsigned OffsetReg) const;
 139   void reserveIndirectRegisters(BitVector &Reserved,
 140                                 const MachineFunction &MF) const;
 141
 142   void LoadM0(MachineInstr *MoveRel, MachineBasicBlock::iterator I,
 143               unsigned SavReg, unsigned IndexReg) const;
 144 };
 145
 146 namespace AMDGPU {
 147
 148   int getVOPe64(uint16_t Opcode);
 149   int getCommuteRev(uint16_t Opcode);
 150   int getCommuteOrig(uint16_t Opcode);
 151
 152   const uint64_t RSRC_DATA_FORMAT = 0xf00000000000LL;
 153
 154
 155 } // End namespace AMDGPU
 156
 157 } // End namespace llvm
 158
 159 namespace SIInstrFlags {
 160   enum Flags {
 161     // First 4 bits are the instruction encoding
 162     VM_CNT = 1 << 0,
 163     EXP_CNT = 1 << 1,
 164     LGKM_CNT = 1 << 2
 165   };
 166 }
 167
 168 #endif //SIINSTRINFO_H