lib/Target/R600/SIInstrInfo.h

   1 //===-- SIInstrInfo.h - SI Instruction Info Interface -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for SIInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #ifndef LLVM_LIB_TARGET_R600_SIINSTRINFO_H
  17 #define LLVM_LIB_TARGET_R600_SIINSTRINFO_H
  18
  19 #include "AMDGPUInstrInfo.h"
  20 #include "SIDefines.h"
  21 #include "SIRegisterInfo.h"
  22
  23 namespace llvm {
  24
  25 class SIInstrInfo : public AMDGPUInstrInfo {
  26 private:
  27   const SIRegisterInfo RI;
  28
  29   unsigned buildExtractSubReg(MachineBasicBlock::iterator MI,
  30                               MachineRegisterInfo &MRI,
  31                               MachineOperand &SuperReg,
  32                               const TargetRegisterClass *SuperRC,
  33                               unsigned SubIdx,
  34                               const TargetRegisterClass *SubRC) const;
  35   MachineOperand buildExtractSubRegOrImm(MachineBasicBlock::iterator MI,
  36                                          MachineRegisterInfo &MRI,
  37                                          MachineOperand &SuperReg,
  38                                          const TargetRegisterClass *SuperRC,
  39                                          unsigned SubIdx,
  40                                          const TargetRegisterClass *SubRC) const;
  41
  42   unsigned split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
  43                          MachineBasicBlock::iterator MI,
  44                          MachineRegisterInfo &MRI,
  45                          const TargetRegisterClass *RC,
  46                          const MachineOperand &Op) const;
  47
  48   void swapOperands(MachineBasicBlock::iterator Inst) const;
  49
  50   void splitScalar64BitUnaryOp(SmallVectorImpl<MachineInstr *> &Worklist,
  51                                MachineInstr *Inst, unsigned Opcode) const;
  52
  53   void splitScalar64BitBinaryOp(SmallVectorImpl<MachineInstr *> &Worklist,
  54                                 MachineInstr *Inst, unsigned Opcode) const;
  55
  56   void splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
  57                             MachineInstr *Inst) const;
  58   void splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
  59                            MachineInstr *Inst) const;
  60
  61   void addDescImplicitUseDef(const MCInstrDesc &Desc, MachineInstr *MI) const;
  62
  63   bool checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
  64                                     MachineInstr *MIb) const;
  65
  66   unsigned findUsedSGPR(const MachineInstr *MI, int OpIndices[3]) const;
  67
  68 public:
  69   explicit SIInstrInfo(const AMDGPUSubtarget &st);
  70
  71   const SIRegisterInfo &getRegisterInfo() const override {
  72     return RI;
  73   }
  74
  75   bool areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
  76                                int64_t &Offset1,
  77                                int64_t &Offset2) const override;
  78
  79   bool getLdStBaseRegImmOfs(MachineInstr *LdSt,
  80                             unsigned &BaseReg, unsigned &Offset,
  81                             const TargetRegisterInfo *TRI) const final;
  82
  83   bool shouldClusterLoads(MachineInstr *FirstLdSt,
  84                           MachineInstr *SecondLdSt,
  85                           unsigned NumLoads) const final;
  86
  87   void copyPhysReg(MachineBasicBlock &MBB,
  88                    MachineBasicBlock::iterator MI, DebugLoc DL,
  89                    unsigned DestReg, unsigned SrcReg,
  90                    bool KillSrc) const override;
  91
  92   unsigned calculateLDSSpillAddress(MachineBasicBlock &MBB,
  93                                     MachineBasicBlock::iterator MI,
  94                                     RegScavenger *RS,
  95                                     unsigned TmpReg,
  96                                     unsigned Offset,
  97                                     unsigned Size) const;
  98
  99   void storeRegToStackSlot(MachineBasicBlock &MBB,
 100                            MachineBasicBlock::iterator MI,
 101                            unsigned SrcReg, bool isKill, int FrameIndex,
 102                            const TargetRegisterClass *RC,
 103                            const TargetRegisterInfo *TRI) const override;
 104
 105   void loadRegFromStackSlot(MachineBasicBlock &MBB,
 106                             MachineBasicBlock::iterator MI,
 107                             unsigned DestReg, int FrameIndex,
 108                             const TargetRegisterClass *RC,
 109                             const TargetRegisterInfo *TRI) const override;
 110
 111   bool expandPostRAPseudo(MachineBasicBlock::iterator MI) const override;
 112
 113   unsigned commuteOpcode(unsigned Opcode) const;
 114
 115   MachineInstr *commuteInstruction(MachineInstr *MI,
 116                                    bool NewMI = false) const override;
 117   bool findCommutedOpIndices(MachineInstr *MI,
 118                              unsigned &SrcOpIdx1,
 119                              unsigned &SrcOpIdx2) const override;
 120
 121   bool isTriviallyReMaterializable(const MachineInstr *MI,
 122                                    AliasAnalysis *AA = nullptr) const;
 123
 124   bool areMemAccessesTriviallyDisjoint(
 125     MachineInstr *MIa, MachineInstr *MIb,
 126     AliasAnalysis *AA = nullptr) const override;
 127
 128   MachineInstr *buildMovInstr(MachineBasicBlock *MBB,
 129                               MachineBasicBlock::iterator I,
 130                               unsigned DstReg, unsigned SrcReg) const override;
 131   bool isMov(unsigned Opcode) const override;
 132
 133   bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const override;
 134
 135   bool isSALU(uint16_t Opcode) const {
 136     return get(Opcode).TSFlags & SIInstrFlags::SALU;
 137   }
 138
 139   bool isVALU(uint16_t Opcode) const {
 140     return get(Opcode).TSFlags & SIInstrFlags::VALU;
 141   }
 142
 143   bool isSOP1(uint16_t Opcode) const {
 144     return get(Opcode).TSFlags & SIInstrFlags::SOP1;
 145   }
 146
 147   bool isSOP2(uint16_t Opcode) const {
 148     return get(Opcode).TSFlags & SIInstrFlags::SOP2;
 149   }
 150
 151   bool isSOPC(uint16_t Opcode) const {
 152     return get(Opcode).TSFlags & SIInstrFlags::SOPC;
 153   }
 154
 155   bool isSOPK(uint16_t Opcode) const {
 156     return get(Opcode).TSFlags & SIInstrFlags::SOPK;
 157   }
 158
 159   bool isSOPP(uint16_t Opcode) const {
 160     return get(Opcode).TSFlags & SIInstrFlags::SOPP;
 161   }
 162
 163   bool isVOP1(uint16_t Opcode) const {
 164     return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 165   }
 166
 167   bool isVOP2(uint16_t Opcode) const {
 168     return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 169   }
 170
 171   bool isVOP3(uint16_t Opcode) const {
 172     return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 173   }
 174
 175   bool isVOPC(uint16_t Opcode) const {
 176     return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 177   }
 178
 179   bool isMUBUF(uint16_t Opcode) const {
 180     return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 181   }
 182
 183   bool isMTBUF(uint16_t Opcode) const {
 184     return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 185   }
 186
 187   bool isSMRD(uint16_t Opcode) const {
 188     return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 189   }
 190
 191   bool isDS(uint16_t Opcode) const {
 192     return get(Opcode).TSFlags & SIInstrFlags::DS;
 193   }
 194
 195   bool isMIMG(uint16_t Opcode) const {
 196     return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 197   }
 198
 199   bool isFLAT(uint16_t Opcode) const {
 200     return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 201   }
 202
 203   bool isInlineConstant(const APInt &Imm) const;
 204   bool isInlineConstant(const MachineOperand &MO) const;
 205   bool isLiteralConstant(const MachineOperand &MO) const;
 206
 207   bool isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 208                          const MachineOperand &MO) const;
 209
 210   /// \brief Return true if the given offset Size in bytes can be folded into
 211   /// the immediate offsets of a memory instruction for the given address space.
 212   static bool canFoldOffset(unsigned OffsetSize, unsigned AS) LLVM_READNONE;
 213
 214   /// \brief Return true if this 64-bit VALU instruction has a 32-bit encoding.
 215   /// This function will return false if you pass it a 32-bit instruction.
 216   bool hasVALU32BitEncoding(unsigned Opcode) const;
 217
 218   /// \brief Returns true if this operand uses the constant bus.
 219   bool usesConstantBus(const MachineRegisterInfo &MRI,
 220                        const MachineOperand &MO) const;
 221
 222   /// \brief Return true if this instruction has any modifiers.
 223   ///  e.g. src[012]_mod, omod, clamp.
 224   bool hasModifiers(unsigned Opcode) const;
 225
 226   bool hasModifiersSet(const MachineInstr &MI,
 227                        unsigned OpName) const;
 228
 229   bool verifyInstruction(const MachineInstr *MI,
 230                          StringRef &ErrInfo) const override;
 231
 232   static unsigned getVALUOp(const MachineInstr &MI);
 233
 234   bool isSALUOpSupportedOnVALU(const MachineInstr &MI) const;
 235
 236   /// \brief Return the correct register class for \p OpNo.  For target-specific
 237   /// instructions, this will return the register class that has been defined
 238   /// in tablegen.  For generic instructions, like REG_SEQUENCE it will return
 239   /// the register class of its machine operand.
 240   /// to infer the correct register class base on the other operands.
 241   const TargetRegisterClass *getOpRegClass(const MachineInstr &MI,
 242                                            unsigned OpNo) const;\
 243
 244   /// \returns true if it is legal for the operand at index \p OpNo
 245   /// to read a VGPR.
 246   bool canReadVGPR(const MachineInstr &MI, unsigned OpNo) const;
 247
 248   /// \brief Legalize the \p OpIndex operand of this instruction by inserting
 249   /// a MOV.  For example:
 250   /// ADD_I32_e32 VGPR0, 15
 251   /// to
 252   /// MOV VGPR1, 15
 253   /// ADD_I32_e32 VGPR0, VGPR1
 254   ///
 255   /// If the operand being legalized is a register, then a COPY will be used
 256   /// instead of MOV.
 257   void legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const;
 258
 259   /// \brief Check if \p MO is a legal operand if it was the \p OpIdx Operand
 260   /// for \p MI.
 261   bool isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
 262                       const MachineOperand *MO = nullptr) const;
 263
 264   /// \brief Legalize all operands in this instruction.  This function may
 265   /// create new instruction and insert them before \p MI.
 266   void legalizeOperands(MachineInstr *MI) const;
 267
 268   /// \brief Split an SMRD instruction into two smaller loads of half the
 269   //  size storing the results in \p Lo and \p Hi.
 270   void splitSMRD(MachineInstr *MI, const TargetRegisterClass *HalfRC,
 271                  unsigned HalfImmOp, unsigned HalfSGPROp,
 272                  MachineInstr *&Lo, MachineInstr *&Hi) const;
 273
 274   void moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const;
 275
 276   /// \brief Replace this instruction's opcode with the equivalent VALU
 277   /// opcode.  This function will also move the users of \p MI to the
 278   /// VALU if necessary.
 279   void moveToVALU(MachineInstr &MI) const;
 280
 281   unsigned calculateIndirectAddress(unsigned RegIndex,
 282                                     unsigned Channel) const override;
 283
 284   const TargetRegisterClass *getIndirectAddrRegClass() const override;
 285
 286   MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 287                                          MachineBasicBlock::iterator I,
 288                                          unsigned ValueReg,
 289                                          unsigned Address,
 290                                          unsigned OffsetReg) const override;
 291
 292   MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 293                                         MachineBasicBlock::iterator I,
 294                                         unsigned ValueReg,
 295                                         unsigned Address,
 296                                         unsigned OffsetReg) const override;
 297   void reserveIndirectRegisters(BitVector &Reserved,
 298                                 const MachineFunction &MF) const;
 299
 300   void LoadM0(MachineInstr *MoveRel, MachineBasicBlock::iterator I,
 301               unsigned SavReg, unsigned IndexReg) const;
 302
 303   void insertNOPs(MachineBasicBlock::iterator MI, int Count) const;
 304
 305   /// \brief Returns the operand named \p Op.  If \p MI does not have an
 306   /// operand named \c Op, this function returns nullptr.
 307   MachineOperand *getNamedOperand(MachineInstr &MI, unsigned OperandName) const;
 308
 309   const MachineOperand *getNamedOperand(const MachineInstr &MI,
 310                                         unsigned OpName) const {
 311     return getNamedOperand(const_cast<MachineInstr &>(MI), OpName);
 312   }
 313
 314   uint64_t getDefaultRsrcDataFormat() const;
 315
 316 };
 317
 318 namespace AMDGPU {
 319
 320   int getVOPe64(uint16_t Opcode);
 321   int getVOPe32(uint16_t Opcode);
 322   int getCommuteRev(uint16_t Opcode);
 323   int getCommuteOrig(uint16_t Opcode);
 324   int getMCOpcode(uint16_t Opcode, unsigned Gen);
 325   int getAddr64Inst(uint16_t Opcode);
 326   int getAtomicRetOp(uint16_t Opcode);
 327   int getAtomicNoRetOp(uint16_t Opcode);
 328
 329   const uint64_t RSRC_DATA_FORMAT = 0xf00000000000LL;
 330   const uint64_t RSRC_TID_ENABLE = 1LL << 55;
 331
 332 } // End namespace AMDGPU
 333
 334 namespace SI {
 335 namespace KernelInputOffsets {
 336
 337 /// Offsets in bytes from the start of the input buffer
 338 enum Offsets {
 339   NGROUPS_X = 0,
 340   NGROUPS_Y = 4,
 341   NGROUPS_Z = 8,
 342   GLOBAL_SIZE_X = 12,
 343   GLOBAL_SIZE_Y = 16,
 344   GLOBAL_SIZE_Z = 20,
 345   LOCAL_SIZE_X = 24,
 346   LOCAL_SIZE_Y = 28,
 347   LOCAL_SIZE_Z = 32
 348 };
 349
 350 } // End namespace KernelInputOffsets
 351 } // End namespace SI
 352
 353 } // End namespace llvm
 354
 355 #endif