lib/Target/R600/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Encodings ---------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // SI DAG Profiles
  12 //===----------------------------------------------------------------------===//
  13 def SDTVCCBinaryOp : SDTypeProfile<1, 2, [
  14   SDTCisInt<0>, SDTCisInt<1>, SDTCisSameAs<1, 2>
  15 ]>;
  16
  17 //===----------------------------------------------------------------------===//
  18 // SI DAG Nodes
  19 //===----------------------------------------------------------------------===//
  20
  21 // and operation on 64-bit wide vcc
  22 def SIsreg1_and : SDNode<"SIISD::VCC_AND", SDTVCCBinaryOp,
  23   [SDNPCommutative, SDNPAssociative]
  24 >;
  25
  26 // Special bitcast node for sharing VCC register between VALU and SALU
  27 def SIsreg1_bitcast : SDNode<"SIISD::VCC_BITCAST",
  28   SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisInt<1>]>
  29 >;
  30
  31 // and operation on 64-bit wide vcc
  32 def SIvcc_and : SDNode<"SIISD::VCC_AND", SDTVCCBinaryOp,
  33   [SDNPCommutative, SDNPAssociative]
  34 >;
  35
  36 // Special bitcast node for sharing VCC register between VALU and SALU
  37 def SIvcc_bitcast : SDNode<"SIISD::VCC_BITCAST",
  38   SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisInt<1>]>
  39 >;
  40
  41 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  42     AMDGPUInst<outs, ins, asm, pattern> {
  43
  44   field bits<4> EncodingType = 0;
  45   field bits<1> NeedWait = 0;
  46
  47   let TSFlags{3-0} = EncodingType;
  48   let TSFlags{4} = NeedWait;
  49
  50 }
  51
  52 class Enc32 <dag outs, dag ins, string asm, list<dag> pattern> :
  53     InstSI <outs, ins, asm, pattern> {
  54
  55   field bits<32> Inst;
  56 }
  57
  58 class Enc64 <dag outs, dag ins, string asm, list<dag> pattern> :
  59     InstSI <outs, ins, asm, pattern> {
  60
  61   field bits<64> Inst;
  62 }
  63
  64 class SIOperand <ValueType vt, dag opInfo>: Operand <vt> {
  65   let EncoderMethod = "encodeOperand";
  66   let MIOperandInfo = opInfo;
  67 }
  68
  69 def IMM16bit : ImmLeaf <
  70   i16,
  71   [{return isInt<16>(Imm);}]
  72 >;
  73
  74 def IMM8bit : ImmLeaf <
  75   i32,
  76   [{return (int32_t)Imm >= 0 && (int32_t)Imm <= 0xff;}]
  77 >;
  78
  79 def IMM12bit : ImmLeaf <
  80   i16,
  81   [{return (int16_t)Imm >= 0 && (int16_t)Imm <= 0xfff;}]
  82 >;
  83
  84 def IMM32bitIn64bit : ImmLeaf <
  85   i64,
  86   [{return isInt<32>(Imm);}]
  87 >;
  88
  89 class GPR4Align <RegisterClass rc> : Operand <vAny> {
  90   let EncoderMethod = "GPR4AlignEncode";
  91   let MIOperandInfo = (ops rc:$reg);
  92 }
  93
  94 class GPR2Align <RegisterClass rc, ValueType vt> : Operand <vt> {
  95   let EncoderMethod = "GPR2AlignEncode";
  96   let MIOperandInfo = (ops rc:$reg);
  97 }
  98
  99 def SMRDmemrr : Operand<iPTR> {
 100   let MIOperandInfo = (ops SReg_64, SReg_32);
 101   let EncoderMethod = "GPR2AlignEncode";
 102 }
 103
 104 def SMRDmemri : Operand<iPTR> {
 105   let MIOperandInfo = (ops SReg_64, i32imm);
 106   let EncoderMethod = "SMRDmemriEncode";
 107 }
 108
 109 def ADDR_Reg     : ComplexPattern<i64, 2, "SelectADDRReg", [], []>;
 110 def ADDR_Offset8 : ComplexPattern<i64, 2, "SelectADDR8BitOffset", [], []>;
 111
 112 let Uses = [EXEC] in {
 113
 114 def EXP : Enc64<
 115   (outs),
 116   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 117        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
 118   "EXP $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 119   [] > {
 120
 121   bits<4> EN;
 122   bits<6> TGT;
 123   bits<1> COMPR;
 124   bits<1> DONE;
 125   bits<1> VM;
 126   bits<8> VSRC0;
 127   bits<8> VSRC1;
 128   bits<8> VSRC2;
 129   bits<8> VSRC3;
 130
 131   let Inst{3-0} = EN;
 132   let Inst{9-4} = TGT;
 133   let Inst{10} = COMPR;
 134   let Inst{11} = DONE;
 135   let Inst{12} = VM;
 136   let Inst{31-26} = 0x3e;
 137   let Inst{39-32} = VSRC0;
 138   let Inst{47-40} = VSRC1;
 139   let Inst{55-48} = VSRC2;
 140   let Inst{63-56} = VSRC3;
 141   let EncodingType = 0; //SIInstrEncodingType::EXP
 142
 143   let NeedWait = 1;
 144   let usesCustomInserter = 1;
 145 }
 146
 147 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 148     Enc64 <outs, ins, asm, pattern> {
 149
 150   bits<8> VDATA;
 151   bits<4> DMASK;
 152   bits<1> UNORM;
 153   bits<1> GLC;
 154   bits<1> DA;
 155   bits<1> R128;
 156   bits<1> TFE;
 157   bits<1> LWE;
 158   bits<1> SLC;
 159   bits<8> VADDR;
 160   bits<5> SRSRC;
 161   bits<5> SSAMP;
 162
 163   let Inst{11-8} = DMASK;
 164   let Inst{12} = UNORM;
 165   let Inst{13} = GLC;
 166   let Inst{14} = DA;
 167   let Inst{15} = R128;
 168   let Inst{16} = TFE;
 169   let Inst{17} = LWE;
 170   let Inst{24-18} = op;
 171   let Inst{25} = SLC;
 172   let Inst{31-26} = 0x3c;
 173   let Inst{39-32} = VADDR;
 174   let Inst{47-40} = VDATA;
 175   let Inst{52-48} = SRSRC;
 176   let Inst{57-53} = SSAMP;
 177
 178   let EncodingType = 2; //SIInstrEncodingType::MIMG
 179
 180   let NeedWait = 1;
 181   let usesCustomInserter = 1;
 182 }
 183
 184 class MTBUF <bits<3> op, dag outs, dag ins, string asm, list<dag> pattern> :
 185     Enc64<outs, ins, asm, pattern> {
 186
 187   bits<8> VDATA;
 188   bits<12> OFFSET;
 189   bits<1> OFFEN;
 190   bits<1> IDXEN;
 191   bits<1> GLC;
 192   bits<1> ADDR64;
 193   bits<4> DFMT;
 194   bits<3> NFMT;
 195   bits<8> VADDR;
 196   bits<5> SRSRC;
 197   bits<1> SLC;
 198   bits<1> TFE;
 199   bits<8> SOFFSET;
 200
 201   let Inst{11-0} = OFFSET;
 202   let Inst{12} = OFFEN;
 203   let Inst{13} = IDXEN;
 204   let Inst{14} = GLC;
 205   let Inst{15} = ADDR64;
 206   let Inst{18-16} = op;
 207   let Inst{22-19} = DFMT;
 208   let Inst{25-23} = NFMT;
 209   let Inst{31-26} = 0x3a; //encoding
 210   let Inst{39-32} = VADDR;
 211   let Inst{47-40} = VDATA;
 212   let Inst{52-48} = SRSRC;
 213   let Inst{54} = SLC;
 214   let Inst{55} = TFE;
 215   let Inst{63-56} = SOFFSET;
 216   let EncodingType = 3; //SIInstrEncodingType::MTBUF
 217
 218   let NeedWait = 1;
 219   let usesCustomInserter = 1;
 220   let neverHasSideEffects = 1;
 221 }
 222
 223 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 224     Enc64<outs, ins, asm, pattern> {
 225
 226   bits<8> VDATA;
 227   bits<12> OFFSET;
 228   bits<1> OFFEN;
 229   bits<1> IDXEN;
 230   bits<1> GLC;
 231   bits<1> ADDR64;
 232   bits<1> LDS;
 233   bits<8> VADDR;
 234   bits<5> SRSRC;
 235   bits<1> SLC;
 236   bits<1> TFE;
 237   bits<8> SOFFSET;
 238
 239   let Inst{11-0} = OFFSET;
 240   let Inst{12} = OFFEN;
 241   let Inst{13} = IDXEN;
 242   let Inst{14} = GLC;
 243   let Inst{15} = ADDR64;
 244   let Inst{16} = LDS;
 245   let Inst{24-18} = op;
 246   let Inst{31-26} = 0x38; //encoding
 247   let Inst{39-32} = VADDR;
 248   let Inst{47-40} = VDATA;
 249   let Inst{52-48} = SRSRC;
 250   let Inst{54} = SLC;
 251   let Inst{55} = TFE;
 252   let Inst{63-56} = SOFFSET;
 253   let EncodingType = 4; //SIInstrEncodingType::MUBUF
 254
 255   let NeedWait = 1;
 256   let usesCustomInserter = 1;
 257   let neverHasSideEffects = 1;
 258 }
 259
 260 } // End Uses = [EXEC]
 261
 262 class SMRD <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 263     Enc32<outs, ins, asm, pattern> {
 264
 265   bits<7> SDST;
 266   bits<15> PTR;
 267   bits<8> OFFSET = PTR{7-0};
 268   bits<1> IMM    = PTR{8};
 269   bits<6> SBASE  = PTR{14-9};
 270
 271   let Inst{7-0} = OFFSET;
 272   let Inst{8} = IMM;
 273   let Inst{14-9} = SBASE;
 274   let Inst{21-15} = SDST;
 275   let Inst{26-22} = op;
 276   let Inst{31-27} = 0x18; //encoding
 277   let EncodingType = 5; //SIInstrEncodingType::SMRD
 278
 279   let NeedWait = 1;
 280   let usesCustomInserter = 1;
 281 }
 282
 283 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 284     Enc32<outs, ins, asm, pattern> {
 285
 286   bits<7> SDST;
 287   bits<8> SSRC0;
 288
 289   let Inst{7-0} = SSRC0;
 290   let Inst{15-8} = op;
 291   let Inst{22-16} = SDST;
 292   let Inst{31-23} = 0x17d; //encoding;
 293   let EncodingType = 6; //SIInstrEncodingType::SOP1
 294
 295   let mayLoad = 0;
 296   let mayStore = 0;
 297   let hasSideEffects = 0;
 298 }
 299
 300 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 301     Enc32 <outs, ins, asm, pattern> {
 302
 303   bits<7> SDST;
 304   bits<8> SSRC0;
 305   bits<8> SSRC1;
 306
 307   let Inst{7-0} = SSRC0;
 308   let Inst{15-8} = SSRC1;
 309   let Inst{22-16} = SDST;
 310   let Inst{29-23} = op;
 311   let Inst{31-30} = 0x2; // encoding
 312   let EncodingType = 7; // SIInstrEncodingType::SOP2
 313
 314   let mayLoad = 0;
 315   let mayStore = 0;
 316   let hasSideEffects = 0;
 317 }
 318
 319 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 320   Enc32<outs, ins, asm, pattern> {
 321
 322   bits<8> SSRC0;
 323   bits<8> SSRC1;
 324
 325   let Inst{7-0} = SSRC0;
 326   let Inst{15-8} = SSRC1;
 327   let Inst{22-16} = op;
 328   let Inst{31-23} = 0x17e;
 329   let EncodingType = 8; // SIInstrEncodingType::SOPC
 330
 331   let DisableEncoding = "$dst";
 332   let mayLoad = 0;
 333   let mayStore = 0;
 334   let hasSideEffects = 0;
 335 }
 336
 337 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 338    Enc32 <outs, ins , asm, pattern> {
 339
 340   bits <7> SDST;
 341   bits <16> SIMM16;
 342
 343   let Inst{15-0} = SIMM16;
 344   let Inst{22-16} = SDST;
 345   let Inst{27-23} = op;
 346   let Inst{31-28} = 0xb; //encoding
 347   let EncodingType = 9; // SIInstrEncodingType::SOPK
 348
 349   let mayLoad = 0;
 350   let mayStore = 0;
 351   let hasSideEffects = 0;
 352 }
 353
 354 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern> : Enc32 <
 355   (outs),
 356   ins,
 357   asm,
 358   pattern > {
 359
 360   bits <16> SIMM16;
 361
 362   let Inst{15-0} = SIMM16;
 363   let Inst{22-16} = op;
 364   let Inst{31-23} = 0x17f; // encoding
 365   let EncodingType = 10; // SIInstrEncodingType::SOPP
 366
 367   let mayLoad = 0;
 368   let mayStore = 0;
 369   let hasSideEffects = 0;
 370 }
 371
 372 let Uses = [EXEC] in {
 373
 374 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 375     Enc32 <outs, ins, asm, pattern> {
 376
 377   bits<8> VDST;
 378   bits<8> VSRC;
 379   bits<2> ATTRCHAN;
 380   bits<6> ATTR;
 381
 382   let Inst{7-0} = VSRC;
 383   let Inst{9-8} = ATTRCHAN;
 384   let Inst{15-10} = ATTR;
 385   let Inst{17-16} = op;
 386   let Inst{25-18} = VDST;
 387   let Inst{31-26} = 0x32; // encoding
 388   let EncodingType = 11; // SIInstrEncodingType::VINTRP
 389
 390   let neverHasSideEffects = 1;
 391   let mayLoad = 1;
 392   let mayStore = 0;
 393 }
 394
 395 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 396     Enc32 <outs, ins, asm, pattern> {
 397
 398   bits<8> VDST;
 399   bits<9> SRC0;
 400
 401   let Inst{8-0} = SRC0;
 402   let Inst{16-9} = op;
 403   let Inst{24-17} = VDST;
 404   let Inst{31-25} = 0x3f; //encoding
 405
 406   let EncodingType = 12; // SIInstrEncodingType::VOP1
 407   let PostEncoderMethod = "VOPPostEncode";
 408
 409   let mayLoad = 0;
 410   let mayStore = 0;
 411   let hasSideEffects = 0;
 412 }
 413
 414 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 415     Enc32 <outs, ins, asm, pattern> {
 416
 417   bits<8> VDST;
 418   bits<9> SRC0;
 419   bits<8> VSRC1;
 420
 421   let Inst{8-0} = SRC0;
 422   let Inst{16-9} = VSRC1;
 423   let Inst{24-17} = VDST;
 424   let Inst{30-25} = op;
 425   let Inst{31} = 0x0; //encoding
 426
 427   let EncodingType = 13; // SIInstrEncodingType::VOP2
 428   let PostEncoderMethod = "VOPPostEncode";
 429
 430   let mayLoad = 0;
 431   let mayStore = 0;
 432   let hasSideEffects = 0;
 433 }
 434
 435 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 436     Enc64 <outs, ins, asm, pattern> {
 437
 438   bits<8> VDST;
 439   bits<9> SRC0;
 440   bits<9> SRC1;
 441   bits<9> SRC2;
 442   bits<3> ABS;
 443   bits<1> CLAMP;
 444   bits<2> OMOD;
 445   bits<3> NEG;
 446
 447   let Inst{7-0} = VDST;
 448   let Inst{10-8} = ABS;
 449   let Inst{11} = CLAMP;
 450   let Inst{25-17} = op;
 451   let Inst{31-26} = 0x34; //encoding
 452   let Inst{40-32} = SRC0;
 453   let Inst{49-41} = SRC1;
 454   let Inst{58-50} = SRC2;
 455   let Inst{60-59} = OMOD;
 456   let Inst{63-61} = NEG;
 457
 458   let EncodingType = 14; // SIInstrEncodingType::VOP3
 459   let PostEncoderMethod = "VOPPostEncode";
 460
 461   let mayLoad = 0;
 462   let mayStore = 0;
 463   let hasSideEffects = 0;
 464 }
 465
 466 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 467     Enc64 <outs, ins, asm, pattern> {
 468
 469   bits<8> VDST;
 470   bits<9> SRC0;
 471   bits<9> SRC1;
 472   bits<9> SRC2;
 473   bits<7> SDST;
 474   bits<2> OMOD;
 475   bits<3> NEG;
 476
 477   let Inst{7-0} = VDST;
 478   let Inst{14-8} = SDST;
 479   let Inst{25-17} = op;
 480   let Inst{31-26} = 0x34; //encoding
 481   let Inst{40-32} = SRC0;
 482   let Inst{49-41} = SRC1;
 483   let Inst{58-50} = SRC2;
 484   let Inst{60-59} = OMOD;
 485   let Inst{63-61} = NEG;
 486
 487   let EncodingType = 14; // SIInstrEncodingType::VOP3
 488   let PostEncoderMethod = "VOPPostEncode";
 489
 490   let mayLoad = 0;
 491   let mayStore = 0;
 492   let hasSideEffects = 0;
 493 }
 494
 495 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 496     Enc32 <(outs VCCReg:$dst), ins, asm, pattern> {
 497
 498   bits<9> SRC0;
 499   bits<8> VSRC1;
 500
 501   let Inst{8-0} = SRC0;
 502   let Inst{16-9} = VSRC1;
 503   let Inst{24-17} = op;
 504   let Inst{31-25} = 0x3e;
 505
 506   let EncodingType = 15; //SIInstrEncodingType::VOPC
 507   let PostEncoderMethod = "VOPPostEncode";
 508   let DisableEncoding = "$dst";
 509   let mayLoad = 0;
 510   let mayStore = 0;
 511   let hasSideEffects = 0;
 512 }
 513
 514 } // End Uses = [EXEC]
 515
 516 class MIMG_Load_Helper <bits<7> op, string asm> : MIMG <
 517   op,
 518   (outs VReg_128:$vdata),
 519   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
 520        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, VReg_128:$vaddr,
 521        GPR4Align<SReg_256>:$srsrc, GPR4Align<SReg_128>:$ssamp),
 522   asm,
 523   []> {
 524   let mayLoad = 1;
 525   let mayStore = 0;
 526 }
 527
 528 class MUBUF_Load_Helper <bits<7> op, string asm, RegisterClass regClass> : MUBUF <
 529   op,
 530   (outs regClass:$dst),
 531   (ins i16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
 532        i1imm:$lds, VReg_32:$vaddr, GPR4Align<SReg_128>:$srsrc, i1imm:$slc,
 533        i1imm:$tfe, SReg_32:$soffset),
 534   asm,
 535   []> {
 536   let mayLoad = 1;
 537   let mayStore = 0;
 538 }
 539
 540 class MTBUF_Load_Helper <bits<3> op, string asm, RegisterClass regClass> : MTBUF <
 541   op,
 542   (outs regClass:$dst),
 543   (ins i16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
 544        i8imm:$dfmt, i8imm:$nfmt, VReg_32:$vaddr, GPR4Align<SReg_128>:$srsrc,
 545        i1imm:$slc, i1imm:$tfe, SReg_32:$soffset),
 546   asm,
 547   []> {
 548   let mayLoad = 1;
 549   let mayStore = 0;
 550 }
 551
 552 class MTBUF_Store_Helper <bits<3> op, string asm, RegisterClass regClass> : MTBUF <
 553   op,
 554   (outs),
 555   (ins regClass:$vdata, i16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
 556    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VReg_32:$vaddr,
 557    GPR4Align<SReg_128>:$srsrc, i1imm:$slc, i1imm:$tfe, SReg_32:$soffset),
 558   asm,
 559   []> {
 560   let mayStore = 1;
 561   let mayLoad = 0;
 562 }
 563
 564 multiclass SMRD_Helper <bits<5> op, string asm, RegisterClass dstClass,
 565                         ValueType vt> {
 566   def _IMM : SMRD <
 567               op,
 568               (outs dstClass:$dst),
 569               (ins SMRDmemri:$src0),
 570               asm,
 571               [(set (vt dstClass:$dst), (constant_load ADDR_Offset8:$src0))]
 572   >;
 573
 574   def _SGPR : SMRD <
 575               op,
 576               (outs dstClass:$dst),
 577               (ins SMRDmemrr:$src0),
 578               asm,
 579               [(set (vt dstClass:$dst), (constant_load ADDR_Reg:$src0))]
 580   >;
 581 }
 582
 583 multiclass SMRD_32 <bits<5> op, string asm, RegisterClass dstClass> {
 584   defm _F32 : SMRD_Helper <op, asm, dstClass, f32>;
 585   defm _I32 : SMRD_Helper <op, asm, dstClass, i32>;
 586 }
 587
 588 include "SIInstrFormats.td"
 589 include "SIInstructions.td"