lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def isSI : Predicate<"Subtarget.device()"
  26                             "->getGeneration() == AMDGPUDeviceInfo::HD7XXX">;
  27
  28 let Predicates = [isSI] in {
  29
  30 let neverHasSideEffects = 1 in {
  31 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  32 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  33 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  34 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  35 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32", []>;
  36 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64", []>;
  37 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
  38 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
  39 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
  40 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
  41 } // End neverHasSideEffects = 1
  42 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
  43 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
  44 ////def S_BCNT1_I32_B32 : SOP1_BCNT1 <0x0000000f, "S_BCNT1_I32_B32", []>;
  45 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
  46 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
  47 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
  48 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
  49 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
  50 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
  51 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
  52 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
  53 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
  54 //def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8", []>;
  55 //def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16", []>;
  56 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
  57 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
  58 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
  59 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
  60 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
  61 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
  62 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
  63 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
  64
  65 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
  66
  67 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
  68 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
  69 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
  70 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
  71 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
  72 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
  73 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
  74 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
  75
  76 } // End hasSideEffects = 1
  77
  78 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
  79 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
  80 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
  81 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
  82 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
  83 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
  84 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
  85 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
  86 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
  87 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
  88 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
  89 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
  90
  91 /*
  92 This instruction is disabled for now until we can figure out how to teach
  93 the instruction selector to correctly use the  S_CMP* vs V_CMP*
  94 instructions.
  95
  96 When this instruction is enabled the code generator sometimes produces this
  97 invalid sequence:
  98
  99 SCC = S_CMPK_EQ_I32 SGPR0, imm
 100 VCC = COPY SCC
 101 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 102
 103 def S_CMPK_EQ_I32 : SOPK <
 104   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 105   "S_CMPK_EQ_I32",
 106   [(set SCCReg:$dst, (setcc SReg_32:$src0, imm:$src1, SETEQ))]
 107 >;
 108 */
 109
 110 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 111 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 112 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 113 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 114 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 115 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 116 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 117 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 118 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 119 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 120 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 121 def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 122 def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 123 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 124 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 125 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 126 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 127 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 128 //def EXP : EXP_ <0x00000000, "EXP", []>;
 129
 130 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 131 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_LT>;
 132 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_EQ>;
 133 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_LE>;
 134 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_GT>;
 135 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32", f32, COND_NE>;
 136 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_GE>;
 137 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32">;
 138 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32">;
 139 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 140 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 141 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 142 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 143 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_NE>;
 144 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 145 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 146
 147 //Side effect is writing to EXEC
 148 let hasSideEffects = 1 in {
 149
 150 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 151 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 152 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 153 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 154 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 155 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 156 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 157 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 158 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 159 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 160 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 161 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 162 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 163 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 164 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 165 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 166
 167 } // End hasSideEffects = 1
 168
 169 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 170 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64">;
 171 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64">;
 172 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64">;
 173 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64">;
 174 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 175 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64">;
 176 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64">;
 177 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64">;
 178 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 179 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 180 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 181 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 182 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64">;
 183 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 184 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 185
 186 //Side effect is writing to EXEC
 187 let hasSideEffects = 1 in {
 188
 189 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 190 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 191 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 192 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 193 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 194 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 195 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 196 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 197 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 198 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 199 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 200 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 201 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 202 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 203 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 204 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 205
 206 } // End hasSideEffects = 1
 207
 208 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 209 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 210 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 211 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 212 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 213 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 214 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 215 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 216 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 217 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 218 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 219 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 220 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 221 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 222 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 223 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 224 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 225 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 226 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 227 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 228 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 229 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 230 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 231 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 232 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 233 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 234 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 235 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 236 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 237 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 238 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 239 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 240 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 241 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 242 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 243 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 244 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 245 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 246 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 247 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 248 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 249 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 250 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 251 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 252 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 253 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 254 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 255 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 256 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 257 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 258 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 259 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 260 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 261 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 262 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 263 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 264 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 265 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 266 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 267 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 268 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 269 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 270 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 271 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 272 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 273 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_LT>;
 274 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 275 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_LE>;
 276 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_GT>;
 277 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 278 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_GE>;
 279 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 280
 281 let hasSideEffects = 1 in {
 282
 283 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 284 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 285 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 286 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 287 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 288 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 289 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 290 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 291
 292 } // End hasSideEffects
 293
 294 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 295 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64">;
 296 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64">;
 297 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64">;
 298 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64">;
 299 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64">;
 300 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64">;
 301 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 302
 303 let hasSideEffects = 1 in {
 304
 305 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 306 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 307 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 308 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 309 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 310 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 311 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 312 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 313
 314 } // End hasSideEffects
 315
 316 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 317 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32">;
 318 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32">;
 319 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32">;
 320 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32">;
 321 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32">;
 322 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32">;
 323 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 324
 325 let hasSideEffects = 1 in {
 326
 327 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 328 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 329 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 330 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 331 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 332 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 333 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 334 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 335
 336 } // End hasSideEffects
 337
 338 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 339 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64">;
 340 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64">;
 341 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64">;
 342 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64">;
 343 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64">;
 344 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64">;
 345 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 346 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 347 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 348 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 349 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 350 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 351 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 352 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 353 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 354 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 355 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 356 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 357 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 358 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 359 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 360 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 361 def BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 362 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 363 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 364 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 365 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 366 //def BUFFER_LOAD_UBYTE : MUBUF_ <0x00000008, "BUFFER_LOAD_UBYTE", []>;
 367 //def BUFFER_LOAD_SBYTE : MUBUF_ <0x00000009, "BUFFER_LOAD_SBYTE", []>;
 368 //def BUFFER_LOAD_USHORT : MUBUF_ <0x0000000a, "BUFFER_LOAD_USHORT", []>;
 369 //def BUFFER_LOAD_SSHORT : MUBUF_ <0x0000000b, "BUFFER_LOAD_SSHORT", []>;
 370 //def BUFFER_LOAD_DWORD : MUBUF_ <0x0000000c, "BUFFER_LOAD_DWORD", []>;
 371 //def BUFFER_LOAD_DWORDX2 : MUBUF_DWORDX2 <0x0000000d, "BUFFER_LOAD_DWORDX2", []>;
 372 //def BUFFER_LOAD_DWORDX4 : MUBUF_DWORDX4 <0x0000000e, "BUFFER_LOAD_DWORDX4", []>;
 373 //def BUFFER_STORE_BYTE : MUBUF_ <0x00000018, "BUFFER_STORE_BYTE", []>;
 374 //def BUFFER_STORE_SHORT : MUBUF_ <0x0000001a, "BUFFER_STORE_SHORT", []>;
 375 //def BUFFER_STORE_DWORD : MUBUF_ <0x0000001c, "BUFFER_STORE_DWORD", []>;
 376 //def BUFFER_STORE_DWORDX2 : MUBUF_DWORDX2 <0x0000001d, "BUFFER_STORE_DWORDX2", []>;
 377 //def BUFFER_STORE_DWORDX4 : MUBUF_DWORDX4 <0x0000001e, "BUFFER_STORE_DWORDX4", []>;
 378 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 379 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 380 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 381 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 382 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 383 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 384 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 385 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 386 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 387 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 388 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 389 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 390 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 391 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 392 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 393 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 394 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 395 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 396 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 397 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 398 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 399 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 400 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 401 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 402 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 403 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 404 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 405 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 406 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 407 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 408 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 409 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 410 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 411 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 412 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 413 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 414 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 415 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 416 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 417 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 418 //def TBUFFER_STORE_FORMAT_X : MTBUF_ <0x00000004, "TBUFFER_STORE_FORMAT_X", []>;
 419 //def TBUFFER_STORE_FORMAT_XY : MTBUF_ <0x00000005, "TBUFFER_STORE_FORMAT_XY", []>;
 420 //def TBUFFER_STORE_FORMAT_XYZ : MTBUF_ <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", []>;
 421 //def TBUFFER_STORE_FORMAT_XYZW : MTBUF_ <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", []>;
 422
 423 let mayLoad = 1 in {
 424
 425 defm S_LOAD_DWORD : SMRD_Helper <0x00000000, "S_LOAD_DWORD", SReg_32>;
 426
 427 //def S_LOAD_DWORDX2 : SMRD_DWORDX2 <0x00000001, "S_LOAD_DWORDX2", []>;
 428 defm S_LOAD_DWORDX4 : SMRD_Helper <0x00000002, "S_LOAD_DWORDX4", SReg_128>;
 429 defm S_LOAD_DWORDX8 : SMRD_Helper <0x00000003, "S_LOAD_DWORDX8", SReg_256>;
 430 //def S_LOAD_DWORDX16 : SMRD_DWORDX16 <0x00000004, "S_LOAD_DWORDX16", []>;
 431 //def S_BUFFER_LOAD_DWORD : SMRD_ <0x00000008, "S_BUFFER_LOAD_DWORD", []>;
 432 //def S_BUFFER_LOAD_DWORDX2 : SMRD_DWORDX2 <0x00000009, "S_BUFFER_LOAD_DWORDX2", []>;
 433 //def S_BUFFER_LOAD_DWORDX4 : SMRD_DWORDX4 <0x0000000a, "S_BUFFER_LOAD_DWORDX4", []>;
 434 //def S_BUFFER_LOAD_DWORDX8 : SMRD_DWORDX8 <0x0000000b, "S_BUFFER_LOAD_DWORDX8", []>;
 435 //def S_BUFFER_LOAD_DWORDX16 : SMRD_DWORDX16 <0x0000000c, "S_BUFFER_LOAD_DWORDX16", []>;
 436
 437 } // mayLoad = 1
 438
 439 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
 440 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
 441 //def IMAGE_LOAD : MIMG_NoPattern_ <"IMAGE_LOAD", 0x00000000>;
 442 //def IMAGE_LOAD_MIP : MIMG_NoPattern_ <"IMAGE_LOAD_MIP", 0x00000001>;
 443 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 444 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 445 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 446 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 447 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 448 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 449 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 450 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 451 //def IMAGE_GET_RESINFO : MIMG_NoPattern_ <"IMAGE_GET_RESINFO", 0x0000000e>;
 452 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 453 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 454 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 455 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 456 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 457 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 458 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 459 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 460 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 461 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 462 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 463 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 464 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 465 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 466 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 467 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 468 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 469 def IMAGE_SAMPLE : MIMG_Load_Helper <0x00000020, "IMAGE_SAMPLE">;
 470 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 471 def IMAGE_SAMPLE_D : MIMG_Load_Helper <0x00000022, "IMAGE_SAMPLE_D">;
 472 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 473 def IMAGE_SAMPLE_L : MIMG_Load_Helper <0x00000024, "IMAGE_SAMPLE_L">;
 474 def IMAGE_SAMPLE_B : MIMG_Load_Helper <0x00000025, "IMAGE_SAMPLE_B">;
 475 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 476 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 477 def IMAGE_SAMPLE_C : MIMG_Load_Helper <0x00000028, "IMAGE_SAMPLE_C">;
 478 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 479 //def IMAGE_SAMPLE_C_D : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D", 0x0000002a>;
 480 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 481 def IMAGE_SAMPLE_C_L : MIMG_Load_Helper <0x0000002c, "IMAGE_SAMPLE_C_L">;
 482 def IMAGE_SAMPLE_C_B : MIMG_Load_Helper <0x0000002d, "IMAGE_SAMPLE_C_B">;
 483 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 484 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 485 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 486 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 487 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 488 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 489 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 490 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 491 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 492 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 493 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 494 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 495 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 496 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 497 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 498 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 499 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 500 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 501 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 502 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 503 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 504 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 505 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 506 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 507 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 508 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 509 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 510 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 511 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 512 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 513 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 514 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 515 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 516 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 517 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 518 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 519 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 520 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 521 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 522 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 523 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 524 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 525 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 526 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 527 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 528 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 529 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 530 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 531 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 532 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 533 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 534 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 535 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 536 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 537
 538 let neverHasSideEffects = 1 in {
 539 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 540 }  // End neverHasSideEffects
 541 defm V_READFIRSTLANE_B32 : VOP1_32 <0x00000002, "V_READFIRSTLANE_B32", []>;
 542 //defm V_CVT_I32_F64 : VOP1_32 <0x00000003, "V_CVT_I32_F64", []>;
 543 //defm V_CVT_F64_I32 : VOP1_64 <0x00000004, "V_CVT_F64_I32", []>;
 544 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 545   [(set VReg_32:$dst, (sint_to_fp VSrc_32:$src0))]
 546 >;
 547 //defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32", []>;
 548 //defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32", []>;
 549 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 550   [(set (i32 VReg_32:$dst), (fp_to_sint VSrc_32:$src0))]
 551 >;
 552 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 553 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 554 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 555 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 556 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 557 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 558 //defm V_CVT_F32_F64 : VOP1_32 <0x0000000f, "V_CVT_F32_F64", []>;
 559 //defm V_CVT_F64_F32 : VOP1_64 <0x00000010, "V_CVT_F64_F32", []>;
 560 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 561 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 562 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 563 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 564 //defm V_CVT_U32_F64 : VOP1_32 <0x00000015, "V_CVT_U32_F64", []>;
 565 //defm V_CVT_F64_U32 : VOP1_64 <0x00000016, "V_CVT_F64_U32", []>;
 566 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 567   [(set VReg_32:$dst, (AMDGPUfract VSrc_32:$src0))]
 568 >;
 569 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32", []>;
 570 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32", []>;
 571 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
 572   [(set VReg_32:$dst, (frint VSrc_32:$src0))]
 573 >;
 574 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
 575   [(set VReg_32:$dst, (ffloor VSrc_32:$src0))]
 576 >;
 577 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
 578   [(set VReg_32:$dst, (fexp2 VSrc_32:$src0))]
 579 >;
 580 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
 581 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
 582   [(set VReg_32:$dst, (flog2 VSrc_32:$src0))]
 583 >;
 584 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
 585 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
 586 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
 587   [(set VReg_32:$dst, (fdiv FP_ONE, VSrc_32:$src0))]
 588 >;
 589 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
 590 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
 591 defm V_RSQ_LEGACY_F32 : VOP1_32 <
 592   0x0000002d, "V_RSQ_LEGACY_F32",
 593   [(set VReg_32:$dst, (int_AMDGPU_rsq VSrc_32:$src0))]
 594 >;
 595 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32", []>;
 596 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64", []>;
 597 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
 598 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64", []>;
 599 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
 600 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32", []>;
 601 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64", []>;
 602 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
 603 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
 604 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
 605 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
 606 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
 607 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
 608 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
 609 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
 610 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
 611 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
 612 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
 613 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
 614 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
 615 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
 616 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
 617 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
 618
 619 def V_INTERP_P1_F32 : VINTRP <
 620   0x00000000,
 621   (outs VReg_32:$dst),
 622   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 623   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
 624   []> {
 625   let DisableEncoding = "$m0";
 626 }
 627
 628 def V_INTERP_P2_F32 : VINTRP <
 629   0x00000001,
 630   (outs VReg_32:$dst),
 631   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 632   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
 633   []> {
 634
 635   let Constraints = "$src0 = $dst";
 636   let DisableEncoding = "$src0,$m0";
 637
 638 }
 639
 640 def V_INTERP_MOV_F32 : VINTRP <
 641   0x00000002,
 642   (outs VReg_32:$dst),
 643   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 644   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
 645   []> {
 646   let DisableEncoding = "$m0";
 647 }
 648
 649 //def S_NOP : SOPP_ <0x00000000, "S_NOP", []>;
 650
 651 let isTerminator = 1 in {
 652
 653 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 654   [(IL_retflag)]> {
 655   let SIMM16 = 0;
 656   let isBarrier = 1;
 657   let hasCtrlDep = 1;
 658 }
 659
 660 let isBranch = 1 in {
 661 def S_BRANCH : SOPP <
 662   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 663   [(br bb:$target)]> {
 664   let isBarrier = 1;
 665 }
 666
 667 let DisableEncoding = "$scc" in {
 668 def S_CBRANCH_SCC0 : SOPP <
 669   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 670   "S_CBRANCH_SCC0 $target", []
 671 >;
 672 def S_CBRANCH_SCC1 : SOPP <
 673   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 674   "S_CBRANCH_SCC1 $target",
 675   []
 676 >;
 677 } // End DisableEncoding = "$scc"
 678
 679 def S_CBRANCH_VCCZ : SOPP <
 680   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 681   "S_CBRANCH_VCCZ $target",
 682   []
 683 >;
 684 def S_CBRANCH_VCCNZ : SOPP <
 685   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 686   "S_CBRANCH_VCCNZ $target",
 687   []
 688 >;
 689
 690 let DisableEncoding = "$exec" in {
 691 def S_CBRANCH_EXECZ : SOPP <
 692   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 693   "S_CBRANCH_EXECZ $target",
 694   []
 695 >;
 696 def S_CBRANCH_EXECNZ : SOPP <
 697   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 698   "S_CBRANCH_EXECNZ $target",
 699   []
 700 >;
 701 } // End DisableEncoding = "$exec"
 702
 703
 704 } // End isBranch = 1
 705 } // End isTerminator = 1
 706
 707 //def S_BARRIER : SOPP_ <0x0000000a, "S_BARRIER", []>;
 708 let hasSideEffects = 1 in {
 709 def S_WAITCNT : SOPP <0x0000000c, (ins i32imm:$simm16), "S_WAITCNT $simm16",
 710   []
 711 >;
 712 } // End hasSideEffects
 713 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 714 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 715 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 716 //def S_SENDMSG : SOPP_ <0x00000010, "S_SENDMSG", []>;
 717 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 718 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 719 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 720 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 721 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 722 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 723
 724 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
 725   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
 726   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
 727   []
 728 >{
 729   let DisableEncoding = "$vcc";
 730 }
 731
 732 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
 733   (ins VReg_32:$src0, VReg_32:$src1, SReg_64:$src2,
 734    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
 735   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
 736   [(set (i32 VReg_32:$dst), (select (i1 SReg_64:$src2),
 737    VReg_32:$src1, VReg_32:$src0))]
 738 >;
 739
 740 //f32 pattern for V_CNDMASK_B32_e64
 741 def : Pat <
 742   (f32 (select (i1 SReg_64:$src2), VReg_32:$src1, VReg_32:$src0)),
 743   (V_CNDMASK_B32_e64 VReg_32:$src0, VReg_32:$src1, SReg_64:$src2)
 744 >;
 745
 746 defm V_READLANE_B32 : VOP2_32 <0x00000001, "V_READLANE_B32", []>;
 747 defm V_WRITELANE_B32 : VOP2_32 <0x00000002, "V_WRITELANE_B32", []>;
 748
 749 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
 750   [(set VReg_32:$dst, (fadd VSrc_32:$src0, VReg_32:$src1))]
 751 >;
 752 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
 753   [(set VReg_32:$dst, (fsub VSrc_32:$src0, VReg_32:$src1))]
 754 >;
 755
 756 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", []>;
 757 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
 758 defm V_MUL_LEGACY_F32 : VOP2_32 <
 759   0x00000007, "V_MUL_LEGACY_F32",
 760   [(set VReg_32:$dst, (int_AMDGPU_mul VSrc_32:$src0, VReg_32:$src1))]
 761 >;
 762
 763 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
 764   [(set VReg_32:$dst, (fmul VSrc_32:$src0, VReg_32:$src1))]
 765 >;
 766 //defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24", []>;
 767 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
 768 //defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24", []>;
 769 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
 770 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
 771   [(set VReg_32:$dst, (AMDGPUfmin VSrc_32:$src0, VReg_32:$src1))]
 772 >;
 773
 774 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
 775   [(set VReg_32:$dst, (AMDGPUfmax VSrc_32:$src0, VReg_32:$src1))]
 776 >;
 777 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
 778 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
 779 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32", []>;
 780 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32", []>;
 781 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32", []>;
 782 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32", []>;
 783 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32", []>;
 784 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", []>;
 785 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32", []>;
 786 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", []>;
 787 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32", []>;
 788 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", []>;
 789 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
 790   [(set VReg_32:$dst, (and VSrc_32:$src0, VReg_32:$src1))]
 791 >;
 792 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
 793   [(set VReg_32:$dst, (or VSrc_32:$src0, VReg_32:$src1))]
 794 >;
 795 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
 796   [(set VReg_32:$dst, (xor VSrc_32:$src0, VReg_32:$src1))]
 797 >;
 798 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32", []>;
 799 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
 800 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
 801 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
 802 //defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
 803 //defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
 804 //defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
 805 let Defs = [VCC] in { // Carry-out goes to VCC
 806 defm V_ADD_I32 : VOP2_32 <0x00000025, "V_ADD_I32",
 807   [(set VReg_32:$dst, (add (i32 VSrc_32:$src0), (i32 VReg_32:$src1)))]
 808 >;
 809 defm V_SUB_I32 : VOP2_32 <0x00000026, "V_SUB_I32",
 810   [(set VReg_32:$dst, (sub (i32 VSrc_32:$src0), (i32 VReg_32:$src1)))]
 811 >;
 812 } // End Defs = [VCC]
 813 defm V_SUBREV_I32 : VOP2_32 <0x00000027, "V_SUBREV_I32", []>;
 814 defm V_ADDC_U32 : VOP2_32 <0x00000028, "V_ADDC_U32", []>;
 815 defm V_SUBB_U32 : VOP2_32 <0x00000029, "V_SUBB_U32", []>;
 816 defm V_SUBBREV_U32 : VOP2_32 <0x0000002a, "V_SUBBREV_U32", []>;
 817 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
 818 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
 819 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
 820 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
 821 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
 822  [(set VReg_32:$dst, (int_SI_packf16 VSrc_32:$src0, VReg_32:$src1))]
 823 >;
 824 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
 825 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
 826 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32", []>;
 827 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32", []>;
 828 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32", []>;
 829 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32", []>;
 830 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32", []>;
 831 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32", []>;
 832 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32", []>;
 833 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32", []>;
 834 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32", []>;
 835 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32", []>;
 836 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32", []>;
 837 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32", []>;
 838 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 839 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 840 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 841 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 842 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 843
 844 let neverHasSideEffects = 1 in {
 845
 846 def V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
 847 def V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32", []>;
 848 //def V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24", []>;
 849 //def V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24", []>;
 850
 851 } // End neverHasSideEffects
 852 def V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
 853 def V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
 854 def V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
 855 def V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
 856 def V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32", []>;
 857 def V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32", []>;
 858 def V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32", []>;
 859 def V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32", []>;
 860 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64", []>;
 861 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
 862 def V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
 863 def V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
 864 def V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
 865 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
 866 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
 867 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
 868 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
 869 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
 870 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
 871 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
 872 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
 873 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
 874 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
 875 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
 876 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
 877 def V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
 878 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
 879 def V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
 880 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
 881 def V_LSHL_B64 : VOP3_64 <0x00000161, "V_LSHL_B64", []>;
 882 def V_LSHR_B64 : VOP3_64 <0x00000162, "V_LSHR_B64", []>;
 883 def V_ASHR_I64 : VOP3_64 <0x00000163, "V_ASHR_I64", []>;
 884 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
 885 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
 886 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
 887 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
 888 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
 889 def V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
 890 def V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
 891 def V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
 892 def : Pat <
 893   (mul VSrc_32:$src0, VReg_32:$src1),
 894   (V_MUL_LO_I32 VSrc_32:$src0, VReg_32:$src1, (i32 SIOperand.ZERO), 0, 0, 0, 0)
 895 >;
 896 def V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
 897 def V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
 898 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
 899 def V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
 900 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
 901 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
 902 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
 903 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
 904 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
 905 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 906 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 907 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32", []>;
 908 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32", []>;
 909 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32", []>;
 910 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32", []>;
 911 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32", []>;
 912 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32", []>;
 913 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32", []>;
 914 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32", []>;
 915
 916 def S_CSELECT_B32 : SOP2 <
 917   0x0000000a, (outs SReg_32:$dst),
 918   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 919   [(set (i32 SReg_32:$dst), (select SCCReg:$scc, SReg_32:$src0, SReg_32:$src1))]
 920 >;
 921
 922 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 923
 924 // f32 pattern for S_CSELECT_B32
 925 def : Pat <
 926   (f32 (select SCCReg:$scc, SReg_32:$src0, SReg_32:$src1)),
 927   (S_CSELECT_B32 SReg_32:$src0, SReg_32:$src1, SCCReg:$scc)
 928 >;
 929
 930 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32", []>;
 931
 932 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 933   [(set SReg_64:$dst, (i64 (and SSrc_64:$src0, SSrc_64:$src1)))]
 934 >;
 935
 936 def : Pat <
 937   (i1 (and SSrc_64:$src0, SSrc_64:$src1)),
 938   (S_AND_B64 SSrc_64:$src0, SSrc_64:$src1)
 939 >;
 940
 941 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32", []>;
 942 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64", []>;
 943 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32", []>;
 944 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64", []>;
 945 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 946 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 947 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 948 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 949 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 950 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 951 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 952 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 953 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 954 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 955 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32", []>;
 956 def S_LSHL_B64 : SOP2_64 <0x0000001f, "S_LSHL_B64", []>;
 957 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32", []>;
 958 def S_LSHR_B64 : SOP2_64 <0x00000021, "S_LSHR_B64", []>;
 959 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32", []>;
 960 def S_ASHR_I64 : SOP2_64 <0x00000023, "S_ASHR_I64", []>;
 961 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 962 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 963 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
 964 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 965 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 966 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 967 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 968 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 969 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 970
 971 let isCodeGenOnly = 1, isPseudo = 1 in {
 972
 973 def SET_M0 : InstSI <
 974   (outs SReg_32:$dst),
 975   (ins i32imm:$src0),
 976   "SET_M0 $dst, $src0",
 977   [(set SReg_32:$dst, (int_SI_set_M0 imm:$src0))]
 978 >;
 979
 980 def LOAD_CONST : AMDGPUShaderInst <
 981   (outs GPRF32:$dst),
 982   (ins i32imm:$src),
 983   "LOAD_CONST $dst, $src",
 984   [(set GPRF32:$dst, (int_AMDGPU_load_const imm:$src))]
 985 >;
 986
 987 let usesCustomInserter = 1 in {
 988
 989 def SI_INTERP : InstSI <
 990   (outs VReg_32:$dst),
 991   (ins VReg_32:$i, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, SReg_32:$params),
 992   "SI_INTERP $dst, $i, $j, $attr_chan, $attr, $params",
 993   []
 994 >;
 995
 996 def SI_WQM : InstSI <
 997   (outs),
 998   (ins),
 999   "SI_WQM",
1000   [(int_SI_wqm)]
1001 >;
1002
1003 } // end usesCustomInserter
1004
1005 // SI Psuedo instructions. These are used by the CFG structurizer pass
1006 // and should be lowered to ISA instructions prior to codegen.
1007
1008 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1009     Uses = [EXEC], Defs = [EXEC] in {
1010
1011 let isBranch = 1, isTerminator = 1 in {
1012
1013 def SI_IF : InstSI <
1014   (outs SReg_64:$dst),
1015   (ins SReg_64:$vcc, brtarget:$target),
1016   "SI_IF $dst, $vcc, $target",
1017   [(set SReg_64:$dst, (int_SI_if SReg_64:$vcc, bb:$target))]
1018 >;
1019
1020 def SI_ELSE : InstSI <
1021   (outs SReg_64:$dst),
1022   (ins SReg_64:$src, brtarget:$target),
1023   "SI_ELSE $dst, $src, $target",
1024   [(set SReg_64:$dst, (int_SI_else SReg_64:$src, bb:$target))]> {
1025
1026   let Constraints = "$src = $dst";
1027 }
1028
1029 def SI_LOOP : InstSI <
1030   (outs),
1031   (ins SReg_64:$saved, brtarget:$target),
1032   "SI_LOOP $saved, $target",
1033   [(int_SI_loop SReg_64:$saved, bb:$target)]
1034 >;
1035
1036 } // end isBranch = 1, isTerminator = 1
1037
1038 def SI_BREAK : InstSI <
1039   (outs SReg_64:$dst),
1040   (ins SReg_64:$src),
1041   "SI_ELSE $dst, $src",
1042   [(set SReg_64:$dst, (int_SI_break SReg_64:$src))]
1043 >;
1044
1045 def SI_IF_BREAK : InstSI <
1046   (outs SReg_64:$dst),
1047   (ins SReg_64:$vcc, SReg_64:$src),
1048   "SI_IF_BREAK $dst, $vcc, $src",
1049   [(set SReg_64:$dst, (int_SI_if_break SReg_64:$vcc, SReg_64:$src))]
1050 >;
1051
1052 def SI_ELSE_BREAK : InstSI <
1053   (outs SReg_64:$dst),
1054   (ins SReg_64:$src0, SReg_64:$src1),
1055   "SI_ELSE_BREAK $dst, $src0, $src1",
1056   [(set SReg_64:$dst, (int_SI_else_break SReg_64:$src0, SReg_64:$src1))]
1057 >;
1058
1059 def SI_END_CF : InstSI <
1060   (outs),
1061   (ins SReg_64:$saved),
1062   "SI_END_CF $saved",
1063   [(int_SI_end_cf SReg_64:$saved)]
1064 >;
1065
1066 def SI_KILL : InstSI <
1067   (outs),
1068   (ins VReg_32:$src),
1069   "SI_KIL $src",
1070   [(int_AMDGPU_kill VReg_32:$src)]
1071 >;
1072
1073 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1074   // Uses = [EXEC], Defs = [EXEC]
1075
1076 } // end IsCodeGenOnly, isPseudo
1077
1078 def : Pat<
1079   (int_AMDGPU_cndlt VReg_32:$src0, VReg_32:$src1, VReg_32:$src2),
1080   (V_CNDMASK_B32_e64 VReg_32:$src2, VReg_32:$src1, (V_CMP_GT_F32_e64 0, VReg_32:$src0))
1081 >;
1082
1083 def : Pat <
1084   (int_AMDGPU_kilp),
1085   (SI_KILL (V_MOV_B32_e32 0xbf800000))
1086 >;
1087
1088 /* int_SI_vs_load_input */
1089 def : Pat<
1090   (int_SI_vs_load_input SReg_128:$tlst, IMM12bit:$attr_offset,
1091                         VReg_32:$buf_idx_vgpr),
1092   (BUFFER_LOAD_FORMAT_XYZW imm:$attr_offset, 0, 1, 0, 0, 0,
1093                            VReg_32:$buf_idx_vgpr, SReg_128:$tlst,
1094                            0, 0, 0)
1095 >;
1096
1097 /* int_SI_export */
1098 def : Pat <
1099   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1100                  VReg_32:$src0,VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
1101   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1102        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3)
1103 >;
1104
1105
1106 /* int_SI_sample for simple 1D texture lookup */
1107 def : Pat <
1108   (int_SI_sample imm:$writemask, (v1i32 VReg_32:$addr),
1109                  SReg_256:$rsrc, SReg_128:$sampler, imm),
1110   (IMAGE_SAMPLE imm:$writemask, 0, 0, 0, 0, 0, 0, 0,
1111                 (i32 (COPY_TO_REGCLASS VReg_32:$addr, VReg_32)),
1112                 SReg_256:$rsrc, SReg_128:$sampler)
1113 >;
1114
1115 class SamplePattern<Intrinsic name, MIMG opcode, RegisterClass addr_class,
1116                     ValueType addr_type> : Pat <
1117     (name imm:$writemask, (addr_type addr_class:$addr),
1118           SReg_256:$rsrc, SReg_128:$sampler, imm),
1119     (opcode imm:$writemask, 0, 0, 0, 0, 0, 0, 0,
1120           (EXTRACT_SUBREG addr_class:$addr, sub0),
1121           SReg_256:$rsrc, SReg_128:$sampler)
1122 >;
1123
1124 class SampleRectPattern<Intrinsic name, MIMG opcode, RegisterClass addr_class,
1125                         ValueType addr_type> : Pat <
1126     (name imm:$writemask, (addr_type addr_class:$addr),
1127           SReg_256:$rsrc, SReg_128:$sampler, TEX_RECT),
1128     (opcode imm:$writemask, 1, 0, 0, 0, 0, 0, 0,
1129           (EXTRACT_SUBREG addr_class:$addr, sub0),
1130           SReg_256:$rsrc, SReg_128:$sampler)
1131 >;
1132
1133 class SampleArrayPattern<Intrinsic name, MIMG opcode, RegisterClass addr_class,
1134                          ValueType addr_type> : Pat <
1135     (name imm:$writemask, (addr_type addr_class:$addr),
1136           SReg_256:$rsrc, SReg_128:$sampler, TEX_ARRAY),
1137     (opcode imm:$writemask, 0, 0, 1, 0, 0, 0, 0,
1138           (EXTRACT_SUBREG addr_class:$addr, sub0),
1139           SReg_256:$rsrc, SReg_128:$sampler)
1140 >;
1141
1142 class SampleShadowPattern<Intrinsic name, MIMG opcode,
1143                           RegisterClass addr_class, ValueType addr_type> : Pat <
1144     (name imm:$writemask, (addr_type addr_class:$addr),
1145           SReg_256:$rsrc, SReg_128:$sampler, TEX_SHADOW),
1146     (opcode imm:$writemask, 0, 0, 0, 0, 0, 0, 0,
1147           (EXTRACT_SUBREG addr_class:$addr, sub0),
1148           SReg_256:$rsrc, SReg_128:$sampler)
1149 >;
1150
1151 class SampleShadowArrayPattern<Intrinsic name, MIMG opcode,
1152                                RegisterClass addr_class, ValueType addr_type> : Pat <
1153     (name imm:$writemask, (addr_type addr_class:$addr),
1154           SReg_256:$rsrc, SReg_128:$sampler, TEX_SHADOW_ARRAY),
1155     (opcode imm:$writemask, 0, 0, 1, 0, 0, 0, 0,
1156           (EXTRACT_SUBREG addr_class:$addr, sub0),
1157           SReg_256:$rsrc, SReg_128:$sampler)
1158 >;
1159
1160 /* int_SI_sample* for texture lookups consuming more address parameters */
1161 multiclass SamplePatterns<RegisterClass addr_class, ValueType addr_type> {
1162   def : SamplePattern <int_SI_sample, IMAGE_SAMPLE, addr_class, addr_type>;
1163   def : SampleRectPattern <int_SI_sample, IMAGE_SAMPLE, addr_class, addr_type>;
1164   def : SampleArrayPattern <int_SI_sample, IMAGE_SAMPLE, addr_class, addr_type>;
1165   def : SampleShadowPattern <int_SI_sample, IMAGE_SAMPLE_C, addr_class, addr_type>;
1166   def : SampleShadowArrayPattern <int_SI_sample, IMAGE_SAMPLE_C, addr_class, addr_type>;
1167
1168   def : SamplePattern <int_SI_samplel, IMAGE_SAMPLE_L, addr_class, addr_type>;
1169   def : SampleArrayPattern <int_SI_samplel, IMAGE_SAMPLE_L, addr_class, addr_type>;
1170   def : SampleShadowPattern <int_SI_samplel, IMAGE_SAMPLE_C_L, addr_class, addr_type>;
1171   def : SampleShadowArrayPattern <int_SI_samplel, IMAGE_SAMPLE_C_L, addr_class, addr_type>;
1172
1173   def : SamplePattern <int_SI_sampleb, IMAGE_SAMPLE_B, addr_class, addr_type>;
1174   def : SampleArrayPattern <int_SI_sampleb, IMAGE_SAMPLE_B, addr_class, addr_type>;
1175   def : SampleShadowPattern <int_SI_sampleb, IMAGE_SAMPLE_C_B, addr_class, addr_type>;
1176   def : SampleShadowArrayPattern <int_SI_sampleb, IMAGE_SAMPLE_C_B, addr_class, addr_type>;
1177 }
1178
1179 defm : SamplePatterns<VReg_64, v2i32>;
1180 defm : SamplePatterns<VReg_128, v4i32>;
1181 defm : SamplePatterns<VReg_256, v8i32>;
1182 defm : SamplePatterns<VReg_512, v16i32>;
1183
1184 def : Extract_Element <f32, v4f32, VReg_128, 0, sub0>;
1185 def : Extract_Element <f32, v4f32, VReg_128, 1, sub1>;
1186 def : Extract_Element <f32, v4f32, VReg_128, 2, sub2>;
1187 def : Extract_Element <f32, v4f32, VReg_128, 3, sub3>;
1188
1189 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 4, sub0>;
1190 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 5, sub1>;
1191 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 6, sub2>;
1192 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 7, sub3>;
1193
1194 def : Vector1_Build <v1i32, VReg_32, i32, VReg_32>;
1195 def : Vector2_Build <v2i32, VReg_64, i32, VReg_32>;
1196 def : Vector_Build <v4f32, VReg_128, f32, VReg_32>;
1197 def : Vector_Build <v4i32, VReg_128, i32, VReg_32>;
1198 def : Vector8_Build <v8i32, VReg_256, i32, VReg_32>;
1199 def : Vector16_Build <v16i32, VReg_512, i32, VReg_32>;
1200
1201 def : BitConvert <i32, f32, SReg_32>;
1202 def : BitConvert <i32, f32, VReg_32>;
1203
1204 def : BitConvert <f32, i32, SReg_32>;
1205 def : BitConvert <f32, i32, VReg_32>;
1206
1207 /********** =================== **********/
1208 /********** Src & Dst modifiers **********/
1209 /********** =================== **********/
1210
1211 def : Pat <
1212   (int_AMDIL_clamp VReg_32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1213   (V_ADD_F32_e64 VReg_32:$src, (i32 0x80 /* SRC1 */),
1214    0 /* ABS */, 1 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1215 >;
1216
1217 def : Pat <
1218   (fabs VReg_32:$src),
1219   (V_ADD_F32_e64 VReg_32:$src, (i32 0x80 /* SRC1 */),
1220    1 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1221 >;
1222
1223 def : Pat <
1224   (fneg VReg_32:$src),
1225   (V_ADD_F32_e64 VReg_32:$src, (i32 0x80 /* SRC1 */),
1226    0 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 1 /* NEG */)
1227 >;
1228
1229 /********** ================== **********/
1230 /********** Immediate Patterns **********/
1231 /********** ================== **********/
1232
1233 def : Pat <
1234   (i1 imm:$imm),
1235   (S_MOV_B64 imm:$imm)
1236 >;
1237
1238 def : Pat <
1239   (i32 imm:$imm),
1240   (V_MOV_B32_e32 imm:$imm)
1241 >;
1242
1243 def : Pat <
1244   (f32 fpimm:$imm),
1245   (V_MOV_B32_e32 fpimm:$imm)
1246 >;
1247
1248 def : Pat <
1249   (i32 imm:$imm),
1250   (S_MOV_B32 imm:$imm)
1251 >;
1252
1253 def : Pat <
1254   (f32 fpimm:$imm),
1255   (S_MOV_B32 fpimm:$imm)
1256 >;
1257
1258 def : Pat <
1259   (i64 InlineImm<i64>:$imm),
1260   (S_MOV_B64 InlineImm<i64>:$imm)
1261 >;
1262
1263 // i64 immediates aren't supported in hardware, split it into two 32bit values
1264 def : Pat <
1265   (i64 imm:$imm),
1266   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1267     (S_MOV_B32 (i32 (LO32 imm:$imm))), sub0),
1268     (S_MOV_B32 (i32 (HI32 imm:$imm))), sub1)
1269 >;
1270
1271 /********** ===================== **********/
1272 /********** Interpolation Paterns **********/
1273 /********** ===================== **********/
1274
1275 def : Pat <
1276   (int_SI_fs_interp_constant imm:$attr_chan, imm:$attr, SReg_32:$params),
1277   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr,
1278                     (S_MOV_B32 SReg_32:$params))
1279 >;
1280
1281 def : Pat <
1282   (int_SI_fs_interp_linear_center imm:$attr_chan, imm:$attr, SReg_32:$params),
1283   (SI_INTERP (f32 LINEAR_CENTER_I), (f32 LINEAR_CENTER_J), imm:$attr_chan,
1284              imm:$attr, SReg_32:$params)
1285 >;
1286
1287 def : Pat <
1288   (int_SI_fs_interp_linear_centroid imm:$attr_chan, imm:$attr, SReg_32:$params),
1289   (SI_INTERP (f32 LINEAR_CENTROID_I), (f32 LINEAR_CENTROID_J), imm:$attr_chan,
1290              imm:$attr, SReg_32:$params)
1291 >;
1292
1293 def : Pat <
1294   (int_SI_fs_interp_persp_center imm:$attr_chan, imm:$attr, SReg_32:$params),
1295   (SI_INTERP (f32 PERSP_CENTER_I), (f32 PERSP_CENTER_J), imm:$attr_chan,
1296              imm:$attr, SReg_32:$params)
1297 >;
1298
1299 def : Pat <
1300   (int_SI_fs_interp_persp_centroid imm:$attr_chan, imm:$attr, SReg_32:$params),
1301   (SI_INTERP (f32 PERSP_CENTROID_I), (f32 PERSP_CENTROID_J), imm:$attr_chan,
1302              imm:$attr, SReg_32:$params)
1303 >;
1304
1305 def : Pat <
1306   (int_SI_fs_read_face),
1307   (f32 FRONT_FACE)
1308 >;
1309
1310 def : Pat <
1311   (int_SI_fs_read_pos 0),
1312   (f32 POS_X_FLOAT)
1313 >;
1314
1315 def : Pat <
1316   (int_SI_fs_read_pos 1),
1317   (f32 POS_Y_FLOAT)
1318 >;
1319
1320 def : Pat <
1321   (int_SI_fs_read_pos 2),
1322   (f32 POS_Z_FLOAT)
1323 >;
1324
1325 def : Pat <
1326   (int_SI_fs_read_pos 3),
1327   (f32 POS_W_FLOAT)
1328 >;
1329
1330 /********** ================== **********/
1331 /********** Intrinsic Patterns **********/
1332 /********** ================== **********/
1333
1334 /* llvm.AMDGPU.pow */
1335 /* XXX: We are using IEEE MUL, not the 0 * anything = 0 MUL, is this correct? */
1336 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_F32_e32, VReg_32>;
1337
1338 def : Pat <
1339   (int_AMDGPU_div VSrc_32:$src0, VSrc_32:$src1),
1340   (V_MUL_LEGACY_F32_e32 VSrc_32:$src0, (V_RCP_LEGACY_F32_e32 VSrc_32:$src1))
1341 >;
1342
1343 def : Pat<
1344   (fdiv VSrc_32:$src0, VSrc_32:$src1),
1345   (V_MUL_F32_e32 VSrc_32:$src0, (V_RCP_F32_e32 VSrc_32:$src1))
1346 >;
1347
1348 def : Pat <
1349   (fcos VSrc_32:$src0),
1350   (V_COS_F32_e32 (V_MUL_F32_e32 VSrc_32:$src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1351 >;
1352
1353 def : Pat <
1354   (fsin VSrc_32:$src0),
1355   (V_SIN_F32_e32 (V_MUL_F32_e32 VSrc_32:$src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1356 >;
1357
1358 def : Pat <
1359   (int_AMDGPU_cube VReg_128:$src),
1360   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
1361     (V_CUBETC_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1362                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1363                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1364                   0, 0, 0, 0), sub0),
1365     (V_CUBESC_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1366                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1367                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1368                   0, 0, 0, 0), sub1),
1369     (V_CUBEMA_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1370                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1371                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1372                   0, 0, 0, 0), sub2),
1373     (V_CUBEID_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1374                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1375                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1376                   0, 0, 0, 0), sub3)
1377 >;
1378
1379 /********** ================== **********/
1380 /**********   VOP3 Patterns    **********/
1381 /********** ================== **********/
1382
1383 def : Pat <(f32 (fadd (fmul VSrc_32:$src0, VReg_32:$src1), VReg_32:$src2)),
1384            (V_MAD_F32 VSrc_32:$src0, VReg_32:$src1, VReg_32:$src2,
1385             0, 0, 0, 0)>;
1386
1387 /********** ================== **********/
1388 /**********   SMRD Patterns    **********/
1389 /********** ================== **********/
1390
1391 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1392   // 1. Offset as 8bit DWORD immediate
1393   def : Pat <
1394     (constant_load (SIadd64bit32bit SReg_64:$sbase, IMM8bitDWORD:$offset)),
1395     (vt (Instr_IMM SReg_64:$sbase, IMM8bitDWORD:$offset))
1396   >;
1397
1398   // 2. Offset loaded in an 32bit SGPR
1399   def : Pat <
1400     (constant_load (SIadd64bit32bit SReg_64:$sbase, imm:$offset)),
1401     (vt (Instr_SGPR SReg_64:$sbase, (S_MOV_B32 imm:$offset)))
1402   >;
1403
1404   // 3. No offset at all
1405   def : Pat <
1406     (constant_load SReg_64:$sbase),
1407     (vt (Instr_IMM SReg_64:$sbase, 0))
1408   >;
1409 }
1410
1411 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1412 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1413 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1414 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1415
1416 } // End isSI predicate