lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def isSI : Predicate<"Subtarget.getGeneration() "
  26                       "== AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  27
  28 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  29
  30 let Predicates = [isSI] in {
  31
  32 let neverHasSideEffects = 1 in {
  33
  34 let isMoveImm = 1 in {
  35 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  36 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  37 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  38 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  39 } // End isMoveImm = 1
  40
  41 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32", []>;
  42 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64", []>;
  43 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
  44 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
  45 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
  46 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
  47 } // End neverHasSideEffects = 1
  48
  49 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
  50 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
  51 ////def S_BCNT1_I32_B32 : SOP1_BCNT1 <0x0000000f, "S_BCNT1_I32_B32", []>;
  52 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
  53 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
  54 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
  55 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
  56 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
  57 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
  58 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
  59 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
  60 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
  61 //def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8", []>;
  62 //def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16", []>;
  63 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
  64 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
  65 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
  66 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
  67 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
  68 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
  69 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
  70 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
  71
  72 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
  73
  74 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
  75 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
  76 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
  77 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
  78 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
  79 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
  80 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
  81 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
  82
  83 } // End hasSideEffects = 1
  84
  85 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
  86 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
  87 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
  88 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
  89 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
  90 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
  91 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
  92 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
  93 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
  94 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
  95 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
  96 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
  97
  98 /*
  99 This instruction is disabled for now until we can figure out how to teach
 100 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 101 instructions.
 102
 103 When this instruction is enabled the code generator sometimes produces this
 104 invalid sequence:
 105
 106 SCC = S_CMPK_EQ_I32 SGPR0, imm
 107 VCC = COPY SCC
 108 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 109
 110 def S_CMPK_EQ_I32 : SOPK <
 111   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 112   "S_CMPK_EQ_I32",
 113   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 114 >;
 115 */
 116
 117 let isCompare = 1 in {
 118 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 119 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 120 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 121 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 122 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 123 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 124 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 125 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 126 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 127 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 128 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 129 } // End isCompare = 1
 130
 131 def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 132 def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 133 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 134 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 135 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 136 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 137 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 138 //def EXP : EXP_ <0x00000000, "EXP", []>;
 139
 140 let isCompare = 1 in {
 141
 142 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 143 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_LT>;
 144 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_EQ>;
 145 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_LE>;
 146 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_GT>;
 147 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32", f32, COND_NE>;
 148 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_GE>;
 149 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32">;
 150 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32">;
 151 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 152 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 153 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 154 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 155 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_NE>;
 156 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 157 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 158
 159 let hasSideEffects = 1, Defs = [EXEC] in {
 160
 161 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 162 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 163 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 164 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 165 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 166 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 167 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 168 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 169 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 170 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 171 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 172 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 173 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 174 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 175 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 176 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 177
 178 } // End hasSideEffects = 1, Defs = [EXEC]
 179
 180 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 181 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_LT>;
 182 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_EQ>;
 183 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_LE>;
 184 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_GT>;
 185 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 186 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_GE>;
 187 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64">;
 188 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64">;
 189 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 190 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 191 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 192 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 193 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_NE>;
 194 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 195 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 196
 197 let hasSideEffects = 1, Defs = [EXEC] in {
 198
 199 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 200 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 201 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 202 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 203 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 204 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 205 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 206 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 207 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 208 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 209 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 210 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 211 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 212 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 213 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 214 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 215
 216 } // End hasSideEffects = 1, Defs = [EXEC]
 217
 218 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 219 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 220 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 221 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 222 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 223 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 224 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 225 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 226 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 227 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 228 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 229 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 230 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 231 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 232 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 233 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 234
 235 let hasSideEffects = 1, Defs = [EXEC] in {
 236
 237 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 238 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 239 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 240 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 241 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 242 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 243 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 244 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 245 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 246 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 247 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 248 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 249 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 250 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 251 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 252 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 253
 254 } // End hasSideEffects = 1, Defs = [EXEC]
 255
 256 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 257 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 258 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 259 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 260 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 261 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 262 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 263 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 264 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 265 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 266 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 267 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 268 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 269 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 270 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 271 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 272
 273 let hasSideEffects = 1, Defs = [EXEC] in {
 274
 275 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 276 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 277 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 278 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 279 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 280 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 281 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 282 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 283 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 284 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 285 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 286 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 287 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 288 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 289 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 290 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 291
 292 } // End hasSideEffects = 1, Defs = [EXEC]
 293
 294 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 295 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_LT>;
 296 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 297 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_LE>;
 298 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_GT>;
 299 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 300 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_GE>;
 301 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 302
 303 let hasSideEffects = 1, Defs = [EXEC] in {
 304
 305 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 306 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 307 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 308 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 309 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 310 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 311 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 312 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 313
 314 } // End hasSideEffects = 1, Defs = [EXEC]
 315
 316 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 317 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64">;
 318 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64">;
 319 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64">;
 320 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64">;
 321 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64">;
 322 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64">;
 323 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 324
 325 let hasSideEffects = 1, Defs = [EXEC] in {
 326
 327 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 328 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 329 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 330 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 331 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 332 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 333 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 334 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 335
 336 } // End hasSideEffects = 1, Defs = [EXEC]
 337
 338 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 339 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32">;
 340 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32">;
 341 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32">;
 342 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32">;
 343 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32">;
 344 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32">;
 345 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 346
 347 let hasSideEffects = 1, Defs = [EXEC] in {
 348
 349 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 350 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 351 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 352 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 353 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 354 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 355 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 356 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 357
 358 } // End hasSideEffects = 1, Defs = [EXEC]
 359
 360 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 361 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64">;
 362 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64">;
 363 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64">;
 364 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64">;
 365 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64">;
 366 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64">;
 367 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 368
 369 let hasSideEffects = 1, Defs = [EXEC] in {
 370
 371 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 372 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 373 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 374 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 375 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 376 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 377 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 378 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 379
 380 } // End hasSideEffects = 1, Defs = [EXEC]
 381
 382 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 383
 384 let hasSideEffects = 1, Defs = [EXEC] in {
 385 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 386 } // End hasSideEffects = 1, Defs = [EXEC]
 387
 388 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 389
 390 let hasSideEffects = 1, Defs = [EXEC] in {
 391 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 392 } // End hasSideEffects = 1, Defs = [EXEC]
 393
 394 } // End isCompare = 1
 395
 396 def DS_ADD_U32_RTN : DS_1A1D_RET <0x20, "DS_ADD_U32_RTN", VReg_32>;
 397 def DS_SUB_U32_RTN : DS_1A1D_RET <0x21, "DS_SUB_U32_RTN", VReg_32>;
 398 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 399 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 400 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 401 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 402 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 403 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 404 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 405 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 406
 407 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 408 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 409 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 410 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 411 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 412 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 413 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 414 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 415 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 416 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 417 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 418 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 419 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 420 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 421 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 422
 423 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 424   0x00000018, "BUFFER_STORE_BYTE", VReg_32
 425 >;
 426
 427 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 428   0x0000001a, "BUFFER_STORE_SHORT", VReg_32
 429 >;
 430
 431 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 432   0x0000001c, "BUFFER_STORE_DWORD", VReg_32
 433 >;
 434
 435 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 436   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64
 437 >;
 438
 439 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 440   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128
 441 >;
 442 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 443 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 444 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 445 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 446 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 447 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 448 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 449 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 450 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 451 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 452 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 453 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 454 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 455 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 456 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 457 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 458 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 459 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 460 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 461 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 462 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 463 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 464 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 465 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 466 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 467 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 468 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 469 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 470 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 471 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 472 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 473 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 474 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 475 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 476 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 477 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 478 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 479 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 480 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 481 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 482 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 483 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 484 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 485 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 486
 487 let mayLoad = 1 in {
 488
 489 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SReg_32>;
 490 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
 491 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
 492 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
 493 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
 494
 495 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
 496   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SReg_32
 497 >;
 498
 499 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
 500   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
 501 >;
 502
 503 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
 504   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
 505 >;
 506
 507 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
 508   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
 509 >;
 510
 511 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
 512   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
 513 >;
 514
 515 } // mayLoad = 1
 516
 517 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
 518 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
 519 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 520 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 521 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 522 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 523 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 524 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 525 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 526 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 527 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 528 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 529 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 530 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 531 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 532 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 533 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 534 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 535 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 536 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 537 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 538 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 539 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 540 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 541 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 542 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 543 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 544 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 545 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 546 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 547 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 548 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 549 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 550 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 551 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 552 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 553 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 554 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 555 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 556 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 557 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 558 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 559 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 560 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 561 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 562 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 563 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 564 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 565 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 566 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 567 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 568 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 569 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 570 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 571 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 572 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 573 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 574 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 575 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 576 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 577 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 578 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 579 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 580 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 581 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 582 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 583 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 584 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 585 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 586 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 587 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 588 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 589 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 590 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 591 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 592 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 593 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 594 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 595 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 596 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 597 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 598 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 599 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 600 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 601 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 602 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 603 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 604 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 605 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 606 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 607 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 608 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 609 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 610 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 611 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 612 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 613 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 614 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 615
 616
 617 let neverHasSideEffects = 1, isMoveImm = 1 in {
 618 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 619 } // End neverHasSideEffects = 1, isMoveImm = 1
 620
 621 defm V_READFIRSTLANE_B32 : VOP1_32 <0x00000002, "V_READFIRSTLANE_B32", []>;
 622 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
 623   [(set i32:$dst, (fp_to_sint f64:$src0))]
 624 >;
 625 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
 626   [(set f64:$dst, (sint_to_fp i32:$src0))]
 627 >;
 628 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 629   [(set f32:$dst, (sint_to_fp i32:$src0))]
 630 >;
 631 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
 632   [(set f32:$dst, (uint_to_fp i32:$src0))]
 633 >;
 634 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
 635   [(set i32:$dst, (fp_to_uint f32:$src0))]
 636 >;
 637 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 638   [(set i32:$dst, (fp_to_sint f32:$src0))]
 639 >;
 640 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 641 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 642 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 643 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 644 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 645 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 646 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
 647   [(set f32:$dst, (fround f64:$src0))]
 648 >;
 649 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
 650   [(set f64:$dst, (fextend f32:$src0))]
 651 >;
 652 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 653 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 654 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 655 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 656 //defm V_CVT_U32_F64 : VOP1_32 <0x00000015, "V_CVT_U32_F64", []>;
 657 //defm V_CVT_F64_U32 : VOP1_64 <0x00000016, "V_CVT_F64_U32", []>;
 658 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 659   [(set f32:$dst, (AMDGPUfract f32:$src0))]
 660 >;
 661 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
 662   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
 663 >;
 664 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
 665   [(set f32:$dst, (fceil f32:$src0))]
 666 >;
 667 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
 668   [(set f32:$dst, (frint f32:$src0))]
 669 >;
 670 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
 671   [(set f32:$dst, (ffloor f32:$src0))]
 672 >;
 673 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
 674   [(set f32:$dst, (fexp2 f32:$src0))]
 675 >;
 676 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
 677 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
 678   [(set f32:$dst, (flog2 f32:$src0))]
 679 >;
 680 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
 681 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
 682 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
 683   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
 684 >;
 685 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
 686 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
 687 defm V_RSQ_LEGACY_F32 : VOP1_32 <
 688   0x0000002d, "V_RSQ_LEGACY_F32",
 689   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
 690 >;
 691 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32", []>;
 692 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
 693   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
 694 >;
 695 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
 696 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64", []>;
 697 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
 698 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
 699   [(set f32:$dst, (fsqrt f32:$src0))]
 700 >;
 701 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
 702   [(set f64:$dst, (fsqrt f64:$src0))]
 703 >;
 704 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
 705 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
 706 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
 707 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
 708 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
 709 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
 710 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
 711 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
 712 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
 713 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
 714 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
 715 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
 716 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
 717 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
 718 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
 719 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
 720
 721 def V_INTERP_P1_F32 : VINTRP <
 722   0x00000000,
 723   (outs VReg_32:$dst),
 724   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 725   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
 726   []> {
 727   let DisableEncoding = "$m0";
 728 }
 729
 730 def V_INTERP_P2_F32 : VINTRP <
 731   0x00000001,
 732   (outs VReg_32:$dst),
 733   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 734   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
 735   []> {
 736
 737   let Constraints = "$src0 = $dst";
 738   let DisableEncoding = "$src0,$m0";
 739
 740 }
 741
 742 def V_INTERP_MOV_F32 : VINTRP <
 743   0x00000002,
 744   (outs VReg_32:$dst),
 745   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 746   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
 747   []> {
 748   let DisableEncoding = "$m0";
 749 }
 750
 751 //def S_NOP : SOPP_ <0x00000000, "S_NOP", []>;
 752
 753 let isTerminator = 1 in {
 754
 755 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 756   [(IL_retflag)]> {
 757   let SIMM16 = 0;
 758   let isBarrier = 1;
 759   let hasCtrlDep = 1;
 760 }
 761
 762 let isBranch = 1 in {
 763 def S_BRANCH : SOPP <
 764   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 765   [(br bb:$target)]> {
 766   let isBarrier = 1;
 767 }
 768
 769 let DisableEncoding = "$scc" in {
 770 def S_CBRANCH_SCC0 : SOPP <
 771   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 772   "S_CBRANCH_SCC0 $target", []
 773 >;
 774 def S_CBRANCH_SCC1 : SOPP <
 775   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 776   "S_CBRANCH_SCC1 $target",
 777   []
 778 >;
 779 } // End DisableEncoding = "$scc"
 780
 781 def S_CBRANCH_VCCZ : SOPP <
 782   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 783   "S_CBRANCH_VCCZ $target",
 784   []
 785 >;
 786 def S_CBRANCH_VCCNZ : SOPP <
 787   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 788   "S_CBRANCH_VCCNZ $target",
 789   []
 790 >;
 791
 792 let DisableEncoding = "$exec" in {
 793 def S_CBRANCH_EXECZ : SOPP <
 794   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 795   "S_CBRANCH_EXECZ $target",
 796   []
 797 >;
 798 def S_CBRANCH_EXECNZ : SOPP <
 799   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 800   "S_CBRANCH_EXECNZ $target",
 801   []
 802 >;
 803 } // End DisableEncoding = "$exec"
 804
 805
 806 } // End isBranch = 1
 807 } // End isTerminator = 1
 808
 809 let hasSideEffects = 1 in {
 810 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 811   [(int_AMDGPU_barrier_local)]
 812 > {
 813   let SIMM16 = 0;
 814   let isBarrier = 1;
 815   let hasCtrlDep = 1;
 816   let mayLoad = 1;
 817   let mayStore = 1;
 818 }
 819
 820 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 821   []
 822 >;
 823 } // End hasSideEffects
 824 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 825 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 826 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 827 //def S_SENDMSG : SOPP_ <0x00000010, "S_SENDMSG", []>;
 828 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 829 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 830 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 831 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 832 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 833 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 834
 835 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
 836   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
 837   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
 838   []
 839 >{
 840   let DisableEncoding = "$vcc";
 841 }
 842
 843 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
 844   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
 845    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
 846   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
 847   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
 848 >;
 849
 850 //f32 pattern for V_CNDMASK_B32_e64
 851 def : Pat <
 852   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
 853   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
 854 >;
 855
 856 def : Pat <
 857   (i32 (trunc i64:$val)),
 858   (EXTRACT_SUBREG $val, sub0)
 859 >;
 860
 861 //use two V_CNDMASK_B32_e64 instructions for f64
 862 def : Pat <
 863   (f64 (select i1:$src2, f64:$src1, f64:$src0)),
 864   (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
 865   (V_CNDMASK_B32_e64 (EXTRACT_SUBREG $src0, sub0),
 866                      (EXTRACT_SUBREG $src1, sub0),
 867                      $src2), sub0),
 868   (V_CNDMASK_B32_e64 (EXTRACT_SUBREG $src0, sub1),
 869                      (EXTRACT_SUBREG $src1, sub1),
 870                      $src2), sub1)
 871 >;
 872
 873 defm V_READLANE_B32 : VOP2_32 <0x00000001, "V_READLANE_B32", []>;
 874 defm V_WRITELANE_B32 : VOP2_32 <0x00000002, "V_WRITELANE_B32", []>;
 875
 876 let isCommutable = 1 in {
 877 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
 878   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
 879 >;
 880
 881 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
 882   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
 883 >;
 884 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
 885 } // End isCommutable = 1
 886
 887 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
 888
 889 let isCommutable = 1 in {
 890
 891 defm V_MUL_LEGACY_F32 : VOP2_32 <
 892   0x00000007, "V_MUL_LEGACY_F32",
 893   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
 894 >;
 895
 896 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
 897   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
 898 >;
 899
 900
 901 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
 902   [(set i32:$dst, (mul I24:$src0, I24:$src1))]
 903 >;
 904 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
 905 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
 906   [(set i32:$dst, (mul U24:$src0, U24:$src1))]
 907 >;
 908 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
 909
 910
 911 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
 912   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
 913 >;
 914
 915 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
 916   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
 917 >;
 918
 919 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
 920 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
 921 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
 922   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 923 >;
 924 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
 925   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 926 >;
 927 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
 928   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 929 >;
 930 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
 931   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 932 >;
 933
 934 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
 935   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 936 >;
 937 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
 938
 939 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
 940   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 941 >;
 942 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
 943
 944 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
 945   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 946 >;
 947 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
 948
 949 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
 950   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 951 >;
 952 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
 953   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 954 >;
 955 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
 956   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 957 >;
 958
 959 } // End isCommutable = 1
 960
 961 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32", []>;
 962 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
 963 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
 964 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
 965 //defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
 966 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
 967 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
 968
 969 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
 970 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32",
 971   [(set i32:$dst, (add (i32 VSrc_32:$src0), (i32 VReg_32:$src1)))]
 972 >;
 973
 974 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32",
 975   [(set i32:$dst, (sub i32:$src0, i32:$src1))]
 976 >;
 977 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], "V_SUB_I32">;
 978
 979 let Uses = [VCC] in { // Carry-out comes from VCC
 980 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32", []>;
 981 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32", []>;
 982 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], "V_SUBB_U32">;
 983 } // End Uses = [VCC]
 984 } // End isCommutable = 1, Defs = [VCC]
 985
 986 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
 987 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
 988 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
 989 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
 990 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
 991  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
 992 >;
 993 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
 994 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
 995 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32", []>;
 996 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32", []>;
 997 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32", []>;
 998 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32", []>;
 999 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32", []>;
1000 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32", []>;
1001 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32", []>;
1002 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32", []>;
1003 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32", []>;
1004 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32", []>;
1005 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32", []>;
1006 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32", []>;
1007 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
1008 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
1009 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
1010 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
1011 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
1012
1013 let neverHasSideEffects = 1 in {
1014
1015 def V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1016 def V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32", []>;
1017 def V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1018   [(set i32:$dst, (add (mul I24:$src0, I24:$src1), i32:$src2))]
1019 >;
1020 def V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1021   [(set i32:$dst, (add (mul U24:$src0, U24:$src1), i32:$src2))]
1022 >;
1023
1024 } // End neverHasSideEffects
1025 def V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1026 def V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1027 def V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1028 def V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1029 def V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32", []>;
1030 def V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32", []>;
1031 def V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32", []>;
1032 defm : BFIPatterns <V_BFI_B32>;
1033 def V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1034   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1035 >;
1036 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1037   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1038 >;
1039 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1040 def V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1041 def : ROTRPattern <V_ALIGNBIT_B32>;
1042
1043 def V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1044 def V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1045 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1046 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1047 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1048 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1049 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1050 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1051 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1052 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1053 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1054 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1055 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1056 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1057 def V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1058 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1059 def V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1060 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1061
1062 def V_LSHL_B64 : VOP3_64_Shift <0x00000161, "V_LSHL_B64",
1063   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1064 >;
1065 def V_LSHR_B64 : VOP3_64_Shift <0x00000162, "V_LSHR_B64",
1066   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1067 >;
1068 def V_ASHR_I64 : VOP3_64_Shift <0x00000163, "V_ASHR_I64",
1069   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1070 >;
1071
1072 let isCommutable = 1 in {
1073
1074 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1075 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1076 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1077 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1078
1079 } // isCommutable = 1
1080
1081 def : Pat <
1082   (fadd f64:$src0, f64:$src1),
1083   (V_ADD_F64 $src0, $src1, (i64 0))
1084 >;
1085
1086 def : Pat <
1087   (fmul f64:$src0, f64:$src1),
1088   (V_MUL_F64 $src0, $src1, (i64 0))
1089 >;
1090
1091 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1092
1093 let isCommutable = 1 in {
1094
1095 def V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1096 def V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1097 def V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1098 def V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1099
1100 } // isCommutable = 1
1101
1102 def : Pat <
1103   (mul i32:$src0, i32:$src1),
1104   (V_MUL_LO_I32 $src0, $src1, (i32 0))
1105 >;
1106
1107 def : Pat <
1108   (mulhu i32:$src0, i32:$src1),
1109   (V_MUL_HI_U32 $src0, $src1, (i32 0))
1110 >;
1111
1112 def : Pat <
1113   (mulhs i32:$src0, i32:$src1),
1114   (V_MUL_HI_I32 $src0, $src1, (i32 0))
1115 >;
1116
1117 def V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1118 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1119 def V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1120 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1121 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1122 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1123 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1124 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1125 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
1126 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
1127 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32", []>;
1128 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32", []>;
1129 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32", []>;
1130 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32", []>;
1131 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32", []>;
1132 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32", []>;
1133 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32", []>;
1134 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32", []>;
1135
1136 def S_CSELECT_B32 : SOP2 <
1137   0x0000000a, (outs SReg_32:$dst),
1138   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
1139   []
1140 >;
1141
1142 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
1143
1144 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32", []>;
1145
1146 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
1147   [(set i64:$dst, (and i64:$src0, i64:$src1))]
1148 >;
1149
1150 def : Pat <
1151   (i1 (and i1:$src0, i1:$src1)),
1152   (S_AND_B64 $src0, $src1)
1153 >;
1154
1155 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32", []>;
1156 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64", []>;
1157 def : Pat <
1158   (i1 (or i1:$src0, i1:$src1)),
1159   (S_OR_B64 $src0, $src1)
1160 >;
1161 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32", []>;
1162 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
1163   [(set i1:$dst, (xor i1:$src0, i1:$src1))]
1164 >;
1165 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
1166 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
1167 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
1168 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
1169 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
1170 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
1171 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
1172 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
1173 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
1174 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
1175 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32", []>;
1176 def S_LSHL_B64 : SOP2_64 <0x0000001f, "S_LSHL_B64", []>;
1177 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32", []>;
1178 def S_LSHR_B64 : SOP2_64 <0x00000021, "S_LSHR_B64", []>;
1179 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32", []>;
1180 def S_ASHR_I64 : SOP2_64 <0x00000023, "S_ASHR_I64", []>;
1181 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
1182 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
1183 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
1184 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
1185 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
1186 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
1187 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
1188 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
1189 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
1190
1191 let isCodeGenOnly = 1, isPseudo = 1 in {
1192
1193 def LOAD_CONST : AMDGPUShaderInst <
1194   (outs GPRF32:$dst),
1195   (ins i32imm:$src),
1196   "LOAD_CONST $dst, $src",
1197   [(set GPRF32:$dst, (int_AMDGPU_load_const imm:$src))]
1198 >;
1199
1200 // SI pseudo instructions. These are used by the CFG structurizer pass
1201 // and should be lowered to ISA instructions prior to codegen.
1202
1203 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1204     Uses = [EXEC], Defs = [EXEC] in {
1205
1206 let isBranch = 1, isTerminator = 1 in {
1207
1208 def SI_IF : InstSI <
1209   (outs SReg_64:$dst),
1210   (ins SReg_64:$vcc, brtarget:$target),
1211   "SI_IF $dst, $vcc, $target",
1212   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1213 >;
1214
1215 def SI_ELSE : InstSI <
1216   (outs SReg_64:$dst),
1217   (ins SReg_64:$src, brtarget:$target),
1218   "SI_ELSE $dst, $src, $target",
1219   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]> {
1220
1221   let Constraints = "$src = $dst";
1222 }
1223
1224 def SI_LOOP : InstSI <
1225   (outs),
1226   (ins SReg_64:$saved, brtarget:$target),
1227   "SI_LOOP $saved, $target",
1228   [(int_SI_loop i64:$saved, bb:$target)]
1229 >;
1230
1231 } // end isBranch = 1, isTerminator = 1
1232
1233 def SI_BREAK : InstSI <
1234   (outs SReg_64:$dst),
1235   (ins SReg_64:$src),
1236   "SI_ELSE $dst, $src",
1237   [(set i64:$dst, (int_SI_break i64:$src))]
1238 >;
1239
1240 def SI_IF_BREAK : InstSI <
1241   (outs SReg_64:$dst),
1242   (ins SReg_64:$vcc, SReg_64:$src),
1243   "SI_IF_BREAK $dst, $vcc, $src",
1244   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1245 >;
1246
1247 def SI_ELSE_BREAK : InstSI <
1248   (outs SReg_64:$dst),
1249   (ins SReg_64:$src0, SReg_64:$src1),
1250   "SI_ELSE_BREAK $dst, $src0, $src1",
1251   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1252 >;
1253
1254 def SI_END_CF : InstSI <
1255   (outs),
1256   (ins SReg_64:$saved),
1257   "SI_END_CF $saved",
1258   [(int_SI_end_cf i64:$saved)]
1259 >;
1260
1261 def SI_KILL : InstSI <
1262   (outs),
1263   (ins VReg_32:$src),
1264   "SI_KIL $src",
1265   [(int_AMDGPU_kill f32:$src)]
1266 >;
1267
1268 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1269   // Uses = [EXEC], Defs = [EXEC]
1270
1271 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1272
1273 def SI_INDIRECT_SRC : InstSI <
1274   (outs VReg_32:$dst, SReg_64:$temp),
1275   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1276   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1277   []
1278 >;
1279
1280 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1281   (outs rc:$dst, SReg_64:$temp),
1282   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1283   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1284   []
1285 > {
1286   let Constraints = "$src = $dst";
1287 }
1288
1289 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1290 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1291 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1292 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1293
1294 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1295
1296 let usesCustomInserter = 1 in {
1297
1298 // This pseudo instruction takes a pointer as input and outputs a resource
1299 // constant that can be used with the ADDR64 MUBUF instructions.
1300 def SI_ADDR64_RSRC : InstSI <
1301   (outs SReg_128:$srsrc),
1302   (ins SReg_64:$ptr),
1303   "", []
1304 >;
1305
1306 def V_SUB_F64 : InstSI <
1307   (outs VReg_64:$dst),
1308   (ins VReg_64:$src0, VReg_64:$src1),
1309   "V_SUB_F64 $dst, $src0, $src1",
1310   []
1311 >;
1312
1313 } // end usesCustomInserter
1314
1315 } // end IsCodeGenOnly, isPseudo
1316
1317 def : Pat<
1318   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1319   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1320 >;
1321
1322 def : Pat <
1323   (int_AMDGPU_kilp),
1324   (SI_KILL (V_MOV_B32_e32 0xbf800000))
1325 >;
1326
1327 /* int_SI_vs_load_input */
1328 def : Pat<
1329   (SIload_input i128:$tlst, IMM12bit:$attr_offset, i32:$buf_idx_vgpr),
1330   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset)
1331 >;
1332
1333 /* int_SI_export */
1334 def : Pat <
1335   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1336                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1337   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1338        $src0, $src1, $src2, $src3)
1339 >;
1340
1341 def : Pat <
1342   (f64 (fsub f64:$src0, f64:$src1)),
1343   (V_SUB_F64 $src0, $src1)
1344 >;
1345
1346 /********** ======================= **********/
1347 /********** Image sampling patterns **********/
1348 /********** ======================= **********/
1349
1350 /* SIsample for simple 1D texture lookup */
1351 def : Pat <
1352   (SIsample i32:$addr, v32i8:$rsrc, i128:$sampler, imm),
1353   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1354 >;
1355
1356 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1357     (name vt:$addr, v32i8:$rsrc, i128:$sampler, imm),
1358     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1359 >;
1360
1361 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1362     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_RECT),
1363     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1364 >;
1365
1366 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1367     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_ARRAY),
1368     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1369 >;
1370
1371 class SampleShadowPattern<SDNode name, MIMG opcode,
1372                           ValueType vt> : Pat <
1373     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW),
1374     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1375 >;
1376
1377 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1378                                ValueType vt> : Pat <
1379     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW_ARRAY),
1380     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1381 >;
1382
1383 /* SIsample* for texture lookups consuming more address parameters */
1384 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1385                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1386 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1387   def : SamplePattern <SIsample, sample, addr_type>;
1388   def : SampleRectPattern <SIsample, sample, addr_type>;
1389   def : SampleArrayPattern <SIsample, sample, addr_type>;
1390   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1391   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1392
1393   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1394   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1395   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1396   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1397
1398   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1399   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1400   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1401   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1402
1403   def : SamplePattern <SIsampled, sample_d, addr_type>;
1404   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1405   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1406   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1407 }
1408
1409 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
1410                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
1411                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
1412                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
1413                       v2i32>;
1414 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
1415                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
1416                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
1417                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
1418                       v4i32>;
1419 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
1420                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
1421                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
1422                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
1423                       v8i32>;
1424 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
1425                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
1426                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
1427                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
1428                       v16i32>;
1429
1430 /* int_SI_imageload for texture fetches consuming varying address parameters */
1431 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1432     (name addr_type:$addr, v32i8:$rsrc, imm),
1433     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1434 >;
1435
1436 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1437     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1438     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1439 >;
1440
1441 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1442     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1443     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1444 >;
1445
1446 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1447     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1448     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1449 >;
1450
1451 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1452   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1453   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1454 }
1455
1456 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1457   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1458   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
1459 }
1460
1461 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
1462 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
1463
1464 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
1465 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
1466
1467 /* Image resource information */
1468 def : Pat <
1469   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1470   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1471 >;
1472
1473 def : Pat <
1474   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1475   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1476 >;
1477
1478 def : Pat <
1479   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
1480   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1481 >;
1482
1483 /********** ============================================ **********/
1484 /********** Extraction, Insertion, Building and Casting  **********/
1485 /********** ============================================ **********/
1486
1487 foreach Index = 0-2 in {
1488   def Extract_Element_v2i32_#Index : Extract_Element <
1489     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1490   >;
1491   def Insert_Element_v2i32_#Index : Insert_Element <
1492     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1493   >;
1494
1495   def Extract_Element_v2f32_#Index : Extract_Element <
1496     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1497   >;
1498   def Insert_Element_v2f32_#Index : Insert_Element <
1499     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1500   >;
1501 }
1502
1503 foreach Index = 0-3 in {
1504   def Extract_Element_v4i32_#Index : Extract_Element <
1505     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1506   >;
1507   def Insert_Element_v4i32_#Index : Insert_Element <
1508     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1509   >;
1510
1511   def Extract_Element_v4f32_#Index : Extract_Element <
1512     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1513   >;
1514   def Insert_Element_v4f32_#Index : Insert_Element <
1515     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1516   >;
1517 }
1518
1519 foreach Index = 0-7 in {
1520   def Extract_Element_v8i32_#Index : Extract_Element <
1521     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1522   >;
1523   def Insert_Element_v8i32_#Index : Insert_Element <
1524     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1525   >;
1526
1527   def Extract_Element_v8f32_#Index : Extract_Element <
1528     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1529   >;
1530   def Insert_Element_v8f32_#Index : Insert_Element <
1531     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1532   >;
1533 }
1534
1535 foreach Index = 0-15 in {
1536   def Extract_Element_v16i32_#Index : Extract_Element <
1537     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1538   >;
1539   def Insert_Element_v16i32_#Index : Insert_Element <
1540     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1541   >;
1542
1543   def Extract_Element_v16f32_#Index : Extract_Element <
1544     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1545   >;
1546   def Insert_Element_v16f32_#Index : Insert_Element <
1547     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1548   >;
1549 }
1550
1551 def : BitConvert <i32, f32, SReg_32>;
1552 def : BitConvert <i32, f32, VReg_32>;
1553
1554 def : BitConvert <f32, i32, SReg_32>;
1555 def : BitConvert <f32, i32, VReg_32>;
1556
1557 def : BitConvert <i64, f64, VReg_64>;
1558
1559 def : BitConvert <f64, i64, VReg_64>;
1560
1561 def : BitConvert <v2f32, v2i32, VReg_64>;
1562 def : BitConvert <v2i32, v2f32, VReg_64>;
1563 def : BitConvert <v2i32, i64, VReg_64>;
1564
1565 def : BitConvert <v4f32, v4i32, VReg_128>;
1566 def : BitConvert <v4i32, v4f32, VReg_128>;
1567 def : BitConvert <v4i32, i128,  VReg_128>;
1568 def : BitConvert <i128, v4i32,  VReg_128>;
1569
1570 def : BitConvert <v8i32, v32i8, SReg_256>;
1571 def : BitConvert <v32i8, v8i32, SReg_256>;
1572 def : BitConvert <v8i32, v32i8, VReg_256>;
1573 def : BitConvert <v32i8, v8i32, VReg_256>;
1574
1575 /********** =================== **********/
1576 /********** Src & Dst modifiers **********/
1577 /********** =================== **********/
1578
1579 def : Pat <
1580   (int_AMDIL_clamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1581   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1582    0 /* ABS */, 1 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1583 >;
1584
1585 def : Pat <
1586   (fabs f32:$src),
1587   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1588    1 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1589 >;
1590
1591 def : Pat <
1592   (fneg f32:$src),
1593   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1594    0 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 1 /* NEG */)
1595 >;
1596
1597 /********** ================== **********/
1598 /********** Immediate Patterns **********/
1599 /********** ================== **********/
1600
1601 def : Pat <
1602   (SGPRImm<(i32 imm)>:$imm),
1603   (S_MOV_B32 imm:$imm)
1604 >;
1605
1606 def : Pat <
1607   (SGPRImm<(f32 fpimm)>:$imm),
1608   (S_MOV_B32 fpimm:$imm)
1609 >;
1610
1611 def : Pat <
1612   (i32 imm:$imm),
1613   (V_MOV_B32_e32 imm:$imm)
1614 >;
1615
1616 def : Pat <
1617   (f32 fpimm:$imm),
1618   (V_MOV_B32_e32 fpimm:$imm)
1619 >;
1620
1621 def : Pat <
1622   (i1 imm:$imm),
1623   (S_MOV_B64 imm:$imm)
1624 >;
1625
1626 def : Pat <
1627   (i64 InlineImm<i64>:$imm),
1628   (S_MOV_B64 InlineImm<i64>:$imm)
1629 >;
1630
1631 // i64 immediates aren't supported in hardware, split it into two 32bit values
1632 def : Pat <
1633   (i64 imm:$imm),
1634   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1635     (S_MOV_B32 (i32 (LO32 imm:$imm))), sub0),
1636     (S_MOV_B32 (i32 (HI32 imm:$imm))), sub1)
1637 >;
1638
1639 def : Pat <
1640   (f64 fpimm:$imm),
1641   (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
1642     (V_MOV_B32_e32 (f32 (LO32f fpimm:$imm))), sub0),
1643     (V_MOV_B32_e32 (f32 (HI32f fpimm:$imm))), sub1)
1644 >;
1645
1646 /********** ===================== **********/
1647 /********** Interpolation Paterns **********/
1648 /********** ===================== **********/
1649
1650 def : Pat <
1651   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
1652   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
1653 >;
1654
1655 def : Pat <
1656   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
1657   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
1658                                     imm:$attr_chan, imm:$attr, i32:$params),
1659                    (EXTRACT_SUBREG $ij, sub1),
1660                    imm:$attr_chan, imm:$attr, $params)
1661 >;
1662
1663 /********** ================== **********/
1664 /********** Intrinsic Patterns **********/
1665 /********** ================== **********/
1666
1667 /* llvm.AMDGPU.pow */
1668 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
1669
1670 def : Pat <
1671   (int_AMDGPU_div f32:$src0, f32:$src1),
1672   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
1673 >;
1674
1675 def : Pat<
1676   (fdiv f32:$src0, f32:$src1),
1677   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
1678 >;
1679
1680 def : Pat<
1681   (fdiv f64:$src0, f64:$src1),
1682   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
1683 >;
1684
1685 def : Pat <
1686   (fcos f32:$src0),
1687   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1688 >;
1689
1690 def : Pat <
1691   (fsin f32:$src0),
1692   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1693 >;
1694
1695 def : Pat <
1696   (int_AMDGPU_cube v4f32:$src),
1697   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
1698     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
1699                   (EXTRACT_SUBREG $src, sub1),
1700                   (EXTRACT_SUBREG $src, sub2)),
1701                    sub0),
1702     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
1703                   (EXTRACT_SUBREG $src, sub1),
1704                   (EXTRACT_SUBREG $src, sub2)),
1705                    sub1),
1706     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
1707                   (EXTRACT_SUBREG $src, sub1),
1708                   (EXTRACT_SUBREG $src, sub2)),
1709                    sub2),
1710     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
1711                   (EXTRACT_SUBREG $src, sub1),
1712                   (EXTRACT_SUBREG $src, sub2)),
1713                    sub3)
1714 >;
1715
1716 def : Pat <
1717   (i32 (sext i1:$src0)),
1718   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
1719 >;
1720
1721 // 1. Offset as 8bit DWORD immediate
1722 def : Pat <
1723   (SIload_constant i128:$sbase, IMM8bitDWORD:$offset),
1724   (S_BUFFER_LOAD_DWORD_IMM $sbase, IMM8bitDWORD:$offset)
1725 >;
1726
1727 // 2. Offset loaded in an 32bit SGPR
1728 def : Pat <
1729   (SIload_constant i128:$sbase, imm:$offset),
1730   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1731 >;
1732
1733 // 3. Offset in an 32Bit VGPR
1734 def : Pat <
1735   (SIload_constant i128:$sbase, i32:$voff),
1736   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff)
1737 >;
1738
1739 // The multiplication scales from [0,1] to the unsigned integer range
1740 def : Pat <
1741   (AMDGPUurecip i32:$src0),
1742   (V_CVT_U32_F32_e32
1743     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
1744                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
1745 >;
1746
1747 def : Pat <
1748   (int_SI_tid),
1749   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
1750                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0, 0, 0))
1751 >;
1752
1753 /********** ================== **********/
1754 /**********   VOP3 Patterns    **********/
1755 /********** ================== **********/
1756
1757 def : Pat <
1758   (f32 (fadd (fmul f32:$src0, f32:$src1), f32:$src2)),
1759   (V_MAD_F32 $src0, $src1, $src2)
1760 >;
1761
1762 /********** ======================= **********/
1763 /**********   Load/Store Patterns   **********/
1764 /********** ======================= **********/
1765
1766 class DSReadPat <DS inst, ValueType vt, PatFrag frag> : Pat <
1767   (frag i32:$src0),
1768   (vt (inst 0, $src0, $src0, $src0, 0, 0))
1769 >;
1770
1771 def : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
1772 def : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
1773 def : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
1774 def : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
1775 def : DSReadPat <DS_READ_B32, i32, local_load>;
1776 def : Pat <
1777     (local_load i32:$src0),
1778     (i32 (DS_READ_B32 0, $src0, $src0, $src0, 0, 0))
1779 >;
1780
1781 class DSWritePat <DS inst, ValueType vt, PatFrag frag> : Pat <
1782   (frag i32:$src1, i32:$src0),
1783   (inst 0, $src0, $src1, $src1, 0, 0)
1784 >;
1785
1786 def : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
1787 def : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
1788 def : DSWritePat <DS_WRITE_B32, i32, local_store>;
1789
1790 def : Pat <(atomic_load_add_local i32:$ptr, i32:$val),
1791            (DS_ADD_U32_RTN 0, $ptr, $val, 0, 0)>;
1792
1793 def : Pat <(atomic_load_sub_local i32:$ptr, i32:$val),
1794            (DS_SUB_U32_RTN 0, $ptr, $val, 0, 0)>;
1795
1796 /********** ================== **********/
1797 /**********   SMRD Patterns    **********/
1798 /********** ================== **********/
1799
1800 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1801
1802   // 1. Offset as 8bit DWORD immediate
1803   def : Pat <
1804     (constant_load (SIadd64bit32bit i64:$sbase, IMM8bitDWORD:$offset)),
1805     (vt (Instr_IMM $sbase, IMM8bitDWORD:$offset))
1806   >;
1807
1808   // 2. Offset loaded in an 32bit SGPR
1809   def : Pat <
1810     (constant_load (SIadd64bit32bit i64:$sbase, imm:$offset)),
1811     (vt (Instr_SGPR $sbase, (S_MOV_B32 imm:$offset)))
1812   >;
1813
1814   // 3. No offset at all
1815   def : Pat <
1816     (constant_load i64:$sbase),
1817     (vt (Instr_IMM $sbase, 0))
1818   >;
1819 }
1820
1821 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1822 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1823 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1824 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1825 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, i128>;
1826 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1827 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1828 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1829 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1830
1831 //===----------------------------------------------------------------------===//
1832 // MUBUF Patterns
1833 //===----------------------------------------------------------------------===//
1834
1835 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
1836                               PatFrag global_ld, PatFrag constant_ld> {
1837   def : Pat <
1838     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
1839     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
1840   >;
1841
1842   def : Pat <
1843     (vt (global_ld i64:$ptr)),
1844     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
1845   >;
1846
1847   def : Pat <
1848      (vt (global_ld (add i64:$ptr, i64:$offset))),
1849      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
1850   >;
1851
1852   def : Pat <
1853      (vt (constant_ld (add i64:$ptr, i64:$offset))),
1854      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
1855   >;
1856 }
1857
1858 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
1859                           sextloadi8_global, sextloadi8_constant>;
1860 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
1861                           az_extloadi8_global, az_extloadi8_constant>;
1862 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
1863                           sextloadi16_global, sextloadi16_constant>;
1864 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
1865                           az_extloadi16_global, az_extloadi16_constant>;
1866 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
1867                           global_load, constant_load>;
1868 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
1869                           global_load, constant_load>;
1870 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
1871                           az_extloadi32_global, az_extloadi32_constant>;
1872 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
1873                           global_load, constant_load>;
1874 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
1875                           global_load, constant_load>;
1876
1877 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> {
1878
1879   def : Pat <
1880     (st vt:$value, i64:$ptr),
1881     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
1882   >;
1883
1884   def : Pat <
1885     (st vt:$value, (add i64:$ptr, i64:$offset)),
1886     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
1887    >;
1888 }
1889
1890 defm : MUBUFStore_Pattern <BUFFER_STORE_BYTE, i32, truncstorei8_global>;
1891 defm : MUBUFStore_Pattern <BUFFER_STORE_SHORT, i32, truncstorei16_global>;
1892 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32, global_store>;
1893 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64, global_store>;
1894 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32, global_store>;
1895 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32, global_store>;
1896
1897 //===----------------------------------------------------------------------===//
1898 // MTBUF Patterns
1899 //===----------------------------------------------------------------------===//
1900
1901 // TBUFFER_STORE_FORMAT_*, addr64=0
1902 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
1903   (SItbuffer_store i128:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
1904                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
1905                    imm:$nfmt, imm:$offen, imm:$idxen,
1906                    imm:$glc, imm:$slc, imm:$tfe),
1907   (opcode
1908     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
1909     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
1910     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
1911 >;
1912
1913 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
1914 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
1915 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
1916 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
1917
1918 /********** ====================== **********/
1919 /**********   Indirect adressing   **********/
1920 /********** ====================== **********/
1921
1922 multiclass SI_INDIRECT_Pattern <ValueType vt, SI_INDIRECT_DST IndDst> {
1923
1924   // 1. Extract with offset
1925   def : Pat<
1926     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
1927     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
1928   >;
1929
1930   // 2. Extract without offset
1931   def : Pat<
1932     (vector_extract vt:$vec, i32:$idx),
1933     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
1934   >;
1935
1936   // 3. Insert with offset
1937   def : Pat<
1938     (vector_insert vt:$vec, f32:$val, (add i32:$idx, imm:$off)),
1939     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
1940   >;
1941
1942   // 4. Insert without offset
1943   def : Pat<
1944     (vector_insert vt:$vec, f32:$val, i32:$idx),
1945     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
1946   >;
1947 }
1948
1949 defm : SI_INDIRECT_Pattern <v2f32, SI_INDIRECT_DST_V2>;
1950 defm : SI_INDIRECT_Pattern <v4f32, SI_INDIRECT_DST_V4>;
1951 defm : SI_INDIRECT_Pattern <v8f32, SI_INDIRECT_DST_V8>;
1952 defm : SI_INDIRECT_Pattern <v16f32, SI_INDIRECT_DST_V16>;
1953
1954 /********** =============== **********/
1955 /**********   Conditions    **********/
1956 /********** =============== **********/
1957
1958 def : Pat<
1959   (i1 (setcc f32:$src0, f32:$src1, SETO)),
1960   (V_CMP_O_F32_e64 $src0, $src1)
1961 >;
1962
1963 def : Pat<
1964   (i1 (setcc f32:$src0, f32:$src1, SETUO)),
1965   (V_CMP_U_F32_e64 $src0, $src1)
1966 >;
1967
1968 //============================================================================//
1969 // Miscellaneous Patterns
1970 //===----------------------------------------------------------------------===//
1971
1972 def : Pat <
1973   (i64 (trunc i128:$x)),
1974   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1975     (i32 (EXTRACT_SUBREG $x, sub0)), sub0),
1976     (i32 (EXTRACT_SUBREG $x, sub1)), sub1)
1977 >;
1978
1979 def : Pat <
1980   (or i64:$a, i64:$b),
1981   (INSERT_SUBREG
1982     (INSERT_SUBREG (IMPLICIT_DEF),
1983       (V_OR_B32_e32 (EXTRACT_SUBREG $a, sub0), (EXTRACT_SUBREG $b, sub0)), sub0),
1984     (V_OR_B32_e32 (EXTRACT_SUBREG $a, sub1), (EXTRACT_SUBREG $b, sub1)), sub1)
1985 >;
1986
1987 //============================================================================//
1988 // Miscellaneous Optimization Patterns
1989 //============================================================================//
1990
1991 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
1992
1993 } // End isSI predicate