lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isGCN : Predicate<"Subtarget->getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31 def isSI : Predicate<"Subtarget->getGeneration() "
  32                       "== AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  33 def isSICI : Predicate<
  34   "Subtarget->getGeneration() == AMDGPUSubtarget::SOUTHERN_ISLANDS ||"
  35   "Subtarget->getGeneration() == AMDGPUSubtarget::SEA_ISLANDS"
  36 >;
  37 def isCI : Predicate<"Subtarget->getGeneration() "
  38                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  39 def isVI : Predicate <
  40   "Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS"
  41 >;
  42
  43 def HasFlatAddressSpace : Predicate<"Subtarget.hasFlatAddressSpace()">;
  44
  45 def SWaitMatchClass : AsmOperandClass {
  46   let Name = "SWaitCnt";
  47   let RenderMethod = "addImmOperands";
  48   let ParserMethod = "parseSWaitCntOps";
  49 }
  50
  51 def WAIT_FLAG : InstFlag<"printWaitFlag"> {
  52   let ParserMatchClass = SWaitMatchClass;
  53 }
  54
  55 let SubtargetPredicate = isGCN in {
  56
  57 //===----------------------------------------------------------------------===//
  58 // EXP Instructions
  59 //===----------------------------------------------------------------------===//
  60
  61 defm EXP : EXP_m;
  62
  63 //===----------------------------------------------------------------------===//
  64 // SMRD Instructions
  65 //===----------------------------------------------------------------------===//
  66
  67 let mayLoad = 1 in {
  68
  69 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  70 // SMRD instructions, because the SGPR_32 register class does not include M0
  71 // and writing to M0 from an SMRD instruction will hang the GPU.
  72 defm S_LOAD_DWORD : SMRD_Helper <0x00, "s_load_dword", SReg_64, SGPR_32>;
  73 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "s_load_dwordx2", SReg_64, SReg_64>;
  74 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "s_load_dwordx4", SReg_64, SReg_128>;
  75 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "s_load_dwordx8", SReg_64, SReg_256>;
  76 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "s_load_dwordx16", SReg_64, SReg_512>;
  77
  78 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  79   0x08, "s_buffer_load_dword", SReg_128, SGPR_32
  80 >;
  81
  82 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  83   0x09, "s_buffer_load_dwordx2", SReg_128, SReg_64
  84 >;
  85
  86 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  87   0x0a, "s_buffer_load_dwordx4", SReg_128, SReg_128
  88 >;
  89
  90 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  91   0x0b, "s_buffer_load_dwordx8", SReg_128, SReg_256
  92 >;
  93
  94 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  95   0x0c, "s_buffer_load_dwordx16", SReg_128, SReg_512
  96 >;
  97
  98 } // mayLoad = 1
  99
 100 //def S_MEMTIME : SMRD_ <0x0000001e, "s_memtime", []>;
 101 //def S_DCACHE_INV : SMRD_ <0x0000001f, "s_dcache_inv", []>;
 102
 103 //===----------------------------------------------------------------------===//
 104 // SOP1 Instructions
 105 //===----------------------------------------------------------------------===//
 106
 107 let isMoveImm = 1 in {
 108   let isReMaterializable = 1 in {
 109     defm S_MOV_B32 : SOP1_32 <sop1<0x03, 0x00>, "s_mov_b32", []>;
 110     defm S_MOV_B64 : SOP1_64 <sop1<0x04, 0x01>, "s_mov_b64", []>;
 111   } // let isRematerializeable = 1
 112
 113   let Uses = [SCC] in {
 114     defm S_CMOV_B32 : SOP1_32 <sop1<0x05, 0x02>, "s_cmov_b32", []>;
 115     defm S_CMOV_B64 : SOP1_64 <sop1<0x06, 0x03>, "s_cmov_b64", []>;
 116   } // End Uses = [SCC]
 117 } // End isMoveImm = 1
 118
 119 let Defs = [SCC] in {
 120   defm S_NOT_B32 : SOP1_32 <sop1<0x07, 0x04>, "s_not_b32",
 121     [(set i32:$dst, (not i32:$src0))]
 122   >;
 123
 124   defm S_NOT_B64 : SOP1_64 <sop1<0x08, 0x05>, "s_not_b64",
 125     [(set i64:$dst, (not i64:$src0))]
 126   >;
 127   defm S_WQM_B32 : SOP1_32 <sop1<0x09, 0x06>, "s_wqm_b32", []>;
 128   defm S_WQM_B64 : SOP1_64 <sop1<0x0a, 0x07>, "s_wqm_b64", []>;
 129 } // End Defs = [SCC]
 130
 131
 132 defm S_BREV_B32 : SOP1_32 <sop1<0x0b, 0x08>, "s_brev_b32",
 133   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
 134 >;
 135 defm S_BREV_B64 : SOP1_64 <sop1<0x0c, 0x09>, "s_brev_b64", []>;
 136
 137 let Defs = [SCC] in {
 138   defm S_BCNT0_I32_B32 : SOP1_32 <sop1<0x0d, 0x0a>, "s_bcnt0_i32_b32", []>;
 139   defm S_BCNT0_I32_B64 : SOP1_32_64 <sop1<0x0e, 0x0b>, "s_bcnt0_i32_b64", []>;
 140   defm S_BCNT1_I32_B32 : SOP1_32 <sop1<0x0f, 0x0c>, "s_bcnt1_i32_b32",
 141     [(set i32:$dst, (ctpop i32:$src0))]
 142   >;
 143   defm S_BCNT1_I32_B64 : SOP1_32_64 <sop1<0x10, 0x0d>, "s_bcnt1_i32_b64", []>;
 144 } // End Defs = [SCC]
 145
 146 defm S_FF0_I32_B32 : SOP1_32 <sop1<0x11, 0x0e>, "s_ff0_i32_b32", []>;
 147 defm S_FF0_I32_B64 : SOP1_32_64 <sop1<0x12, 0x0f>, "s_ff0_i32_b64", []>;
 148 defm S_FF1_I32_B32 : SOP1_32 <sop1<0x13, 0x10>, "s_ff1_i32_b32",
 149   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
 150 >;
 151 defm S_FF1_I32_B64 : SOP1_32_64 <sop1<0x14, 0x11>, "s_ff1_i32_b64", []>;
 152
 153 defm S_FLBIT_I32_B32 : SOP1_32 <sop1<0x15, 0x12>, "s_flbit_i32_b32",
 154   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
 155 >;
 156
 157 defm S_FLBIT_I32_B64 : SOP1_32_64 <sop1<0x16, 0x13>, "s_flbit_i32_b64", []>;
 158 defm S_FLBIT_I32 : SOP1_32 <sop1<0x17, 0x14>, "s_flbit_i32",
 159   [(set i32:$dst, (int_AMDGPU_flbit_i32 i32:$src0))]
 160 >;
 161 defm S_FLBIT_I32_I64 : SOP1_32_64 <sop1<0x18, 0x15>, "s_flbit_i32_i64", []>;
 162 defm S_SEXT_I32_I8 : SOP1_32 <sop1<0x19, 0x16>, "s_sext_i32_i8",
 163   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 164 >;
 165 defm S_SEXT_I32_I16 : SOP1_32 <sop1<0x1a, 0x17>, "s_sext_i32_i16",
 166   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 167 >;
 168
 169 defm S_BITSET0_B32 : SOP1_32 <sop1<0x1b, 0x18>, "s_bitset0_b32", []>;
 170 defm S_BITSET0_B64 : SOP1_64 <sop1<0x1c, 0x19>, "s_bitset0_b64", []>;
 171 defm S_BITSET1_B32 : SOP1_32 <sop1<0x1d, 0x1a>, "s_bitset1_b32", []>;
 172 defm S_BITSET1_B64 : SOP1_64 <sop1<0x1e, 0x1b>, "s_bitset1_b64", []>;
 173 defm S_GETPC_B64 : SOP1_64_0 <sop1<0x1f, 0x1c>, "s_getpc_b64", []>;
 174 defm S_SETPC_B64 : SOP1_64 <sop1<0x20, 0x1d>, "s_setpc_b64", []>;
 175 defm S_SWAPPC_B64 : SOP1_64 <sop1<0x21, 0x1e>, "s_swappc_b64", []>;
 176 defm S_RFE_B64 : SOP1_64 <sop1<0x22, 0x1f>, "s_rfe_b64", []>;
 177
 178 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC] in {
 179
 180 defm S_AND_SAVEEXEC_B64 : SOP1_64 <sop1<0x24, 0x20>, "s_and_saveexec_b64", []>;
 181 defm S_OR_SAVEEXEC_B64 : SOP1_64 <sop1<0x25, 0x21>, "s_or_saveexec_b64", []>;
 182 defm S_XOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x26, 0x22>, "s_xor_saveexec_b64", []>;
 183 defm S_ANDN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x27, 0x23>, "s_andn2_saveexec_b64", []>;
 184 defm S_ORN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x28, 0x24>, "s_orn2_saveexec_b64", []>;
 185 defm S_NAND_SAVEEXEC_B64 : SOP1_64 <sop1<0x29, 0x25>, "s_nand_saveexec_b64", []>;
 186 defm S_NOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2a, 0x26>, "s_nor_saveexec_b64", []>;
 187 defm S_XNOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2b, 0x27>, "s_xnor_saveexec_b64", []>;
 188
 189 } // End hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC]
 190
 191 defm S_QUADMASK_B32 : SOP1_32 <sop1<0x2c, 0x28>, "s_quadmask_b32", []>;
 192 defm S_QUADMASK_B64 : SOP1_64 <sop1<0x2d, 0x29>, "s_quadmask_b64", []>;
 193 defm S_MOVRELS_B32 : SOP1_32 <sop1<0x2e, 0x2a>, "s_movrels_b32", []>;
 194 defm S_MOVRELS_B64 : SOP1_64 <sop1<0x2f, 0x2b>, "s_movrels_b64", []>;
 195 defm S_MOVRELD_B32 : SOP1_32 <sop1<0x30, 0x2c>, "s_movreld_b32", []>;
 196 defm S_MOVRELD_B64 : SOP1_64 <sop1<0x31, 0x2d>, "s_movreld_b64", []>;
 197 defm S_CBRANCH_JOIN : SOP1_1 <sop1<0x32, 0x2e>, "s_cbranch_join", []>;
 198 defm S_MOV_REGRD_B32 : SOP1_32 <sop1<0x33, 0x2f>, "s_mov_regrd_b32", []>;
 199 let Defs = [SCC] in {
 200   defm S_ABS_I32 : SOP1_32 <sop1<0x34, 0x30>, "s_abs_i32", []>;
 201 } // End Defs = [SCC]
 202 defm S_MOV_FED_B32 : SOP1_32 <sop1<0x35, 0x31>, "s_mov_fed_b32", []>;
 203
 204 //===----------------------------------------------------------------------===//
 205 // SOP2 Instructions
 206 //===----------------------------------------------------------------------===//
 207
 208 let Defs = [SCC] in { // Carry out goes to SCC
 209 let isCommutable = 1 in {
 210 defm S_ADD_U32 : SOP2_32 <sop2<0x00>, "s_add_u32", []>;
 211 defm S_ADD_I32 : SOP2_32 <sop2<0x02>, "s_add_i32",
 212   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 213 >;
 214 } // End isCommutable = 1
 215
 216 defm S_SUB_U32 : SOP2_32 <sop2<0x01>, "s_sub_u32", []>;
 217 defm S_SUB_I32 : SOP2_32 <sop2<0x03>, "s_sub_i32",
 218   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 219 >;
 220
 221 let Uses = [SCC] in { // Carry in comes from SCC
 222 let isCommutable = 1 in {
 223 defm S_ADDC_U32 : SOP2_32 <sop2<0x04>, "s_addc_u32",
 224   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 225 } // End isCommutable = 1
 226
 227 defm S_SUBB_U32 : SOP2_32 <sop2<0x05>, "s_subb_u32",
 228   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 229 } // End Uses = [SCC]
 230
 231 defm S_MIN_I32 : SOP2_32 <sop2<0x06>, "s_min_i32",
 232   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 233 >;
 234 defm S_MIN_U32 : SOP2_32 <sop2<0x07>, "s_min_u32",
 235   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 236 >;
 237 defm S_MAX_I32 : SOP2_32 <sop2<0x08>, "s_max_i32",
 238   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 239 >;
 240 defm S_MAX_U32 : SOP2_32 <sop2<0x09>, "s_max_u32",
 241   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 242 >;
 243 } // End Defs = [SCC]
 244
 245 defm S_CSELECT_B32 : SOP2_SELECT_32 <sop2<0x0a>, "s_cselect_b32", []>;
 246
 247 let Uses = [SCC] in {
 248   defm S_CSELECT_B64 : SOP2_64 <sop2<0x0b>, "s_cselect_b64", []>;
 249 } // End Uses = [SCC]
 250
 251 let Defs = [SCC] in {
 252 defm S_AND_B32 : SOP2_32 <sop2<0x0e, 0x0c>, "s_and_b32",
 253   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 254 >;
 255
 256 defm S_AND_B64 : SOP2_64 <sop2<0x0f, 0x0d>, "s_and_b64",
 257   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 258 >;
 259
 260 defm S_OR_B32 : SOP2_32 <sop2<0x10, 0x0e>, "s_or_b32",
 261   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 262 >;
 263
 264 defm S_OR_B64 : SOP2_64 <sop2<0x11, 0x0f>, "s_or_b64",
 265   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 266 >;
 267
 268 defm S_XOR_B32 : SOP2_32 <sop2<0x12, 0x10>, "s_xor_b32",
 269   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 270 >;
 271
 272 defm S_XOR_B64 : SOP2_64 <sop2<0x13, 0x11>, "s_xor_b64",
 273   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 274 >;
 275 defm S_ANDN2_B32 : SOP2_32 <sop2<0x14, 0x12>, "s_andn2_b32", []>;
 276 defm S_ANDN2_B64 : SOP2_64 <sop2<0x15, 0x13>, "s_andn2_b64", []>;
 277 defm S_ORN2_B32 : SOP2_32 <sop2<0x16, 0x14>, "s_orn2_b32", []>;
 278 defm S_ORN2_B64 : SOP2_64 <sop2<0x17, 0x15>, "s_orn2_b64", []>;
 279 defm S_NAND_B32 : SOP2_32 <sop2<0x18, 0x16>, "s_nand_b32", []>;
 280 defm S_NAND_B64 : SOP2_64 <sop2<0x19, 0x17>, "s_nand_b64", []>;
 281 defm S_NOR_B32 : SOP2_32 <sop2<0x1a, 0x18>, "s_nor_b32", []>;
 282 defm S_NOR_B64 : SOP2_64 <sop2<0x1b, 0x19>, "s_nor_b64", []>;
 283 defm S_XNOR_B32 : SOP2_32 <sop2<0x1c, 0x1a>, "s_xnor_b32", []>;
 284 defm S_XNOR_B64 : SOP2_64 <sop2<0x1d, 0x1b>, "s_xnor_b64", []>;
 285 } // End Defs = [SCC]
 286
 287 // Use added complexity so these patterns are preferred to the VALU patterns.
 288 let AddedComplexity = 1 in {
 289 let Defs = [SCC] in {
 290
 291 defm S_LSHL_B32 : SOP2_32 <sop2<0x1e, 0x1c>, "s_lshl_b32",
 292   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 293 >;
 294 defm S_LSHL_B64 : SOP2_64_32 <sop2<0x1f, 0x1d>, "s_lshl_b64",
 295   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 296 >;
 297 defm S_LSHR_B32 : SOP2_32 <sop2<0x20, 0x1e>, "s_lshr_b32",
 298   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 299 >;
 300 defm S_LSHR_B64 : SOP2_64_32 <sop2<0x21, 0x1f>, "s_lshr_b64",
 301   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 302 >;
 303 defm S_ASHR_I32 : SOP2_32 <sop2<0x22, 0x20>, "s_ashr_i32",
 304   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 305 >;
 306 defm S_ASHR_I64 : SOP2_64_32 <sop2<0x23, 0x21>, "s_ashr_i64",
 307   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 308 >;
 309 } // End Defs = [SCC]
 310
 311 defm S_BFM_B32 : SOP2_32 <sop2<0x24, 0x22>, "s_bfm_b32", []>;
 312 defm S_BFM_B64 : SOP2_64 <sop2<0x25, 0x23>, "s_bfm_b64", []>;
 313 defm S_MUL_I32 : SOP2_32 <sop2<0x26, 0x24>, "s_mul_i32",
 314   [(set i32:$dst, (mul i32:$src0, i32:$src1))]
 315 >;
 316
 317 } // End AddedComplexity = 1
 318
 319 let Defs = [SCC] in {
 320 defm S_BFE_U32 : SOP2_32 <sop2<0x27, 0x25>, "s_bfe_u32", []>;
 321 defm S_BFE_I32 : SOP2_32 <sop2<0x28, 0x26>, "s_bfe_i32", []>;
 322 defm S_BFE_U64 : SOP2_64 <sop2<0x29, 0x27>, "s_bfe_u64", []>;
 323 defm S_BFE_I64 : SOP2_64_32 <sop2<0x2a, 0x28>, "s_bfe_i64", []>;
 324 } // End Defs = [SCC]
 325
 326 let sdst = 0 in {
 327 defm S_CBRANCH_G_FORK : SOP2_m <
 328   sop2<0x2b, 0x29>, "s_cbranch_g_fork", (outs),
 329   (ins SReg_64:$src0, SReg_64:$src1), "s_cbranch_g_fork $src0, $src1", []
 330 >;
 331 }
 332
 333 let Defs = [SCC] in {
 334 defm S_ABSDIFF_I32 : SOP2_32 <sop2<0x2c, 0x2a>, "s_absdiff_i32", []>;
 335 } // End Defs = [SCC]
 336
 337 //===----------------------------------------------------------------------===//
 338 // SOPC Instructions
 339 //===----------------------------------------------------------------------===//
 340
 341 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "s_cmp_eq_i32">;
 342 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "s_cmp_lg_i32">;
 343 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "s_cmp_gt_i32">;
 344 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "s_cmp_ge_i32">;
 345 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "s_cmp_lt_i32">;
 346 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "s_cmp_le_i32">;
 347 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "s_cmp_eq_u32">;
 348 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "s_cmp_lg_u32">;
 349 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "s_cmp_gt_u32">;
 350 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "s_cmp_ge_u32">;
 351 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "s_cmp_lt_u32">;
 352 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "s_cmp_le_u32">;
 353 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "s_bitcmp0_b32", []>;
 354 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "s_bitcmp1_b32", []>;
 355 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "s_bitcmp0_b64", []>;
 356 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "s_bitcmp1_b64", []>;
 357 //def S_SETVSKIP : SOPC_ <0x00000010, "s_setvskip", []>;
 358
 359 //===----------------------------------------------------------------------===//
 360 // SOPK Instructions
 361 //===----------------------------------------------------------------------===//
 362
 363 let isReMaterializable = 1 in {
 364 defm S_MOVK_I32 : SOPK_32 <sopk<0x00>, "s_movk_i32", []>;
 365 } // End isReMaterializable = 1
 366 let Uses = [SCC] in {
 367   defm S_CMOVK_I32 : SOPK_32 <sopk<0x02, 0x01>, "s_cmovk_i32", []>;
 368 }
 369
 370 let isCompare = 1 in {
 371
 372 /*
 373 This instruction is disabled for now until we can figure out how to teach
 374 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 375 instructions.
 376
 377 When this instruction is enabled the code generator sometimes produces this
 378 invalid sequence:
 379
 380 SCC = S_CMPK_EQ_I32 SGPR0, imm
 381 VCC = COPY SCC
 382 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 383
 384 defm S_CMPK_EQ_I32 : SOPK_SCC <sopk<0x03, 0x02>, "s_cmpk_eq_i32",
 385   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 386 >;
 387 */
 388
 389 defm S_CMPK_LG_I32 : SOPK_SCC <sopk<0x04, 0x03>, "s_cmpk_lg_i32", []>;
 390 defm S_CMPK_GT_I32 : SOPK_SCC <sopk<0x05, 0x04>, "s_cmpk_gt_i32", []>;
 391 defm S_CMPK_GE_I32 : SOPK_SCC <sopk<0x06, 0x05>, "s_cmpk_ge_i32", []>;
 392 defm S_CMPK_LT_I32 : SOPK_SCC <sopk<0x07, 0x06>, "s_cmpk_lt_i32", []>;
 393 defm S_CMPK_LE_I32 : SOPK_SCC <sopk<0x08, 0x07>, "s_cmpk_le_i32", []>;
 394 defm S_CMPK_EQ_U32 : SOPK_SCC <sopk<0x09, 0x08>, "s_cmpk_eq_u32", []>;
 395 defm S_CMPK_LG_U32 : SOPK_SCC <sopk<0x0a, 0x09>, "s_cmpk_lg_u32", []>;
 396 defm S_CMPK_GT_U32 : SOPK_SCC <sopk<0x0b, 0x0a>, "s_cmpk_gt_u32", []>;
 397 defm S_CMPK_GE_U32 : SOPK_SCC <sopk<0x0c, 0x0b>, "s_cmpk_ge_u32", []>;
 398 defm S_CMPK_LT_U32 : SOPK_SCC <sopk<0x0d, 0x0c>, "s_cmpk_lt_u32", []>;
 399 defm S_CMPK_LE_U32 : SOPK_SCC <sopk<0x0e, 0x0d>, "s_cmpk_le_u32", []>;
 400 } // End isCompare = 1
 401
 402 let isCommutable = 1 in {
 403   let Defs = [SCC], isCommutable = 1 in {
 404     defm S_ADDK_I32 : SOPK_32 <sopk<0x0f, 0x0e>, "s_addk_i32", []>;
 405   }
 406   defm S_MULK_I32 : SOPK_32 <sopk<0x10, 0x0f>, "s_mulk_i32", []>;
 407 }
 408
 409 //defm S_CBRANCH_I_FORK : SOPK_ <sopk<0x11, 0x10>, "s_cbranch_i_fork", []>;
 410 defm S_GETREG_B32 : SOPK_32 <sopk<0x12, 0x11>, "s_getreg_b32", []>;
 411 defm S_SETREG_B32 : SOPK_32 <sopk<0x13, 0x12>, "s_setreg_b32", []>;
 412 defm S_GETREG_REGRD_B32 : SOPK_32 <sopk<0x14, 0x13>, "s_getreg_regrd_b32", []>;
 413 //defm S_SETREG_IMM32_B32 : SOPK_32 <sopk<0x15, 0x14>, "s_setreg_imm32_b32", []>;
 414
 415 //===----------------------------------------------------------------------===//
 416 // SOPP Instructions
 417 //===----------------------------------------------------------------------===//
 418
 419 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "s_nop $simm16">;
 420
 421 let isTerminator = 1 in {
 422
 423 def S_ENDPGM : SOPP <0x00000001, (ins), "s_endpgm",
 424   [(IL_retflag)]> {
 425   let simm16 = 0;
 426   let isBarrier = 1;
 427   let hasCtrlDep = 1;
 428 }
 429
 430 let isBranch = 1 in {
 431 def S_BRANCH : SOPP <
 432   0x00000002, (ins sopp_brtarget:$simm16), "s_branch $simm16",
 433   [(br bb:$simm16)]> {
 434   let isBarrier = 1;
 435 }
 436
 437 let DisableEncoding = "$scc" in {
 438 def S_CBRANCH_SCC0 : SOPP <
 439   0x00000004, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 440   "s_cbranch_scc0 $simm16"
 441 >;
 442 def S_CBRANCH_SCC1 : SOPP <
 443   0x00000005, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 444   "s_cbranch_scc1 $simm16"
 445 >;
 446 } // End DisableEncoding = "$scc"
 447
 448 def S_CBRANCH_VCCZ : SOPP <
 449   0x00000006, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 450   "s_cbranch_vccz $simm16"
 451 >;
 452 def S_CBRANCH_VCCNZ : SOPP <
 453   0x00000007, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 454   "s_cbranch_vccnz $simm16"
 455 >;
 456
 457 let DisableEncoding = "$exec" in {
 458 def S_CBRANCH_EXECZ : SOPP <
 459   0x00000008, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 460   "s_cbranch_execz $simm16"
 461 >;
 462 def S_CBRANCH_EXECNZ : SOPP <
 463   0x00000009, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 464   "s_cbranch_execnz $simm16"
 465 >;
 466 } // End DisableEncoding = "$exec"
 467
 468
 469 } // End isBranch = 1
 470 } // End isTerminator = 1
 471
 472 let hasSideEffects = 1 in {
 473 def S_BARRIER : SOPP <0x0000000a, (ins), "s_barrier",
 474   [(int_AMDGPU_barrier_local)]
 475 > {
 476   let simm16 = 0;
 477   let isBarrier = 1;
 478   let hasCtrlDep = 1;
 479   let mayLoad = 1;
 480   let mayStore = 1;
 481 }
 482
 483 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "s_waitcnt $simm16">;
 484 def S_SETHALT : SOPP <0x0000000d, (ins i16imm:$simm16), "s_sethalt $simm16">;
 485 def S_SLEEP : SOPP <0x0000000e, (ins i16imm:$simm16), "s_sleep $simm16">;
 486 def S_SETPRIO : SOPP <0x0000000f, (ins i16imm:$sim16), "s_setprio $sim16">;
 487
 488 let Uses = [EXEC] in {
 489   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "s_sendmsg $simm16",
 490       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 491   > {
 492     let DisableEncoding = "$m0";
 493   }
 494 } // End Uses = [EXEC]
 495
 496 def S_SENDMSGHALT : SOPP <0x00000011, (ins i16imm:$simm16), "s_sendmsghalt $simm16">;
 497 def S_TRAP : SOPP <0x00000012, (ins i16imm:$simm16), "s_trap $simm16">;
 498 def S_ICACHE_INV : SOPP <0x00000013, (ins), "s_icache_inv"> {
 499         let simm16 = 0;
 500 }
 501 def S_INCPERFLEVEL : SOPP <0x00000014, (ins i16imm:$simm16), "s_incperflevel $simm16">;
 502 def S_DECPERFLEVEL : SOPP <0x00000015, (ins i16imm:$simm16), "s_decperflevel $simm16">;
 503 def S_TTRACEDATA : SOPP <0x00000016, (ins), "s_ttracedata"> {
 504   let simm16 = 0;
 505 }
 506 } // End hasSideEffects
 507
 508 //===----------------------------------------------------------------------===//
 509 // VOPC Instructions
 510 //===----------------------------------------------------------------------===//
 511
 512 let isCompare = 1, isCommutable = 1 in {
 513
 514 defm V_CMP_F_F32 : VOPC_F32 <vopc<0x0, 0x40>, "v_cmp_f_f32">;
 515 defm V_CMP_LT_F32 : VOPC_F32 <vopc<0x1, 0x41>, "v_cmp_lt_f32", COND_OLT, "v_cmp_gt_f32">;
 516 defm V_CMP_EQ_F32 : VOPC_F32 <vopc<0x2, 0x42>, "v_cmp_eq_f32", COND_OEQ>;
 517 defm V_CMP_LE_F32 : VOPC_F32 <vopc<0x3, 0x43>, "v_cmp_le_f32", COND_OLE, "v_cmp_ge_f32">;
 518 defm V_CMP_GT_F32 : VOPC_F32 <vopc<0x4, 0x44>, "v_cmp_gt_f32", COND_OGT>;
 519 defm V_CMP_LG_F32 : VOPC_F32 <vopc<0x5, 0x45>, "v_cmp_lg_f32", COND_ONE>;
 520 defm V_CMP_GE_F32 : VOPC_F32 <vopc<0x6, 0x46>, "v_cmp_ge_f32", COND_OGE>;
 521 defm V_CMP_O_F32 : VOPC_F32 <vopc<0x7, 0x47>, "v_cmp_o_f32", COND_O>;
 522 defm V_CMP_U_F32 : VOPC_F32 <vopc<0x8, 0x48>, "v_cmp_u_f32", COND_UO>;
 523 defm V_CMP_NGE_F32 : VOPC_F32 <vopc<0x9, 0x49>, "v_cmp_nge_f32",  COND_ULT, "v_cmp_nle_f32">;
 524 defm V_CMP_NLG_F32 : VOPC_F32 <vopc<0xa, 0x4a>, "v_cmp_nlg_f32", COND_UEQ>;
 525 defm V_CMP_NGT_F32 : VOPC_F32 <vopc<0xb, 0x4b>, "v_cmp_ngt_f32", COND_ULE, "v_cmp_nlt_f32">;
 526 defm V_CMP_NLE_F32 : VOPC_F32 <vopc<0xc, 0x4c>, "v_cmp_nle_f32", COND_UGT>;
 527 defm V_CMP_NEQ_F32 : VOPC_F32 <vopc<0xd, 0x4d>, "v_cmp_neq_f32", COND_UNE>;
 528 defm V_CMP_NLT_F32 : VOPC_F32 <vopc<0xe, 0x4e>, "v_cmp_nlt_f32", COND_UGE>;
 529 defm V_CMP_TRU_F32 : VOPC_F32 <vopc<0xf, 0x4f>, "v_cmp_tru_f32">;
 530
 531
 532 defm V_CMPX_F_F32 : VOPCX_F32 <vopc<0x10, 0x50>, "v_cmpx_f_f32">;
 533 defm V_CMPX_LT_F32 : VOPCX_F32 <vopc<0x11, 0x51>, "v_cmpx_lt_f32", "v_cmpx_gt_f32">;
 534 defm V_CMPX_EQ_F32 : VOPCX_F32 <vopc<0x12, 0x52>, "v_cmpx_eq_f32">;
 535 defm V_CMPX_LE_F32 : VOPCX_F32 <vopc<0x13, 0x53>, "v_cmpx_le_f32", "v_cmpx_ge_f32">;
 536 defm V_CMPX_GT_F32 : VOPCX_F32 <vopc<0x14, 0x54>, "v_cmpx_gt_f32">;
 537 defm V_CMPX_LG_F32 : VOPCX_F32 <vopc<0x15, 0x55>, "v_cmpx_lg_f32">;
 538 defm V_CMPX_GE_F32 : VOPCX_F32 <vopc<0x16, 0x56>, "v_cmpx_ge_f32">;
 539 defm V_CMPX_O_F32 : VOPCX_F32 <vopc<0x17, 0x57>, "v_cmpx_o_f32">;
 540 defm V_CMPX_U_F32 : VOPCX_F32 <vopc<0x18, 0x58>, "v_cmpx_u_f32">;
 541 defm V_CMPX_NGE_F32 : VOPCX_F32 <vopc<0x19, 0x59>, "v_cmpx_nge_f32">;
 542 defm V_CMPX_NLG_F32 : VOPCX_F32 <vopc<0x1a, 0x5a>, "v_cmpx_nlg_f32">;
 543 defm V_CMPX_NGT_F32 : VOPCX_F32 <vopc<0x1b, 0x5b>, "v_cmpx_ngt_f32">;
 544 defm V_CMPX_NLE_F32 : VOPCX_F32 <vopc<0x1c, 0x5c>, "v_cmpx_nle_f32">;
 545 defm V_CMPX_NEQ_F32 : VOPCX_F32 <vopc<0x1d, 0x5d>, "v_cmpx_neq_f32">;
 546 defm V_CMPX_NLT_F32 : VOPCX_F32 <vopc<0x1e, 0x5e>, "v_cmpx_nlt_f32">;
 547 defm V_CMPX_TRU_F32 : VOPCX_F32 <vopc<0x1f, 0x5f>, "v_cmpx_tru_f32">;
 548
 549
 550 defm V_CMP_F_F64 : VOPC_F64 <vopc<0x20, 0x60>, "v_cmp_f_f64">;
 551 defm V_CMP_LT_F64 : VOPC_F64 <vopc<0x21, 0x61>, "v_cmp_lt_f64", COND_OLT, "v_cmp_gt_f64">;
 552 defm V_CMP_EQ_F64 : VOPC_F64 <vopc<0x22, 0x62>, "v_cmp_eq_f64", COND_OEQ>;
 553 defm V_CMP_LE_F64 : VOPC_F64 <vopc<0x23, 0x63>, "v_cmp_le_f64", COND_OLE, "v_cmp_ge_f64">;
 554 defm V_CMP_GT_F64 : VOPC_F64 <vopc<0x24, 0x64>, "v_cmp_gt_f64", COND_OGT>;
 555 defm V_CMP_LG_F64 : VOPC_F64 <vopc<0x25, 0x65>, "v_cmp_lg_f64", COND_ONE>;
 556 defm V_CMP_GE_F64 : VOPC_F64 <vopc<0x26, 0x66>, "v_cmp_ge_f64", COND_OGE>;
 557 defm V_CMP_O_F64 : VOPC_F64 <vopc<0x27, 0x67>, "v_cmp_o_f64", COND_O>;
 558 defm V_CMP_U_F64 : VOPC_F64 <vopc<0x28, 0x68>, "v_cmp_u_f64", COND_UO>;
 559 defm V_CMP_NGE_F64 : VOPC_F64 <vopc<0x29, 0x69>, "v_cmp_nge_f64", COND_ULT, "v_cmp_nle_f64">;
 560 defm V_CMP_NLG_F64 : VOPC_F64 <vopc<0x2a, 0x6a>, "v_cmp_nlg_f64", COND_UEQ>;
 561 defm V_CMP_NGT_F64 : VOPC_F64 <vopc<0x2b, 0x6b>, "v_cmp_ngt_f64", COND_ULE, "v_cmp_nlt_f64">;
 562 defm V_CMP_NLE_F64 : VOPC_F64 <vopc<0x2c, 0x6c>, "v_cmp_nle_f64", COND_UGT>;
 563 defm V_CMP_NEQ_F64 : VOPC_F64 <vopc<0x2d, 0x6d>, "v_cmp_neq_f64", COND_UNE>;
 564 defm V_CMP_NLT_F64 : VOPC_F64 <vopc<0x2e, 0x6e>, "v_cmp_nlt_f64", COND_UGE>;
 565 defm V_CMP_TRU_F64 : VOPC_F64 <vopc<0x2f, 0x6f>, "v_cmp_tru_f64">;
 566
 567
 568 defm V_CMPX_F_F64 : VOPCX_F64 <vopc<0x30, 0x70>, "v_cmpx_f_f64">;
 569 defm V_CMPX_LT_F64 : VOPCX_F64 <vopc<0x31, 0x71>, "v_cmpx_lt_f64", "v_cmpx_gt_f64">;
 570 defm V_CMPX_EQ_F64 : VOPCX_F64 <vopc<0x32, 0x72>, "v_cmpx_eq_f64">;
 571 defm V_CMPX_LE_F64 : VOPCX_F64 <vopc<0x33, 0x73>, "v_cmpx_le_f64", "v_cmpx_ge_f64">;
 572 defm V_CMPX_GT_F64 : VOPCX_F64 <vopc<0x34, 0x74>, "v_cmpx_gt_f64">;
 573 defm V_CMPX_LG_F64 : VOPCX_F64 <vopc<0x35, 0x75>, "v_cmpx_lg_f64">;
 574 defm V_CMPX_GE_F64 : VOPCX_F64 <vopc<0x36, 0x76>, "v_cmpx_ge_f64">;
 575 defm V_CMPX_O_F64 : VOPCX_F64 <vopc<0x37, 0x77>, "v_cmpx_o_f64">;
 576 defm V_CMPX_U_F64 : VOPCX_F64 <vopc<0x38, 0x78>, "v_cmpx_u_f64">;
 577 defm V_CMPX_NGE_F64 : VOPCX_F64 <vopc<0x39, 0x79>, "v_cmpx_nge_f64", "v_cmpx_nle_f64">;
 578 defm V_CMPX_NLG_F64 : VOPCX_F64 <vopc<0x3a, 0x7a>, "v_cmpx_nlg_f64">;
 579 defm V_CMPX_NGT_F64 : VOPCX_F64 <vopc<0x3b, 0x7b>, "v_cmpx_ngt_f64", "v_cmpx_nlt_f64">;
 580 defm V_CMPX_NLE_F64 : VOPCX_F64 <vopc<0x3c, 0x7c>, "v_cmpx_nle_f64">;
 581 defm V_CMPX_NEQ_F64 : VOPCX_F64 <vopc<0x3d, 0x7d>, "v_cmpx_neq_f64">;
 582 defm V_CMPX_NLT_F64 : VOPCX_F64 <vopc<0x3e, 0x7e>, "v_cmpx_nlt_f64">;
 583 defm V_CMPX_TRU_F64 : VOPCX_F64 <vopc<0x3f, 0x7f>, "v_cmpx_tru_f64">;
 584
 585
 586 let SubtargetPredicate = isSICI in {
 587
 588 defm V_CMPS_F_F32 : VOPC_F32 <vopc<0x40>, "v_cmps_f_f32">;
 589 defm V_CMPS_LT_F32 : VOPC_F32 <vopc<0x41>, "v_cmps_lt_f32", COND_NULL, "v_cmps_gt_f32">;
 590 defm V_CMPS_EQ_F32 : VOPC_F32 <vopc<0x42>, "v_cmps_eq_f32">;
 591 defm V_CMPS_LE_F32 : VOPC_F32 <vopc<0x43>, "v_cmps_le_f32", COND_NULL, "v_cmps_ge_f32">;
 592 defm V_CMPS_GT_F32 : VOPC_F32 <vopc<0x44>, "v_cmps_gt_f32">;
 593 defm V_CMPS_LG_F32 : VOPC_F32 <vopc<0x45>, "v_cmps_lg_f32">;
 594 defm V_CMPS_GE_F32 : VOPC_F32 <vopc<0x46>, "v_cmps_ge_f32">;
 595 defm V_CMPS_O_F32 : VOPC_F32 <vopc<0x47>, "v_cmps_o_f32">;
 596 defm V_CMPS_U_F32 : VOPC_F32 <vopc<0x48>, "v_cmps_u_f32">;
 597 defm V_CMPS_NGE_F32 : VOPC_F32 <vopc<0x49>, "v_cmps_nge_f32", COND_NULL, "v_cmps_nle_f32">;
 598 defm V_CMPS_NLG_F32 : VOPC_F32 <vopc<0x4a>, "v_cmps_nlg_f32">;
 599 defm V_CMPS_NGT_F32 : VOPC_F32 <vopc<0x4b>, "v_cmps_ngt_f32", COND_NULL, "v_cmps_nlt_f32">;
 600 defm V_CMPS_NLE_F32 : VOPC_F32 <vopc<0x4c>, "v_cmps_nle_f32">;
 601 defm V_CMPS_NEQ_F32 : VOPC_F32 <vopc<0x4d>, "v_cmps_neq_f32">;
 602 defm V_CMPS_NLT_F32 : VOPC_F32 <vopc<0x4e>, "v_cmps_nlt_f32">;
 603 defm V_CMPS_TRU_F32 : VOPC_F32 <vopc<0x4f>, "v_cmps_tru_f32">;
 604
 605
 606 defm V_CMPSX_F_F32 : VOPCX_F32 <vopc<0x50>, "v_cmpsx_f_f32">;
 607 defm V_CMPSX_LT_F32 : VOPCX_F32 <vopc<0x51>, "v_cmpsx_lt_f32", "v_cmpsx_gt_f32">;
 608 defm V_CMPSX_EQ_F32 : VOPCX_F32 <vopc<0x52>, "v_cmpsx_eq_f32">;
 609 defm V_CMPSX_LE_F32 : VOPCX_F32 <vopc<0x53>, "v_cmpsx_le_f32", "v_cmpsx_ge_f32">;
 610 defm V_CMPSX_GT_F32 : VOPCX_F32 <vopc<0x54>, "v_cmpsx_gt_f32">;
 611 defm V_CMPSX_LG_F32 : VOPCX_F32 <vopc<0x55>, "v_cmpsx_lg_f32">;
 612 defm V_CMPSX_GE_F32 : VOPCX_F32 <vopc<0x56>, "v_cmpsx_ge_f32">;
 613 defm V_CMPSX_O_F32 : VOPCX_F32 <vopc<0x57>, "v_cmpsx_o_f32">;
 614 defm V_CMPSX_U_F32 : VOPCX_F32 <vopc<0x58>, "v_cmpsx_u_f32">;
 615 defm V_CMPSX_NGE_F32 : VOPCX_F32 <vopc<0x59>, "v_cmpsx_nge_f32", "v_cmpsx_nle_f32">;
 616 defm V_CMPSX_NLG_F32 : VOPCX_F32 <vopc<0x5a>, "v_cmpsx_nlg_f32">;
 617 defm V_CMPSX_NGT_F32 : VOPCX_F32 <vopc<0x5b>, "v_cmpsx_ngt_f32", "v_cmpsx_nlt_f32">;
 618 defm V_CMPSX_NLE_F32 : VOPCX_F32 <vopc<0x5c>, "v_cmpsx_nle_f32">;
 619 defm V_CMPSX_NEQ_F32 : VOPCX_F32 <vopc<0x5d>, "v_cmpsx_neq_f32">;
 620 defm V_CMPSX_NLT_F32 : VOPCX_F32 <vopc<0x5e>, "v_cmpsx_nlt_f32">;
 621 defm V_CMPSX_TRU_F32 : VOPCX_F32 <vopc<0x5f>, "v_cmpsx_tru_f32">;
 622
 623
 624 defm V_CMPS_F_F64 : VOPC_F64 <vopc<0x60>, "v_cmps_f_f64">;
 625 defm V_CMPS_LT_F64 : VOPC_F64 <vopc<0x61>, "v_cmps_lt_f64", COND_NULL, "v_cmps_gt_f64">;
 626 defm V_CMPS_EQ_F64 : VOPC_F64 <vopc<0x62>, "v_cmps_eq_f64">;
 627 defm V_CMPS_LE_F64 : VOPC_F64 <vopc<0x63>, "v_cmps_le_f64", COND_NULL, "v_cmps_ge_f64">;
 628 defm V_CMPS_GT_F64 : VOPC_F64 <vopc<0x64>, "v_cmps_gt_f64">;
 629 defm V_CMPS_LG_F64 : VOPC_F64 <vopc<0x65>, "v_cmps_lg_f64">;
 630 defm V_CMPS_GE_F64 : VOPC_F64 <vopc<0x66>, "v_cmps_ge_f64">;
 631 defm V_CMPS_O_F64 : VOPC_F64 <vopc<0x67>, "v_cmps_o_f64">;
 632 defm V_CMPS_U_F64 : VOPC_F64 <vopc<0x68>, "v_cmps_u_f64">;
 633 defm V_CMPS_NGE_F64 : VOPC_F64 <vopc<0x69>, "v_cmps_nge_f64", COND_NULL, "v_cmps_nle_f64">;
 634 defm V_CMPS_NLG_F64 : VOPC_F64 <vopc<0x6a>, "v_cmps_nlg_f64">;
 635 defm V_CMPS_NGT_F64 : VOPC_F64 <vopc<0x6b>, "v_cmps_ngt_f64", COND_NULL, "v_cmps_nlt_f64">;
 636 defm V_CMPS_NLE_F64 : VOPC_F64 <vopc<0x6c>, "v_cmps_nle_f64">;
 637 defm V_CMPS_NEQ_F64 : VOPC_F64 <vopc<0x6d>, "v_cmps_neq_f64">;
 638 defm V_CMPS_NLT_F64 : VOPC_F64 <vopc<0x6e>, "v_cmps_nlt_f64">;
 639 defm V_CMPS_TRU_F64 : VOPC_F64 <vopc<0x6f>, "v_cmps_tru_f64">;
 640
 641
 642 defm V_CMPSX_F_F64 : VOPCX_F64 <vopc<0x70>, "v_cmpsx_f_f64">;
 643 defm V_CMPSX_LT_F64 : VOPCX_F64 <vopc<0x71>, "v_cmpsx_lt_f64", "v_cmpsx_gt_f64">;
 644 defm V_CMPSX_EQ_F64 : VOPCX_F64 <vopc<0x72>, "v_cmpsx_eq_f64">;
 645 defm V_CMPSX_LE_F64 : VOPCX_F64 <vopc<0x73>, "v_cmpsx_le_f64", "v_cmpsx_ge_f64">;
 646 defm V_CMPSX_GT_F64 : VOPCX_F64 <vopc<0x74>, "v_cmpsx_gt_f64">;
 647 defm V_CMPSX_LG_F64 : VOPCX_F64 <vopc<0x75>, "v_cmpsx_lg_f64">;
 648 defm V_CMPSX_GE_F64 : VOPCX_F64 <vopc<0x76>, "v_cmpsx_ge_f64">;
 649 defm V_CMPSX_O_F64 : VOPCX_F64 <vopc<0x77>, "v_cmpsx_o_f64">;
 650 defm V_CMPSX_U_F64 : VOPCX_F64 <vopc<0x78>, "v_cmpsx_u_f64">;
 651 defm V_CMPSX_NGE_F64 : VOPCX_F64 <vopc<0x79>, "v_cmpsx_nge_f64", "v_cmpsx_nle_f64">;
 652 defm V_CMPSX_NLG_F64 : VOPCX_F64 <vopc<0x7a>, "v_cmpsx_nlg_f64">;
 653 defm V_CMPSX_NGT_F64 : VOPCX_F64 <vopc<0x7b>, "v_cmpsx_ngt_f64", "v_cmpsx_nlt_f64">;
 654 defm V_CMPSX_NLE_F64 : VOPCX_F64 <vopc<0x7c>, "v_cmpsx_nle_f64">;
 655 defm V_CMPSX_NEQ_F64 : VOPCX_F64 <vopc<0x7d>, "v_cmpsx_neq_f64">;
 656 defm V_CMPSX_NLT_F64 : VOPCX_F64 <vopc<0x7e>, "v_cmpsx_nlt_f64">;
 657 defm V_CMPSX_TRU_F64 : VOPCX_F64 <vopc<0x7f>, "v_cmpsx_tru_f64">;
 658
 659 } // End SubtargetPredicate = isSICI
 660
 661 defm V_CMP_F_I32 : VOPC_I32 <vopc<0x80, 0xc0>, "v_cmp_f_i32">;
 662 defm V_CMP_LT_I32 : VOPC_I32 <vopc<0x81, 0xc1>, "v_cmp_lt_i32", COND_SLT, "v_cmp_gt_i32">;
 663 defm V_CMP_EQ_I32 : VOPC_I32 <vopc<0x82, 0xc2>, "v_cmp_eq_i32", COND_EQ>;
 664 defm V_CMP_LE_I32 : VOPC_I32 <vopc<0x83, 0xc3>, "v_cmp_le_i32", COND_SLE, "v_cmp_ge_i32">;
 665 defm V_CMP_GT_I32 : VOPC_I32 <vopc<0x84, 0xc4>, "v_cmp_gt_i32", COND_SGT>;
 666 defm V_CMP_NE_I32 : VOPC_I32 <vopc<0x85, 0xc5>, "v_cmp_ne_i32", COND_NE>;
 667 defm V_CMP_GE_I32 : VOPC_I32 <vopc<0x86, 0xc6>, "v_cmp_ge_i32", COND_SGE>;
 668 defm V_CMP_T_I32 : VOPC_I32 <vopc<0x87, 0xc7>, "v_cmp_t_i32">;
 669
 670
 671 defm V_CMPX_F_I32 : VOPCX_I32 <vopc<0x90, 0xd0>, "v_cmpx_f_i32">;
 672 defm V_CMPX_LT_I32 : VOPCX_I32 <vopc<0x91, 0xd1>, "v_cmpx_lt_i32", "v_cmpx_gt_i32">;
 673 defm V_CMPX_EQ_I32 : VOPCX_I32 <vopc<0x92, 0xd2>, "v_cmpx_eq_i32">;
 674 defm V_CMPX_LE_I32 : VOPCX_I32 <vopc<0x93, 0xd3>, "v_cmpx_le_i32", "v_cmpx_ge_i32">;
 675 defm V_CMPX_GT_I32 : VOPCX_I32 <vopc<0x94, 0xd4>, "v_cmpx_gt_i32">;
 676 defm V_CMPX_NE_I32 : VOPCX_I32 <vopc<0x95, 0xd5>, "v_cmpx_ne_i32">;
 677 defm V_CMPX_GE_I32 : VOPCX_I32 <vopc<0x96, 0xd6>, "v_cmpx_ge_i32">;
 678 defm V_CMPX_T_I32 : VOPCX_I32 <vopc<0x97, 0xd7>, "v_cmpx_t_i32">;
 679
 680
 681 defm V_CMP_F_I64 : VOPC_I64 <vopc<0xa0, 0xe0>, "v_cmp_f_i64">;
 682 defm V_CMP_LT_I64 : VOPC_I64 <vopc<0xa1, 0xe1>, "v_cmp_lt_i64", COND_SLT, "v_cmp_gt_i64">;
 683 defm V_CMP_EQ_I64 : VOPC_I64 <vopc<0xa2, 0xe2>, "v_cmp_eq_i64", COND_EQ>;
 684 defm V_CMP_LE_I64 : VOPC_I64 <vopc<0xa3, 0xe3>, "v_cmp_le_i64", COND_SLE, "v_cmp_ge_i64">;
 685 defm V_CMP_GT_I64 : VOPC_I64 <vopc<0xa4, 0xe4>, "v_cmp_gt_i64", COND_SGT>;
 686 defm V_CMP_NE_I64 : VOPC_I64 <vopc<0xa5, 0xe5>, "v_cmp_ne_i64", COND_NE>;
 687 defm V_CMP_GE_I64 : VOPC_I64 <vopc<0xa6, 0xe6>, "v_cmp_ge_i64", COND_SGE>;
 688 defm V_CMP_T_I64 : VOPC_I64 <vopc<0xa7, 0xe7>, "v_cmp_t_i64">;
 689
 690
 691 defm V_CMPX_F_I64 : VOPCX_I64 <vopc<0xb0, 0xf0>, "v_cmpx_f_i64">;
 692 defm V_CMPX_LT_I64 : VOPCX_I64 <vopc<0xb1, 0xf1>, "v_cmpx_lt_i64", "v_cmpx_gt_i64">;
 693 defm V_CMPX_EQ_I64 : VOPCX_I64 <vopc<0xb2, 0xf2>, "v_cmpx_eq_i64">;
 694 defm V_CMPX_LE_I64 : VOPCX_I64 <vopc<0xb3, 0xf3>, "v_cmpx_le_i64", "v_cmpx_ge_i64">;
 695 defm V_CMPX_GT_I64 : VOPCX_I64 <vopc<0xb4, 0xf4>, "v_cmpx_gt_i64">;
 696 defm V_CMPX_NE_I64 : VOPCX_I64 <vopc<0xb5, 0xf5>, "v_cmpx_ne_i64">;
 697 defm V_CMPX_GE_I64 : VOPCX_I64 <vopc<0xb6, 0xf6>, "v_cmpx_ge_i64">;
 698 defm V_CMPX_T_I64 : VOPCX_I64 <vopc<0xb7, 0xf7>, "v_cmpx_t_i64">;
 699
 700
 701 defm V_CMP_F_U32 : VOPC_I32 <vopc<0xc0, 0xc8>, "v_cmp_f_u32">;
 702 defm V_CMP_LT_U32 : VOPC_I32 <vopc<0xc1, 0xc9>, "v_cmp_lt_u32", COND_ULT, "v_cmp_gt_u32">;
 703 defm V_CMP_EQ_U32 : VOPC_I32 <vopc<0xc2, 0xca>, "v_cmp_eq_u32", COND_EQ>;
 704 defm V_CMP_LE_U32 : VOPC_I32 <vopc<0xc3, 0xcb>, "v_cmp_le_u32", COND_ULE, "v_cmp_ge_u32">;
 705 defm V_CMP_GT_U32 : VOPC_I32 <vopc<0xc4, 0xcc>, "v_cmp_gt_u32", COND_UGT>;
 706 defm V_CMP_NE_U32 : VOPC_I32 <vopc<0xc5, 0xcd>, "v_cmp_ne_u32", COND_NE>;
 707 defm V_CMP_GE_U32 : VOPC_I32 <vopc<0xc6, 0xce>, "v_cmp_ge_u32", COND_UGE>;
 708 defm V_CMP_T_U32 : VOPC_I32 <vopc<0xc7, 0xcf>, "v_cmp_t_u32">;
 709
 710
 711 defm V_CMPX_F_U32 : VOPCX_I32 <vopc<0xd0, 0xd8>, "v_cmpx_f_u32">;
 712 defm V_CMPX_LT_U32 : VOPCX_I32 <vopc<0xd1, 0xd9>, "v_cmpx_lt_u32", "v_cmpx_gt_u32">;
 713 defm V_CMPX_EQ_U32 : VOPCX_I32 <vopc<0xd2, 0xda>, "v_cmpx_eq_u32">;
 714 defm V_CMPX_LE_U32 : VOPCX_I32 <vopc<0xd3, 0xdb>, "v_cmpx_le_u32", "v_cmpx_le_u32">;
 715 defm V_CMPX_GT_U32 : VOPCX_I32 <vopc<0xd4, 0xdc>, "v_cmpx_gt_u32">;
 716 defm V_CMPX_NE_U32 : VOPCX_I32 <vopc<0xd5, 0xdd>, "v_cmpx_ne_u32">;
 717 defm V_CMPX_GE_U32 : VOPCX_I32 <vopc<0xd6, 0xde>, "v_cmpx_ge_u32">;
 718 defm V_CMPX_T_U32 : VOPCX_I32 <vopc<0xd7, 0xdf>, "v_cmpx_t_u32">;
 719
 720
 721 defm V_CMP_F_U64 : VOPC_I64 <vopc<0xe0, 0xe8>, "v_cmp_f_u64">;
 722 defm V_CMP_LT_U64 : VOPC_I64 <vopc<0xe1, 0xe9>, "v_cmp_lt_u64", COND_ULT, "v_cmp_gt_u64">;
 723 defm V_CMP_EQ_U64 : VOPC_I64 <vopc<0xe2, 0xea>, "v_cmp_eq_u64", COND_EQ>;
 724 defm V_CMP_LE_U64 : VOPC_I64 <vopc<0xe3, 0xeb>, "v_cmp_le_u64", COND_ULE, "v_cmp_ge_u64">;
 725 defm V_CMP_GT_U64 : VOPC_I64 <vopc<0xe4, 0xec>, "v_cmp_gt_u64", COND_UGT>;
 726 defm V_CMP_NE_U64 : VOPC_I64 <vopc<0xe5, 0xed>, "v_cmp_ne_u64", COND_NE>;
 727 defm V_CMP_GE_U64 : VOPC_I64 <vopc<0xe6, 0xee>, "v_cmp_ge_u64", COND_UGE>;
 728 defm V_CMP_T_U64 : VOPC_I64 <vopc<0xe7, 0xef>, "v_cmp_t_u64">;
 729
 730 defm V_CMPX_F_U64 : VOPCX_I64 <vopc<0xf0, 0xf8>, "v_cmpx_f_u64">;
 731 defm V_CMPX_LT_U64 : VOPCX_I64 <vopc<0xf1, 0xf9>, "v_cmpx_lt_u64", "v_cmpx_gt_u64">;
 732 defm V_CMPX_EQ_U64 : VOPCX_I64 <vopc<0xf2, 0xfa>, "v_cmpx_eq_u64">;
 733 defm V_CMPX_LE_U64 : VOPCX_I64 <vopc<0xf3, 0xfb>, "v_cmpx_le_u64", "v_cmpx_ge_u64">;
 734 defm V_CMPX_GT_U64 : VOPCX_I64 <vopc<0xf4, 0xfc>, "v_cmpx_gt_u64">;
 735 defm V_CMPX_NE_U64 : VOPCX_I64 <vopc<0xf5, 0xfd>, "v_cmpx_ne_u64">;
 736 defm V_CMPX_GE_U64 : VOPCX_I64 <vopc<0xf6, 0xfe>, "v_cmpx_ge_u64">;
 737 defm V_CMPX_T_U64 : VOPCX_I64 <vopc<0xf7, 0xff>, "v_cmpx_t_u64">;
 738
 739 } // End isCompare = 1, isCommutable = 1
 740
 741 defm V_CMP_CLASS_F32 : VOPC_CLASS_F32 <vopc<0x88, 0x10>, "v_cmp_class_f32">;
 742 defm V_CMPX_CLASS_F32 : VOPCX_CLASS_F32 <vopc<0x98, 0x11>, "v_cmpx_class_f32">;
 743 defm V_CMP_CLASS_F64 : VOPC_CLASS_F64 <vopc<0xa8, 0x12>, "v_cmp_class_f64">;
 744 defm V_CMPX_CLASS_F64 : VOPCX_CLASS_F64 <vopc<0xb8, 0x13>, "v_cmpx_class_f64">;
 745
 746 //===----------------------------------------------------------------------===//
 747 // DS Instructions
 748 //===----------------------------------------------------------------------===//
 749
 750 defm DS_ADD_U32 : DS_1A1D_NORET <0x0, "ds_add_u32", VGPR_32>;
 751 defm DS_SUB_U32 : DS_1A1D_NORET <0x1, "ds_sub_u32", VGPR_32>;
 752 defm DS_RSUB_U32 : DS_1A1D_NORET <0x2, "ds_rsub_u32", VGPR_32>;
 753 defm DS_INC_U32 : DS_1A1D_NORET <0x3, "ds_inc_u32", VGPR_32>;
 754 defm DS_DEC_U32 : DS_1A1D_NORET <0x4, "ds_dec_u32", VGPR_32>;
 755 defm DS_MIN_I32 : DS_1A1D_NORET <0x5, "ds_min_i32", VGPR_32>;
 756 defm DS_MAX_I32 : DS_1A1D_NORET <0x6, "ds_max_i32", VGPR_32>;
 757 defm DS_MIN_U32 : DS_1A1D_NORET <0x7, "ds_min_u32", VGPR_32>;
 758 defm DS_MAX_U32 : DS_1A1D_NORET <0x8, "ds_max_u32", VGPR_32>;
 759 defm DS_AND_B32 : DS_1A1D_NORET <0x9, "ds_and_b32", VGPR_32>;
 760 defm DS_OR_B32 : DS_1A1D_NORET <0xa, "ds_or_b32", VGPR_32>;
 761 defm DS_XOR_B32 : DS_1A1D_NORET <0xb, "ds_xor_b32", VGPR_32>;
 762 defm DS_MSKOR_B32 : DS_1A2D_NORET <0xc, "ds_mskor_b32", VGPR_32>;
 763 let mayLoad = 0 in {
 764 defm DS_WRITE_B32 : DS_1A1D_NORET <0xd, "ds_write_b32", VGPR_32>;
 765 defm DS_WRITE2_B32 : DS_1A1D_Off8_NORET <0xe, "ds_write2_b32", VGPR_32>;
 766 defm DS_WRITE2ST64_B32 : DS_1A1D_Off8_NORET <0xf, "ds_write2st64_b32", VGPR_32>;
 767 }
 768 defm DS_CMPST_B32 : DS_1A2D_NORET <0x10, "ds_cmpst_b32", VGPR_32>;
 769 defm DS_CMPST_F32 : DS_1A2D_NORET <0x11, "ds_cmpst_f32", VGPR_32>;
 770 defm DS_MIN_F32 : DS_1A2D_NORET <0x12, "ds_min_f32", VGPR_32>;
 771 defm DS_MAX_F32 : DS_1A2D_NORET <0x13, "ds_max_f32", VGPR_32>;
 772
 773 defm DS_GWS_INIT : DS_1A_GDS <0x19, "ds_gws_init">;
 774 defm DS_GWS_SEMA_V : DS_1A_GDS <0x1a, "ds_gws_sema_v">;
 775 defm DS_GWS_SEMA_BR : DS_1A_GDS <0x1b, "ds_gws_sema_br">;
 776 defm DS_GWS_SEMA_P : DS_1A_GDS <0x1c, "ds_gws_sema_p">;
 777 defm DS_GWS_BARRIER : DS_1A_GDS <0x1d, "ds_gws_barrier">;
 778 let mayLoad = 0 in {
 779 defm DS_WRITE_B8 : DS_1A1D_NORET <0x1e, "ds_write_b8", VGPR_32>;
 780 defm DS_WRITE_B16 : DS_1A1D_NORET <0x1f, "ds_write_b16", VGPR_32>;
 781 }
 782 defm DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "ds_add_rtn_u32", VGPR_32, "ds_add_u32">;
 783 defm DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "ds_sub_rtn_u32", VGPR_32, "ds_sub_u32">;
 784 defm DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "ds_rsub_rtn_u32", VGPR_32, "ds_rsub_u32">;
 785 defm DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "ds_inc_rtn_u32", VGPR_32, "ds_inc_u32">;
 786 defm DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "ds_dec_rtn_u32", VGPR_32, "ds_dec_u32">;
 787 defm DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "ds_min_rtn_i32", VGPR_32, "ds_min_i32">;
 788 defm DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "ds_max_rtn_i32", VGPR_32, "ds_max_i32">;
 789 defm DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "ds_min_rtn_u32", VGPR_32, "ds_min_u32">;
 790 defm DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "ds_max_rtn_u32", VGPR_32, "ds_max_u32">;
 791 defm DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "ds_and_rtn_b32", VGPR_32, "ds_and_b32">;
 792 defm DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "ds_or_rtn_b32", VGPR_32, "ds_or_b32">;
 793 defm DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "ds_xor_rtn_b32", VGPR_32, "ds_xor_b32">;
 794 defm DS_MSKOR_RTN_B32 : DS_1A2D_RET <0x2c, "ds_mskor_rtn_b32", VGPR_32, "ds_mskor_b32">;
 795 defm DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "ds_wrxchg_rtn_b32", VGPR_32>;
 796 defm DS_WRXCHG2_RTN_B32 : DS_1A2D_RET <
 797   0x2e, "ds_wrxchg2_rtn_b32", VReg_64, "", VGPR_32
 798 >;
 799 defm DS_WRXCHG2ST64_RTN_B32 : DS_1A2D_RET <
 800   0x2f, "ds_wrxchg2st64_rtn_b32", VReg_64, "", VGPR_32
 801 >;
 802 defm DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "ds_cmpst_rtn_b32", VGPR_32, "ds_cmpst_b32">;
 803 defm DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "ds_cmpst_rtn_f32", VGPR_32, "ds_cmpst_f32">;
 804 defm DS_MIN_RTN_F32 : DS_1A2D_RET <0x32, "ds_min_rtn_f32", VGPR_32, "ds_min_f32">;
 805 defm DS_MAX_RTN_F32 : DS_1A2D_RET <0x33, "ds_max_rtn_f32", VGPR_32, "ds_max_f32">;
 806 let SubtargetPredicate = isCI in {
 807 defm DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "ds_wrap_rtn_f32", VGPR_32, "ds_wrap_f32">;
 808 } // End isCI
 809 defm DS_SWIZZLE_B32 : DS_1A_RET <0x35, "ds_swizzle_b32", VGPR_32>;
 810 let mayStore = 0 in {
 811 defm DS_READ_B32 : DS_1A_RET <0x36, "ds_read_b32", VGPR_32>;
 812 defm DS_READ2_B32 : DS_1A_Off8_RET <0x37, "ds_read2_b32", VReg_64>;
 813 defm DS_READ2ST64_B32 : DS_1A_Off8_RET <0x38, "ds_read2st64_b32", VReg_64>;
 814 defm DS_READ_I8 : DS_1A_RET <0x39, "ds_read_i8", VGPR_32>;
 815 defm DS_READ_U8 : DS_1A_RET <0x3a, "ds_read_u8", VGPR_32>;
 816 defm DS_READ_I16 : DS_1A_RET <0x3b, "ds_read_i16", VGPR_32>;
 817 defm DS_READ_U16 : DS_1A_RET <0x3c, "ds_read_u16", VGPR_32>;
 818 }
 819 defm DS_CONSUME : DS_0A_RET <0x3d, "ds_consume">;
 820 defm DS_APPEND : DS_0A_RET <0x3e, "ds_append">;
 821 defm DS_ORDERED_COUNT : DS_1A_RET_GDS <0x3f, "ds_ordered_count">;
 822 defm DS_ADD_U64 : DS_1A1D_NORET <0x40, "ds_add_u64", VReg_64>;
 823 defm DS_SUB_U64 : DS_1A1D_NORET <0x41, "ds_sub_u64", VReg_64>;
 824 defm DS_RSUB_U64 : DS_1A1D_NORET <0x42, "ds_rsub_u64", VReg_64>;
 825 defm DS_INC_U64 : DS_1A1D_NORET <0x43, "ds_inc_u64", VReg_64>;
 826 defm DS_DEC_U64 : DS_1A1D_NORET <0x44, "ds_dec_u64", VReg_64>;
 827 defm DS_MIN_I64 : DS_1A1D_NORET <0x45, "ds_min_i64", VReg_64>;
 828 defm DS_MAX_I64 : DS_1A1D_NORET <0x46, "ds_max_i64", VReg_64>;
 829 defm DS_MIN_U64 : DS_1A1D_NORET <0x47, "ds_min_u64", VReg_64>;
 830 defm DS_MAX_U64 : DS_1A1D_NORET <0x48, "ds_max_u64", VReg_64>;
 831 defm DS_AND_B64 : DS_1A1D_NORET <0x49, "ds_and_b64", VReg_64>;
 832 defm DS_OR_B64 : DS_1A1D_NORET <0x4a, "ds_or_b64", VReg_64>;
 833 defm DS_XOR_B64 : DS_1A1D_NORET <0x4b, "ds_xor_b64", VReg_64>;
 834 defm DS_MSKOR_B64 : DS_1A2D_NORET <0x4c, "ds_mskor_b64", VReg_64>;
 835 let mayLoad = 0 in {
 836 defm DS_WRITE_B64 : DS_1A1D_NORET <0x4d, "ds_write_b64", VReg_64>;
 837 defm DS_WRITE2_B64 : DS_1A1D_Off8_NORET <0x4E, "ds_write2_b64", VReg_64>;
 838 defm DS_WRITE2ST64_B64 : DS_1A1D_Off8_NORET <0x4f, "ds_write2st64_b64", VReg_64>;
 839 }
 840 defm DS_CMPST_B64 : DS_1A2D_NORET <0x50, "ds_cmpst_b64", VReg_64>;
 841 defm DS_CMPST_F64 : DS_1A2D_NORET <0x51, "ds_cmpst_f64", VReg_64>;
 842 defm DS_MIN_F64 : DS_1A1D_NORET <0x52, "ds_min_f64", VReg_64>;
 843 defm DS_MAX_F64 : DS_1A1D_NORET <0x53, "ds_max_f64", VReg_64>;
 844
 845 defm DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "ds_add_rtn_u64", VReg_64, "ds_add_u64">;
 846 defm DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "ds_sub_rtn_u64", VReg_64, "ds_sub_u64">;
 847 defm DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "ds_rsub_rtn_u64", VReg_64, "ds_rsub_u64">;
 848 defm DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "ds_inc_rtn_u64", VReg_64, "ds_inc_u64">;
 849 defm DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "ds_dec_rtn_u64", VReg_64, "ds_dec_u64">;
 850 defm DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "ds_min_rtn_i64", VReg_64, "ds_min_i64">;
 851 defm DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "ds_max_rtn_i64", VReg_64, "ds_max_i64">;
 852 defm DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "ds_min_rtn_u64", VReg_64, "ds_min_u64">;
 853 defm DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "ds_max_rtn_u64", VReg_64, "ds_max_u64">;
 854 defm DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "ds_and_rtn_b64", VReg_64, "ds_and_b64">;
 855 defm DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "ds_or_rtn_b64", VReg_64, "ds_or_b64">;
 856 defm DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "ds_xor_rtn_b64", VReg_64, "ds_xor_b64">;
 857 defm DS_MSKOR_RTN_B64 : DS_1A2D_RET <0x6c, "ds_mskor_rtn_b64", VReg_64, "ds_mskor_b64">;
 858 defm DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "ds_wrxchg_rtn_b64", VReg_64, "ds_wrxchg_b64">;
 859 defm DS_WRXCHG2_RTN_B64 : DS_1A2D_RET <0x6e, "ds_wrxchg2_rtn_b64", VReg_128, "ds_wrxchg2_b64", VReg_64>;
 860 defm DS_WRXCHG2ST64_RTN_B64 : DS_1A2D_RET <0x6f, "ds_wrxchg2st64_rtn_b64", VReg_128, "ds_wrxchg2st64_b64", VReg_64>;
 861 defm DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "ds_cmpst_rtn_b64", VReg_64, "ds_cmpst_b64">;
 862 defm DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "ds_cmpst_rtn_f64", VReg_64, "ds_cmpst_f64">;
 863 defm DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "ds_min_rtn_f64", VReg_64, "ds_min_f64">;
 864 defm DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "ds_max_rtn_f64", VReg_64, "ds_max_f64">;
 865
 866 let mayStore = 0 in {
 867 defm DS_READ_B64 : DS_1A_RET <0x76, "ds_read_b64", VReg_64>;
 868 defm DS_READ2_B64 : DS_1A_Off8_RET <0x77, "ds_read2_b64", VReg_128>;
 869 defm DS_READ2ST64_B64 : DS_1A_Off8_RET <0x78, "ds_read2st64_b64", VReg_128>;
 870 }
 871
 872 defm DS_ADD_SRC2_U32 : DS_1A <0x80, "ds_add_src2_u32">;
 873 defm DS_SUB_SRC2_U32 : DS_1A <0x81, "ds_sub_src2_u32">;
 874 defm DS_RSUB_SRC2_U32 : DS_1A <0x82, "ds_rsub_src2_u32">;
 875 defm DS_INC_SRC2_U32 : DS_1A <0x83, "ds_inc_src2_u32">;
 876 defm DS_DEC_SRC2_U32 : DS_1A <0x84, "ds_dec_src2_u32">;
 877 defm DS_MIN_SRC2_I32 : DS_1A <0x85, "ds_min_src2_i32">;
 878 defm DS_MAX_SRC2_I32 : DS_1A <0x86, "ds_max_src2_i32">;
 879 defm DS_MIN_SRC2_U32 : DS_1A <0x87, "ds_min_src2_u32">;
 880 defm DS_MAX_SRC2_U32 : DS_1A <0x88, "ds_max_src2_u32">;
 881 defm DS_AND_SRC2_B32 : DS_1A <0x89, "ds_and_src_b32">;
 882 defm DS_OR_SRC2_B32 : DS_1A <0x8a, "ds_or_src2_b32">;
 883 defm DS_XOR_SRC2_B32 : DS_1A <0x8b, "ds_xor_src2_b32">;
 884 defm DS_WRITE_SRC2_B32 : DS_1A <0x8c, "ds_write_src2_b32">;
 885
 886 defm DS_MIN_SRC2_F32 : DS_1A <0x92, "ds_min_src2_f32">;
 887 defm DS_MAX_SRC2_F32 : DS_1A <0x93, "ds_max_src2_f32">;
 888
 889 defm DS_ADD_SRC2_U64 : DS_1A <0xc0, "ds_add_src2_u64">;
 890 defm DS_SUB_SRC2_U64 : DS_1A <0xc1, "ds_sub_src2_u64">;
 891 defm DS_RSUB_SRC2_U64 : DS_1A <0xc2, "ds_rsub_src2_u64">;
 892 defm DS_INC_SRC2_U64 : DS_1A <0xc3, "ds_inc_src2_u64">;
 893 defm DS_DEC_SRC2_U64 : DS_1A <0xc4, "ds_dec_src2_u64">;
 894 defm DS_MIN_SRC2_I64 : DS_1A <0xc5, "ds_min_src2_i64">;
 895 defm DS_MAX_SRC2_I64 : DS_1A <0xc6, "ds_max_src2_i64">;
 896 defm DS_MIN_SRC2_U64 : DS_1A <0xc7, "ds_min_src2_u64">;
 897 defm DS_MAX_SRC2_U64 : DS_1A <0xc8, "ds_max_src2_u64">;
 898 defm DS_AND_SRC2_B64 : DS_1A <0xc9, "ds_and_src2_b64">;
 899 defm DS_OR_SRC2_B64 : DS_1A <0xca, "ds_or_src2_b64">;
 900 defm DS_XOR_SRC2_B64 : DS_1A <0xcb, "ds_xor_src2_b64">;
 901 defm DS_WRITE_SRC2_B64 : DS_1A <0xcc, "ds_write_src2_b64">;
 902
 903 defm DS_MIN_SRC2_F64 : DS_1A <0xd2, "ds_min_src2_f64">;
 904 defm DS_MAX_SRC2_F64 : DS_1A <0xd3, "ds_max_src2_f64">;
 905
 906 //let SubtargetPredicate = isCI in {
 907 // DS_CONDXCHG32_RTN_B64
 908 // DS_CONDXCHG32_RTN_B128
 909 //} // End isCI
 910
 911 //===----------------------------------------------------------------------===//
 912 // MUBUF Instructions
 913 //===----------------------------------------------------------------------===//
 914
 915 defm BUFFER_LOAD_FORMAT_X : MUBUF_Load_Helper <
 916   mubuf<0x00>, "buffer_load_format_x", VGPR_32
 917 >;
 918 defm BUFFER_LOAD_FORMAT_XY : MUBUF_Load_Helper <
 919   mubuf<0x01>, "buffer_load_format_xy", VReg_64
 920 >;
 921 defm BUFFER_LOAD_FORMAT_XYZ : MUBUF_Load_Helper <
 922   mubuf<0x02>, "buffer_load_format_xyz", VReg_96
 923 >;
 924 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <
 925   mubuf<0x03>, "buffer_load_format_xyzw", VReg_128
 926 >;
 927 defm BUFFER_STORE_FORMAT_X : MUBUF_Store_Helper <
 928   mubuf<0x04>, "buffer_store_format_x", VGPR_32
 929 >;
 930 defm BUFFER_STORE_FORMAT_XY : MUBUF_Store_Helper <
 931   mubuf<0x05>, "buffer_store_format_xy", VReg_64
 932 >;
 933 defm BUFFER_STORE_FORMAT_XYZ : MUBUF_Store_Helper <
 934   mubuf<0x06>, "buffer_store_format_xyz", VReg_96
 935 >;
 936 defm BUFFER_STORE_FORMAT_XYZW : MUBUF_Store_Helper <
 937   mubuf<0x07>, "buffer_store_format_xyzw", VReg_128
 938 >;
 939 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <
 940   mubuf<0x08, 0x10>, "buffer_load_ubyte", VGPR_32, i32, az_extloadi8_global
 941 >;
 942 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <
 943   mubuf<0x09, 0x11>, "buffer_load_sbyte", VGPR_32, i32, sextloadi8_global
 944 >;
 945 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <
 946   mubuf<0x0a, 0x12>, "buffer_load_ushort", VGPR_32, i32, az_extloadi16_global
 947 >;
 948 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <
 949   mubuf<0x0b, 0x13>, "buffer_load_sshort", VGPR_32, i32, sextloadi16_global
 950 >;
 951 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <
 952   mubuf<0x0c, 0x14>, "buffer_load_dword", VGPR_32, i32, global_load
 953 >;
 954 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <
 955   mubuf<0x0d, 0x15>, "buffer_load_dwordx2", VReg_64, v2i32, global_load
 956 >;
 957 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <
 958   mubuf<0x0e, 0x17>, "buffer_load_dwordx4", VReg_128, v4i32, global_load
 959 >;
 960
 961 defm BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 962   mubuf<0x18>, "buffer_store_byte", VGPR_32, i32, truncstorei8_global
 963 >;
 964
 965 defm BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 966   mubuf<0x1a>, "buffer_store_short", VGPR_32, i32, truncstorei16_global
 967 >;
 968
 969 defm BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 970   mubuf<0x1c>, "buffer_store_dword", VGPR_32, i32, global_store
 971 >;
 972
 973 defm BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 974   mubuf<0x1d>, "buffer_store_dwordx2", VReg_64, v2i32, global_store
 975 >;
 976
 977 defm BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 978   mubuf<0x1e, 0x1f>, "buffer_store_dwordx4", VReg_128, v4i32, global_store
 979 >;
 980
 981 defm BUFFER_ATOMIC_SWAP : MUBUF_Atomic <
 982   mubuf<0x30, 0x40>, "buffer_atomic_swap", VGPR_32, i32, atomic_swap_global
 983 >;
 984 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <mubuf<0x31, 0x41>, "buffer_atomic_cmpswap", []>;
 985 defm BUFFER_ATOMIC_ADD : MUBUF_Atomic <
 986   mubuf<0x32, 0x42>, "buffer_atomic_add", VGPR_32, i32, atomic_add_global
 987 >;
 988 defm BUFFER_ATOMIC_SUB : MUBUF_Atomic <
 989   mubuf<0x33, 0x43>, "buffer_atomic_sub", VGPR_32, i32, atomic_sub_global
 990 >;
 991 //def BUFFER_ATOMIC_RSUB : MUBUF_ <mubuf<0x34>, "buffer_atomic_rsub", []>; // isn't on CI & VI
 992 defm BUFFER_ATOMIC_SMIN : MUBUF_Atomic <
 993   mubuf<0x35, 0x44>, "buffer_atomic_smin", VGPR_32, i32, atomic_min_global
 994 >;
 995 defm BUFFER_ATOMIC_UMIN : MUBUF_Atomic <
 996   mubuf<0x36, 0x45>, "buffer_atomic_umin", VGPR_32, i32, atomic_umin_global
 997 >;
 998 defm BUFFER_ATOMIC_SMAX : MUBUF_Atomic <
 999   mubuf<0x37, 0x46>, "buffer_atomic_smax", VGPR_32, i32, atomic_max_global
1000 >;
1001 defm BUFFER_ATOMIC_UMAX : MUBUF_Atomic <
1002   mubuf<0x38, 0x47>, "buffer_atomic_umax", VGPR_32, i32, atomic_umax_global
1003 >;
1004 defm BUFFER_ATOMIC_AND : MUBUF_Atomic <
1005   mubuf<0x39, 0x48>, "buffer_atomic_and", VGPR_32, i32, atomic_and_global
1006 >;
1007 defm BUFFER_ATOMIC_OR : MUBUF_Atomic <
1008   mubuf<0x3a, 0x49>, "buffer_atomic_or", VGPR_32, i32, atomic_or_global
1009 >;
1010 defm BUFFER_ATOMIC_XOR : MUBUF_Atomic <
1011   mubuf<0x3b, 0x4a>, "buffer_atomic_xor", VGPR_32, i32, atomic_xor_global
1012 >;
1013 //def BUFFER_ATOMIC_INC : MUBUF_ <mubuf<0x3c, 0x4b>, "buffer_atomic_inc", []>;
1014 //def BUFFER_ATOMIC_DEC : MUBUF_ <mubuf<0x3d, 0x4c>, "buffer_atomic_dec", []>;
1015 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <mubuf<0x3e>, "buffer_atomic_fcmpswap", []>; // isn't on VI
1016 //def BUFFER_ATOMIC_FMIN : MUBUF_ <mubuf<0x3f>, "buffer_atomic_fmin", []>; // isn't on VI
1017 //def BUFFER_ATOMIC_FMAX : MUBUF_ <mubuf<0x40>, "buffer_atomic_fmax", []>; // isn't on VI
1018 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <mubuf<0x50, 0x60>, "buffer_atomic_swap_x2", []>;
1019 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <mubuf<0x51, 0x61>, "buffer_atomic_cmpswap_x2", []>;
1020 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <mubuf<0x52, 0x62>, "buffer_atomic_add_x2", []>;
1021 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <mubuf<0x53, 0x63>, "buffer_atomic_sub_x2", []>;
1022 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <mubuf<0x54>, "buffer_atomic_rsub_x2", []>; // isn't on CI & VI
1023 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <mubuf<0x55, 0x64>, "buffer_atomic_smin_x2", []>;
1024 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <mubuf<0x56, 0x65>, "buffer_atomic_umin_x2", []>;
1025 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <mubuf<0x57, 0x66>, "buffer_atomic_smax_x2", []>;
1026 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <mubuf<0x58, 0x67>, "buffer_atomic_umax_x2", []>;
1027 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <mubuf<0x59, 0x68>, "buffer_atomic_and_x2", []>;
1028 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <mubuf<0x5a, 0x69>, "buffer_atomic_or_x2", []>;
1029 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <mubuf<0x5b, 0x6a>, "buffer_atomic_xor_x2", []>;
1030 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <mubuf<0x5c, 0x6b>, "buffer_atomic_inc_x2", []>;
1031 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <mubuf<0x5d, 0x6c>, "buffer_atomic_dec_x2", []>;
1032 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <mubuf<0x5e>, "buffer_atomic_fcmpswap_x2", []>; // isn't on VI
1033 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <mubuf<0x5f>, "buffer_atomic_fmin_x2", []>; // isn't on VI
1034 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <mubuf<0x60>, "buffer_atomic_fmax_x2", []>; // isn't on VI
1035 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <mubuf<0x70>, "buffer_wbinvl1_sc", []>; // isn't on CI & VI
1036 //def BUFFER_WBINVL1_VOL : MUBUF_WBINVL1 <mubuf<0x70, 0x3f>, "buffer_wbinvl1_vol", []>; // isn't on SI
1037 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <mubuf<0x71, 0x3e>, "buffer_wbinvl1", []>;
1038
1039 //===----------------------------------------------------------------------===//
1040 // MTBUF Instructions
1041 //===----------------------------------------------------------------------===//
1042
1043 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "tbuffer_load_format_x", []>;
1044 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "tbuffer_load_format_xy", []>;
1045 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "tbuffer_load_format_xyz", []>;
1046 defm TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "tbuffer_load_format_xyzw", VReg_128>;
1047 defm TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "tbuffer_store_format_x", VGPR_32>;
1048 defm TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "tbuffer_store_format_xy", VReg_64>;
1049 defm TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "tbuffer_store_format_xyz", VReg_128>;
1050 defm TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "tbuffer_store_format_xyzw", VReg_128>;
1051
1052 //===----------------------------------------------------------------------===//
1053 // MIMG Instructions
1054 //===----------------------------------------------------------------------===//
1055
1056 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "image_load">;
1057 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "image_load_mip">;
1058 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"image_load_pck", 0x00000002>;
1059 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"image_load_pck_sgn", 0x00000003>;
1060 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"image_load_mip_pck", 0x00000004>;
1061 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"image_load_mip_pck_sgn", 0x00000005>;
1062 //def IMAGE_STORE : MIMG_NoPattern_ <"image_store", 0x00000008>;
1063 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"image_store_mip", 0x00000009>;
1064 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"image_store_pck", 0x0000000a>;
1065 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"image_store_mip_pck", 0x0000000b>;
1066 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "image_get_resinfo">;
1067 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"image_atomic_swap", 0x0000000f>;
1068 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"image_atomic_cmpswap", 0x00000010>;
1069 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"image_atomic_add", 0x00000011>;
1070 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"image_atomic_sub", 0x00000012>;
1071 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"image_atomic_rsub", 0x00000013>;
1072 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"image_atomic_smin", 0x00000014>;
1073 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"image_atomic_umin", 0x00000015>;
1074 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"image_atomic_smax", 0x00000016>;
1075 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"image_atomic_umax", 0x00000017>;
1076 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"image_atomic_and", 0x00000018>;
1077 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"image_atomic_or", 0x00000019>;
1078 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"image_atomic_xor", 0x0000001a>;
1079 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"image_atomic_inc", 0x0000001b>;
1080 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"image_atomic_dec", 0x0000001c>;
1081 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"image_atomic_fcmpswap", 0x0000001d>;
1082 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"image_atomic_fmin", 0x0000001e>;
1083 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"image_atomic_fmax", 0x0000001f>;
1084 defm IMAGE_SAMPLE           : MIMG_Sampler_WQM <0x00000020, "image_sample">;
1085 defm IMAGE_SAMPLE_CL        : MIMG_Sampler_WQM <0x00000021, "image_sample_cl">;
1086 defm IMAGE_SAMPLE_D         : MIMG_Sampler <0x00000022, "image_sample_d">;
1087 defm IMAGE_SAMPLE_D_CL      : MIMG_Sampler <0x00000023, "image_sample_d_cl">;
1088 defm IMAGE_SAMPLE_L         : MIMG_Sampler <0x00000024, "image_sample_l">;
1089 defm IMAGE_SAMPLE_B         : MIMG_Sampler_WQM <0x00000025, "image_sample_b">;
1090 defm IMAGE_SAMPLE_B_CL      : MIMG_Sampler_WQM <0x00000026, "image_sample_b_cl">;
1091 defm IMAGE_SAMPLE_LZ        : MIMG_Sampler <0x00000027, "image_sample_lz">;
1092 defm IMAGE_SAMPLE_C         : MIMG_Sampler_WQM <0x00000028, "image_sample_c">;
1093 defm IMAGE_SAMPLE_C_CL      : MIMG_Sampler_WQM <0x00000029, "image_sample_c_cl">;
1094 defm IMAGE_SAMPLE_C_D       : MIMG_Sampler <0x0000002a, "image_sample_c_d">;
1095 defm IMAGE_SAMPLE_C_D_CL    : MIMG_Sampler <0x0000002b, "image_sample_c_d_cl">;
1096 defm IMAGE_SAMPLE_C_L       : MIMG_Sampler <0x0000002c, "image_sample_c_l">;
1097 defm IMAGE_SAMPLE_C_B       : MIMG_Sampler_WQM <0x0000002d, "image_sample_c_b">;
1098 defm IMAGE_SAMPLE_C_B_CL    : MIMG_Sampler_WQM <0x0000002e, "image_sample_c_b_cl">;
1099 defm IMAGE_SAMPLE_C_LZ      : MIMG_Sampler <0x0000002f, "image_sample_c_lz">;
1100 defm IMAGE_SAMPLE_O         : MIMG_Sampler_WQM <0x00000030, "image_sample_o">;
1101 defm IMAGE_SAMPLE_CL_O      : MIMG_Sampler_WQM <0x00000031, "image_sample_cl_o">;
1102 defm IMAGE_SAMPLE_D_O       : MIMG_Sampler <0x00000032, "image_sample_d_o">;
1103 defm IMAGE_SAMPLE_D_CL_O    : MIMG_Sampler <0x00000033, "image_sample_d_cl_o">;
1104 defm IMAGE_SAMPLE_L_O       : MIMG_Sampler <0x00000034, "image_sample_l_o">;
1105 defm IMAGE_SAMPLE_B_O       : MIMG_Sampler_WQM <0x00000035, "image_sample_b_o">;
1106 defm IMAGE_SAMPLE_B_CL_O    : MIMG_Sampler_WQM <0x00000036, "image_sample_b_cl_o">;
1107 defm IMAGE_SAMPLE_LZ_O      : MIMG_Sampler <0x00000037, "image_sample_lz_o">;
1108 defm IMAGE_SAMPLE_C_O       : MIMG_Sampler_WQM <0x00000038, "image_sample_c_o">;
1109 defm IMAGE_SAMPLE_C_CL_O    : MIMG_Sampler_WQM <0x00000039, "image_sample_c_cl_o">;
1110 defm IMAGE_SAMPLE_C_D_O     : MIMG_Sampler <0x0000003a, "image_sample_c_d_o">;
1111 defm IMAGE_SAMPLE_C_D_CL_O  : MIMG_Sampler <0x0000003b, "image_sample_c_d_cl_o">;
1112 defm IMAGE_SAMPLE_C_L_O     : MIMG_Sampler <0x0000003c, "image_sample_c_l_o">;
1113 defm IMAGE_SAMPLE_C_B_O     : MIMG_Sampler_WQM <0x0000003d, "image_sample_c_b_o">;
1114 defm IMAGE_SAMPLE_C_B_CL_O  : MIMG_Sampler_WQM <0x0000003e, "image_sample_c_b_cl_o">;
1115 defm IMAGE_SAMPLE_C_LZ_O    : MIMG_Sampler <0x0000003f, "image_sample_c_lz_o">;
1116 defm IMAGE_GATHER4          : MIMG_Gather_WQM <0x00000040, "image_gather4">;
1117 defm IMAGE_GATHER4_CL       : MIMG_Gather_WQM <0x00000041, "image_gather4_cl">;
1118 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "image_gather4_l">;
1119 defm IMAGE_GATHER4_B        : MIMG_Gather_WQM <0x00000045, "image_gather4_b">;
1120 defm IMAGE_GATHER4_B_CL     : MIMG_Gather_WQM <0x00000046, "image_gather4_b_cl">;
1121 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "image_gather4_lz">;
1122 defm IMAGE_GATHER4_C        : MIMG_Gather_WQM <0x00000048, "image_gather4_c">;
1123 defm IMAGE_GATHER4_C_CL     : MIMG_Gather_WQM <0x00000049, "image_gather4_c_cl">;
1124 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "image_gather4_c_l">;
1125 defm IMAGE_GATHER4_C_B      : MIMG_Gather_WQM <0x0000004d, "image_gather4_c_b">;
1126 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather_WQM <0x0000004e, "image_gather4_c_b_cl">;
1127 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "image_gather4_c_lz">;
1128 defm IMAGE_GATHER4_O        : MIMG_Gather_WQM <0x00000050, "image_gather4_o">;
1129 defm IMAGE_GATHER4_CL_O     : MIMG_Gather_WQM <0x00000051, "image_gather4_cl_o">;
1130 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "image_gather4_l_o">;
1131 defm IMAGE_GATHER4_B_O      : MIMG_Gather_WQM <0x00000055, "image_gather4_b_o">;
1132 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "image_gather4_b_cl_o">;
1133 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "image_gather4_lz_o">;
1134 defm IMAGE_GATHER4_C_O      : MIMG_Gather_WQM <0x00000058, "image_gather4_c_o">;
1135 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather_WQM <0x00000059, "image_gather4_c_cl_o">;
1136 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "image_gather4_c_l_o">;
1137 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather_WQM <0x0000005d, "image_gather4_c_b_o">;
1138 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather_WQM <0x0000005e, "image_gather4_c_b_cl_o">;
1139 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "image_gather4_c_lz_o">;
1140 defm IMAGE_GET_LOD          : MIMG_Sampler_WQM <0x00000060, "image_get_lod">;
1141 defm IMAGE_SAMPLE_CD        : MIMG_Sampler <0x00000068, "image_sample_cd">;
1142 defm IMAGE_SAMPLE_CD_CL     : MIMG_Sampler <0x00000069, "image_sample_cd_cl">;
1143 defm IMAGE_SAMPLE_C_CD      : MIMG_Sampler <0x0000006a, "image_sample_c_cd">;
1144 defm IMAGE_SAMPLE_C_CD_CL   : MIMG_Sampler <0x0000006b, "image_sample_c_cd_cl">;
1145 defm IMAGE_SAMPLE_CD_O      : MIMG_Sampler <0x0000006c, "image_sample_cd_o">;
1146 defm IMAGE_SAMPLE_CD_CL_O   : MIMG_Sampler <0x0000006d, "image_sample_cd_cl_o">;
1147 defm IMAGE_SAMPLE_C_CD_O    : MIMG_Sampler <0x0000006e, "image_sample_c_cd_o">;
1148 defm IMAGE_SAMPLE_C_CD_CL_O : MIMG_Sampler <0x0000006f, "image_sample_c_cd_cl_o">;
1149 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"image_rsrc256", 0x0000007e>;
1150 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"image_sampler", 0x0000007f>;
1151
1152 //===----------------------------------------------------------------------===//
1153 // Flat Instructions
1154 //===----------------------------------------------------------------------===//
1155
1156 let Predicates = [HasFlatAddressSpace] in {
1157 def FLAT_LOAD_UBYTE : FLAT_Load_Helper <0x00000008, "flat_load_ubyte", VGPR_32>;
1158 def FLAT_LOAD_SBYTE : FLAT_Load_Helper <0x00000009, "flat_load_sbyte", VGPR_32>;
1159 def FLAT_LOAD_USHORT : FLAT_Load_Helper <0x0000000a, "flat_load_ushort", VGPR_32>;
1160 def FLAT_LOAD_SSHORT : FLAT_Load_Helper <0x0000000b, "flat_load_sshort", VGPR_32>;
1161 def FLAT_LOAD_DWORD : FLAT_Load_Helper <0x0000000c, "flat_load_dword", VGPR_32>;
1162 def FLAT_LOAD_DWORDX2 : FLAT_Load_Helper <0x0000000d, "flat_load_dwordx2", VReg_64>;
1163 def FLAT_LOAD_DWORDX4 : FLAT_Load_Helper <0x0000000e, "flat_load_dwordx4", VReg_128>;
1164 def FLAT_LOAD_DWORDX3 : FLAT_Load_Helper <0x00000010, "flat_load_dwordx3", VReg_96>;
1165
1166 def FLAT_STORE_BYTE : FLAT_Store_Helper <
1167   0x00000018, "flat_store_byte", VGPR_32
1168 >;
1169
1170 def FLAT_STORE_SHORT : FLAT_Store_Helper <
1171   0x0000001a, "flat_store_short", VGPR_32
1172 >;
1173
1174 def FLAT_STORE_DWORD : FLAT_Store_Helper <
1175   0x0000001c, "flat_store_dword", VGPR_32
1176 >;
1177
1178 def FLAT_STORE_DWORDX2 : FLAT_Store_Helper <
1179   0x0000001d, "flat_store_dwordx2", VReg_64
1180 >;
1181
1182 def FLAT_STORE_DWORDX4 : FLAT_Store_Helper <
1183   0x0000001e, "flat_store_dwordx4", VReg_128
1184 >;
1185
1186 def FLAT_STORE_DWORDX3 : FLAT_Store_Helper <
1187   0x0000001e, "flat_store_dwordx3", VReg_96
1188 >;
1189
1190 //def FLAT_ATOMIC_SWAP : FLAT_ <0x00000030, "flat_atomic_swap", []>;
1191 //def FLAT_ATOMIC_CMPSWAP : FLAT_ <0x00000031, "flat_atomic_cmpswap", []>;
1192 //def FLAT_ATOMIC_ADD : FLAT_ <0x00000032, "flat_atomic_add", []>;
1193 //def FLAT_ATOMIC_SUB : FLAT_ <0x00000033, "flat_atomic_sub", []>;
1194 //def FLAT_ATOMIC_RSUB : FLAT_ <0x00000034, "flat_atomic_rsub", []>;
1195 //def FLAT_ATOMIC_SMIN : FLAT_ <0x00000035, "flat_atomic_smin", []>;
1196 //def FLAT_ATOMIC_UMIN : FLAT_ <0x00000036, "flat_atomic_umin", []>;
1197 //def FLAT_ATOMIC_SMAX : FLAT_ <0x00000037, "flat_atomic_smax", []>;
1198 //def FLAT_ATOMIC_UMAX : FLAT_ <0x00000038, "flat_atomic_umax", []>;
1199 //def FLAT_ATOMIC_AND : FLAT_ <0x00000039, "flat_atomic_and", []>;
1200 //def FLAT_ATOMIC_OR : FLAT_ <0x0000003a, "flat_atomic_or", []>;
1201 //def FLAT_ATOMIC_XOR : FLAT_ <0x0000003b, "flat_atomic_xor", []>;
1202 //def FLAT_ATOMIC_INC : FLAT_ <0x0000003c, "flat_atomic_inc", []>;
1203 //def FLAT_ATOMIC_DEC : FLAT_ <0x0000003d, "flat_atomic_dec", []>;
1204 //def FLAT_ATOMIC_FCMPSWAP : FLAT_ <0x0000003e, "flat_atomic_fcmpswap", []>;
1205 //def FLAT_ATOMIC_FMIN : FLAT_ <0x0000003f, "flat_atomic_fmin", []>;
1206 //def FLAT_ATOMIC_FMAX : FLAT_ <0x00000040, "flat_atomic_fmax", []>;
1207 //def FLAT_ATOMIC_SWAP_X2 : FLAT_X2 <0x00000050, "flat_atomic_swap_x2", []>;
1208 //def FLAT_ATOMIC_CMPSWAP_X2 : FLAT_X2 <0x00000051, "flat_atomic_cmpswap_x2", []>;
1209 //def FLAT_ATOMIC_ADD_X2 : FLAT_X2 <0x00000052, "flat_atomic_add_x2", []>;
1210 //def FLAT_ATOMIC_SUB_X2 : FLAT_X2 <0x00000053, "flat_atomic_sub_x2", []>;
1211 //def FLAT_ATOMIC_RSUB_X2 : FLAT_X2 <0x00000054, "flat_atomic_rsub_x2", []>;
1212 //def FLAT_ATOMIC_SMIN_X2 : FLAT_X2 <0x00000055, "flat_atomic_smin_x2", []>;
1213 //def FLAT_ATOMIC_UMIN_X2 : FLAT_X2 <0x00000056, "flat_atomic_umin_x2", []>;
1214 //def FLAT_ATOMIC_SMAX_X2 : FLAT_X2 <0x00000057, "flat_atomic_smax_x2", []>;
1215 //def FLAT_ATOMIC_UMAX_X2 : FLAT_X2 <0x00000058, "flat_atomic_umax_x2", []>;
1216 //def FLAT_ATOMIC_AND_X2 : FLAT_X2 <0x00000059, "flat_atomic_and_x2", []>;
1217 //def FLAT_ATOMIC_OR_X2 : FLAT_X2 <0x0000005a, "flat_atomic_or_x2", []>;
1218 //def FLAT_ATOMIC_XOR_X2 : FLAT_X2 <0x0000005b, "flat_atomic_xor_x2", []>;
1219 //def FLAT_ATOMIC_INC_X2 : FLAT_X2 <0x0000005c, "flat_atomic_inc_x2", []>;
1220 //def FLAT_ATOMIC_DEC_X2 : FLAT_X2 <0x0000005d, "flat_atomic_dec_x2", []>;
1221 //def FLAT_ATOMIC_FCMPSWAP_X2 : FLAT_X2 <0x0000005e, "flat_atomic_fcmpswap_x2", []>;
1222 //def FLAT_ATOMIC_FMIN_X2 : FLAT_X2 <0x0000005f, "flat_atomic_fmin_x2", []>;
1223 //def FLAT_ATOMIC_FMAX_X2 : FLAT_X2 <0x00000060, "flat_atomic_fmax_x2", []>;
1224
1225 } // End HasFlatAddressSpace predicate
1226 //===----------------------------------------------------------------------===//
1227 // VOP1 Instructions
1228 //===----------------------------------------------------------------------===//
1229
1230 let vdst = 0, src0 = 0 in {
1231 defm V_NOP : VOP1_m <vop1<0x0>, (outs), (ins), "v_nop", [], "v_nop">;
1232 }
1233
1234 let isMoveImm = 1 in {
1235 defm V_MOV_B32 : VOP1Inst <vop1<0x1>, "v_mov_b32", VOP_I32_I32>;
1236 } // End isMoveImm = 1
1237
1238 let Uses = [EXEC] in {
1239
1240 // FIXME: Specify SchedRW for READFIRSTLANE_B32
1241
1242 def V_READFIRSTLANE_B32 : VOP1 <
1243   0x00000002,
1244   (outs SReg_32:$vdst),
1245   (ins VGPR_32:$src0),
1246   "v_readfirstlane_b32 $vdst, $src0",
1247   []
1248 >;
1249
1250 }
1251
1252 let SchedRW = [WriteQuarterRate32] in {
1253
1254 defm V_CVT_I32_F64 : VOP1Inst <vop1<0x3>, "v_cvt_i32_f64",
1255   VOP_I32_F64, fp_to_sint
1256 >;
1257 defm V_CVT_F64_I32 : VOP1Inst <vop1<0x4>, "v_cvt_f64_i32",
1258   VOP_F64_I32, sint_to_fp
1259 >;
1260 defm V_CVT_F32_I32 : VOP1Inst <vop1<0x5>, "v_cvt_f32_i32",
1261   VOP_F32_I32, sint_to_fp
1262 >;
1263 defm V_CVT_F32_U32 : VOP1Inst <vop1<0x6>, "v_cvt_f32_u32",
1264   VOP_F32_I32, uint_to_fp
1265 >;
1266 defm V_CVT_U32_F32 : VOP1Inst <vop1<0x7>, "v_cvt_u32_f32",
1267   VOP_I32_F32, fp_to_uint
1268 >;
1269 defm V_CVT_I32_F32 : VOP1Inst <vop1<0x8>, "v_cvt_i32_f32",
1270   VOP_I32_F32, fp_to_sint
1271 >;
1272 defm V_MOV_FED_B32 : VOP1Inst <vop1<0x9>, "v_mov_fed_b32", VOP_I32_I32>;
1273 defm V_CVT_F16_F32 : VOP1Inst <vop1<0xa>, "v_cvt_f16_f32",
1274   VOP_I32_F32, fp_to_f16
1275 >;
1276 defm V_CVT_F32_F16 : VOP1Inst <vop1<0xb>, "v_cvt_f32_f16",
1277   VOP_F32_I32, f16_to_fp
1278 >;
1279 defm V_CVT_RPI_I32_F32 : VOP1Inst <vop1<0xc>, "v_cvt_rpi_i32_f32",
1280   VOP_I32_F32, cvt_rpi_i32_f32>;
1281 defm V_CVT_FLR_I32_F32 : VOP1Inst <vop1<0xd>, "v_cvt_flr_i32_f32",
1282   VOP_I32_F32, cvt_flr_i32_f32>;
1283 defm V_CVT_OFF_F32_I4 : VOP1Inst  <vop1<0x0e>, "v_cvt_off_f32_i4", VOP_F32_I32>;
1284 defm V_CVT_F32_F64 : VOP1Inst <vop1<0xf>, "v_cvt_f32_f64",
1285   VOP_F32_F64, fround
1286 >;
1287 defm V_CVT_F64_F32 : VOP1Inst <vop1<0x10>, "v_cvt_f64_f32",
1288   VOP_F64_F32, fextend
1289 >;
1290 defm V_CVT_F32_UBYTE0 : VOP1Inst <vop1<0x11>, "v_cvt_f32_ubyte0",
1291   VOP_F32_I32, AMDGPUcvt_f32_ubyte0
1292 >;
1293 defm V_CVT_F32_UBYTE1 : VOP1Inst <vop1<0x12>, "v_cvt_f32_ubyte1",
1294   VOP_F32_I32, AMDGPUcvt_f32_ubyte1
1295 >;
1296 defm V_CVT_F32_UBYTE2 : VOP1Inst <vop1<0x13>, "v_cvt_f32_ubyte2",
1297   VOP_F32_I32, AMDGPUcvt_f32_ubyte2
1298 >;
1299 defm V_CVT_F32_UBYTE3 : VOP1Inst <vop1<0x14>, "v_cvt_f32_ubyte3",
1300   VOP_F32_I32, AMDGPUcvt_f32_ubyte3
1301 >;
1302 defm V_CVT_U32_F64 : VOP1Inst <vop1<0x15>, "v_cvt_u32_f64",
1303   VOP_I32_F64, fp_to_uint
1304 >;
1305 defm V_CVT_F64_U32 : VOP1Inst <vop1<0x16>, "v_cvt_f64_u32",
1306   VOP_F64_I32, uint_to_fp
1307 >;
1308
1309 } // let SchedRW = [WriteQuarterRate32]
1310
1311 defm V_FRACT_F32 : VOP1Inst <vop1<0x20, 0x1b>, "v_fract_f32",
1312   VOP_F32_F32, AMDGPUfract
1313 >;
1314 defm V_TRUNC_F32 : VOP1Inst <vop1<0x21, 0x1c>, "v_trunc_f32",
1315   VOP_F32_F32, ftrunc
1316 >;
1317 defm V_CEIL_F32 : VOP1Inst <vop1<0x22, 0x1d>, "v_ceil_f32",
1318   VOP_F32_F32, fceil
1319 >;
1320 defm V_RNDNE_F32 : VOP1Inst <vop1<0x23, 0x1e>, "v_rndne_f32",
1321   VOP_F32_F32, frint
1322 >;
1323 defm V_FLOOR_F32 : VOP1Inst <vop1<0x24, 0x1f>, "v_floor_f32",
1324   VOP_F32_F32, ffloor
1325 >;
1326 defm V_EXP_F32 : VOP1Inst <vop1<0x25, 0x20>, "v_exp_f32",
1327   VOP_F32_F32, fexp2
1328 >;
1329
1330 let SchedRW = [WriteQuarterRate32] in {
1331
1332 defm V_LOG_F32 : VOP1Inst <vop1<0x27, 0x21>, "v_log_f32",
1333   VOP_F32_F32, flog2
1334 >;
1335 defm V_RCP_F32 : VOP1Inst <vop1<0x2a, 0x22>, "v_rcp_f32",
1336   VOP_F32_F32, AMDGPUrcp
1337 >;
1338 defm V_RCP_IFLAG_F32 : VOP1Inst <vop1<0x2b, 0x23>, "v_rcp_iflag_f32",
1339   VOP_F32_F32
1340 >;
1341 defm V_RSQ_F32 : VOP1Inst <vop1<0x2e, 0x24>, "v_rsq_f32",
1342   VOP_F32_F32, AMDGPUrsq
1343 >;
1344
1345 } //let SchedRW = [WriteQuarterRate32]
1346
1347 let SchedRW = [WriteDouble] in {
1348
1349 defm V_RCP_F64 : VOP1Inst <vop1<0x2f, 0x25>, "v_rcp_f64",
1350   VOP_F64_F64, AMDGPUrcp
1351 >;
1352 defm V_RSQ_F64 : VOP1Inst <vop1<0x31, 0x26>, "v_rsq_f64",
1353   VOP_F64_F64, AMDGPUrsq
1354 >;
1355
1356 } // let SchedRW = [WriteDouble];
1357
1358 defm V_SQRT_F32 : VOP1Inst <vop1<0x33, 0x27>, "v_sqrt_f32",
1359   VOP_F32_F32, fsqrt
1360 >;
1361
1362 let SchedRW = [WriteDouble] in {
1363
1364 defm V_SQRT_F64 : VOP1Inst <vop1<0x34, 0x28>, "v_sqrt_f64",
1365   VOP_F64_F64, fsqrt
1366 >;
1367
1368 } // let SchedRW = [WriteDouble]
1369
1370 defm V_SIN_F32 : VOP1Inst <vop1<0x35, 0x29>, "v_sin_f32",
1371   VOP_F32_F32, AMDGPUsin
1372 >;
1373 defm V_COS_F32 : VOP1Inst <vop1<0x36, 0x2a>, "v_cos_f32",
1374   VOP_F32_F32, AMDGPUcos
1375 >;
1376 defm V_NOT_B32 : VOP1Inst <vop1<0x37, 0x2b>, "v_not_b32", VOP_I32_I32>;
1377 defm V_BFREV_B32 : VOP1Inst <vop1<0x38, 0x2c>, "v_bfrev_b32", VOP_I32_I32>;
1378 defm V_FFBH_U32 : VOP1Inst <vop1<0x39, 0x2d>, "v_ffbh_u32", VOP_I32_I32>;
1379 defm V_FFBL_B32 : VOP1Inst <vop1<0x3a, 0x2e>, "v_ffbl_b32", VOP_I32_I32>;
1380 defm V_FFBH_I32 : VOP1Inst <vop1<0x3b, 0x2f>, "v_ffbh_i32", VOP_I32_I32>;
1381 defm V_FREXP_EXP_I32_F64 : VOP1Inst <vop1<0x3c,0x30>, "v_frexp_exp_i32_f64",
1382   VOP_I32_F64
1383 >;
1384 defm V_FREXP_MANT_F64 : VOP1Inst <vop1<0x3d, 0x31>, "v_frexp_mant_f64",
1385   VOP_F64_F64
1386 >;
1387 defm V_FRACT_F64 : VOP1Inst <vop1<0x3e, 0x32>, "v_fract_f64", VOP_F64_F64>;
1388 defm V_FREXP_EXP_I32_F32 : VOP1Inst <vop1<0x3f, 0x33>, "v_frexp_exp_i32_f32",
1389   VOP_I32_F32
1390 >;
1391 defm V_FREXP_MANT_F32 : VOP1Inst <vop1<0x40, 0x34>, "v_frexp_mant_f32",
1392   VOP_F32_F32
1393 >;
1394 let vdst = 0, src0 = 0 in {
1395 defm V_CLREXCP : VOP1_m <vop1<0x41,0x35>, (outs), (ins), "v_clrexcp", [],
1396   "v_clrexcp"
1397 >;
1398 }
1399 defm V_MOVRELD_B32 : VOP1Inst <vop1<0x42, 0x36>, "v_movreld_b32", VOP_I32_I32>;
1400 defm V_MOVRELS_B32 : VOP1Inst <vop1<0x43, 0x37>, "v_movrels_b32", VOP_I32_I32>;
1401 defm V_MOVRELSD_B32 : VOP1Inst <vop1<0x44, 0x38>, "v_movrelsd_b32", VOP_I32_I32>;
1402
1403 // These instruction only exist on SI and CI
1404 let SubtargetPredicate = isSICI in {
1405
1406 let SchedRW = [WriteQuarterRate32] in {
1407
1408 defm V_LOG_CLAMP_F32 : VOP1InstSI <vop1<0x26>, "v_log_clamp_f32", VOP_F32_F32>;
1409 defm V_RCP_CLAMP_F32 : VOP1InstSI <vop1<0x28>, "v_rcp_clamp_f32", VOP_F32_F32>;
1410 defm V_RCP_LEGACY_F32 : VOP1InstSI <vop1<0x29>, "v_rcp_legacy_f32", VOP_F32_F32>;
1411 defm V_RSQ_CLAMP_F32 : VOP1InstSI <vop1<0x2c>, "v_rsq_clamp_f32",
1412   VOP_F32_F32, AMDGPUrsq_clamped
1413 >;
1414 defm V_RSQ_LEGACY_F32 : VOP1InstSI <vop1<0x2d>, "v_rsq_legacy_f32",
1415   VOP_F32_F32, AMDGPUrsq_legacy
1416 >;
1417
1418 } // End let SchedRW = [WriteQuarterRate32]
1419
1420 let SchedRW = [WriteDouble] in {
1421
1422 defm V_RCP_CLAMP_F64 : VOP1InstSI <vop1<0x30>, "v_rcp_clamp_f64", VOP_F64_F64>;
1423 defm V_RSQ_CLAMP_F64 : VOP1InstSI <vop1<0x32>, "v_rsq_clamp_f64",
1424   VOP_F64_F64, AMDGPUrsq_clamped
1425 >;
1426
1427 } // End SchedRW = [WriteDouble]
1428
1429 } // End SubtargetPredicate = isSICI
1430
1431 //===----------------------------------------------------------------------===//
1432 // VINTRP Instructions
1433 //===----------------------------------------------------------------------===//
1434
1435 // FIXME: Specify SchedRW for VINTRP insturctions.
1436 defm V_INTERP_P1_F32 : VINTRP_m <
1437   0x00000000, "v_interp_p1_f32",
1438   (outs VGPR_32:$dst),
1439   (ins VGPR_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1440   "v_interp_p1_f32 $dst, $i, $attr_chan, $attr, [$m0]",
1441   "$m0">;
1442
1443 defm V_INTERP_P2_F32 : VINTRP_m <
1444   0x00000001, "v_interp_p2_f32",
1445   (outs VGPR_32:$dst),
1446   (ins VGPR_32:$src0, VGPR_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1447   "v_interp_p2_f32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1448   "$src0,$m0",
1449   "$src0 = $dst">;
1450
1451 defm V_INTERP_MOV_F32 : VINTRP_m <
1452   0x00000002, "v_interp_mov_f32",
1453   (outs VGPR_32:$dst),
1454   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1455   "v_interp_mov_f32 $dst, $src0, $attr_chan, $attr, [$m0]",
1456   "$m0">;
1457
1458 //===----------------------------------------------------------------------===//
1459 // VOP2 Instructions
1460 //===----------------------------------------------------------------------===//
1461
1462 multiclass V_CNDMASK <vop2 op, string name> {
1463   defm _e32 : VOP2_m <
1464       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins32, VOP_CNDMASK.Asm32, [],
1465       name, name>;
1466
1467   defm _e64  : VOP3_m <
1468       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins64,
1469       name#!cast<string>(VOP_CNDMASK.Asm64), [], name, 3>;
1470 }
1471
1472 defm V_CNDMASK_B32 : V_CNDMASK<vop2<0x0>, "v_cndmask_b32">;
1473
1474 let isCommutable = 1 in {
1475 defm V_ADD_F32 : VOP2Inst <vop2<0x3, 0x1>, "v_add_f32",
1476   VOP_F32_F32_F32, fadd
1477 >;
1478
1479 defm V_SUB_F32 : VOP2Inst <vop2<0x4, 0x2>, "v_sub_f32", VOP_F32_F32_F32, fsub>;
1480 defm V_SUBREV_F32 : VOP2Inst <vop2<0x5, 0x3>, "v_subrev_f32",
1481   VOP_F32_F32_F32, null_frag, "v_sub_f32"
1482 >;
1483 } // End isCommutable = 1
1484
1485 let isCommutable = 1 in {
1486
1487 defm V_MUL_LEGACY_F32 : VOP2Inst <vop2<0x7, 0x4>, "v_mul_legacy_f32",
1488   VOP_F32_F32_F32, int_AMDGPU_mul
1489 >;
1490
1491 defm V_MUL_F32 : VOP2Inst <vop2<0x8, 0x5>, "v_mul_f32",
1492   VOP_F32_F32_F32, fmul
1493 >;
1494
1495 defm V_MUL_I32_I24 : VOP2Inst <vop2<0x9, 0x6>, "v_mul_i32_i24",
1496   VOP_I32_I32_I32, AMDGPUmul_i24
1497 >;
1498
1499 defm V_MUL_HI_I32_I24 : VOP2Inst <vop2<0xa,0x7>, "v_mul_hi_i32_i24",
1500   VOP_I32_I32_I32
1501 >;
1502
1503 defm V_MUL_U32_U24 : VOP2Inst <vop2<0xb, 0x8>, "v_mul_u32_u24",
1504   VOP_I32_I32_I32, AMDGPUmul_u24
1505 >;
1506
1507 defm V_MUL_HI_U32_U24 : VOP2Inst <vop2<0xc,0x9>, "v_mul_hi_u32_u24",
1508  VOP_I32_I32_I32
1509 >;
1510
1511 defm V_MIN_F32 : VOP2Inst <vop2<0xf, 0xa>, "v_min_f32", VOP_F32_F32_F32,
1512   fminnum>;
1513 defm V_MAX_F32 : VOP2Inst <vop2<0x10, 0xb>, "v_max_f32", VOP_F32_F32_F32,
1514   fmaxnum>;
1515 defm V_MIN_I32 : VOP2Inst <vop2<0x11, 0xc>, "v_min_i32", VOP_I32_I32_I32>;
1516 defm V_MAX_I32 : VOP2Inst <vop2<0x12, 0xd>, "v_max_i32", VOP_I32_I32_I32>;
1517 defm V_MIN_U32 : VOP2Inst <vop2<0x13, 0xe>, "v_min_u32", VOP_I32_I32_I32>;
1518 defm V_MAX_U32 : VOP2Inst <vop2<0x14, 0xf>, "v_max_u32", VOP_I32_I32_I32>;
1519
1520 defm V_LSHRREV_B32 : VOP2Inst <
1521   vop2<0x16, 0x10>, "v_lshrrev_b32", VOP_I32_I32_I32, null_frag,
1522     "v_lshr_b32"
1523 >;
1524
1525 defm V_ASHRREV_I32 : VOP2Inst <
1526   vop2<0x18, 0x11>, "v_ashrrev_i32", VOP_I32_I32_I32, null_frag,
1527     "v_ashr_i32"
1528 >;
1529
1530 defm V_LSHLREV_B32 : VOP2Inst <
1531   vop2<0x1a, 0x12>, "v_lshlrev_b32", VOP_I32_I32_I32, null_frag,
1532     "v_lshl_b32"
1533 >;
1534
1535 defm V_AND_B32 : VOP2Inst <vop2<0x1b, 0x13>, "v_and_b32", VOP_I32_I32_I32>;
1536 defm V_OR_B32 : VOP2Inst <vop2<0x1c, 0x14>, "v_or_b32", VOP_I32_I32_I32>;
1537 defm V_XOR_B32 : VOP2Inst <vop2<0x1d, 0x15>, "v_xor_b32", VOP_I32_I32_I32>;
1538
1539 defm V_MAC_F32 : VOP2Inst <vop2<0x1f, 0x16>, "v_mac_f32", VOP_F32_F32_F32>;
1540 } // End isCommutable = 1
1541
1542 defm V_MADMK_F32 : VOP2MADK <vop2<0x20, 0x17>, "v_madmk_f32">;
1543
1544 let isCommutable = 1 in {
1545 defm V_MADAK_F32 : VOP2MADK <vop2<0x21, 0x18>, "v_madak_f32">;
1546 } // End isCommutable = 1
1547
1548 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1549 // No patterns so that the scalar instructions are always selected.
1550 // The scalar versions will be replaced with vector when needed later.
1551
1552 // V_ADD_I32, V_SUB_I32, and V_SUBREV_I32 where renamed to *_U32 in VI,
1553 // but the VI instructions behave the same as the SI versions.
1554 defm V_ADD_I32 : VOP2bInst <vop2<0x25, 0x19>, "v_add_i32",
1555   VOP_I32_I32_I32, add
1556 >;
1557 defm V_SUB_I32 : VOP2bInst <vop2<0x26, 0x1a>, "v_sub_i32", VOP_I32_I32_I32>;
1558
1559 defm V_SUBREV_I32 : VOP2bInst <vop2<0x27, 0x1b>, "v_subrev_i32",
1560   VOP_I32_I32_I32, null_frag, "v_sub_i32"
1561 >;
1562
1563 let Uses = [VCC] in { // Carry-in comes from VCC
1564 defm V_ADDC_U32 : VOP2bInst <vop2<0x28, 0x1c>, "v_addc_u32",
1565   VOP_I32_I32_I32_VCC
1566 >;
1567 defm V_SUBB_U32 : VOP2bInst <vop2<0x29, 0x1d>, "v_subb_u32",
1568   VOP_I32_I32_I32_VCC
1569 >;
1570 defm V_SUBBREV_U32 : VOP2bInst <vop2<0x2a, 0x1e>, "v_subbrev_u32",
1571   VOP_I32_I32_I32_VCC, null_frag, "v_subb_u32"
1572 >;
1573
1574 } // End Uses = [VCC]
1575 } // End isCommutable = 1, Defs = [VCC]
1576
1577 defm V_READLANE_B32 : VOP2SI_3VI_m <
1578   vop3 <0x001, 0x289>,
1579   "v_readlane_b32",
1580   (outs SReg_32:$vdst),
1581   (ins VGPR_32:$src0, SCSrc_32:$src1),
1582   "v_readlane_b32 $vdst, $src0, $src1"
1583 >;
1584
1585 defm V_WRITELANE_B32 : VOP2SI_3VI_m <
1586   vop3 <0x002, 0x28a>,
1587   "v_writelane_b32",
1588   (outs VGPR_32:$vdst),
1589   (ins SReg_32:$src0, SCSrc_32:$src1),
1590   "v_writelane_b32 $vdst, $src0, $src1"
1591 >;
1592
1593 // These instructions only exist on SI and CI
1594 let SubtargetPredicate = isSICI in {
1595
1596 defm V_MIN_LEGACY_F32 : VOP2InstSI <vop2<0xd>, "v_min_legacy_f32",
1597   VOP_F32_F32_F32, AMDGPUfmin_legacy
1598 >;
1599 defm V_MAX_LEGACY_F32 : VOP2InstSI <vop2<0xe>, "v_max_legacy_f32",
1600   VOP_F32_F32_F32, AMDGPUfmax_legacy
1601 >;
1602
1603 let isCommutable = 1 in {
1604 defm V_LSHR_B32 : VOP2InstSI <vop2<0x15>, "v_lshr_b32", VOP_I32_I32_I32>;
1605 defm V_ASHR_I32 : VOP2InstSI <vop2<0x17>, "v_ashr_i32", VOP_I32_I32_I32>;
1606 defm V_LSHL_B32 : VOP2InstSI <vop2<0x19>, "v_lshl_b32", VOP_I32_I32_I32>;
1607 } // End isCommutable = 1
1608 } // End let SubtargetPredicate = SICI
1609
1610 let isCommutable = 1 in {
1611 defm V_MAC_LEGACY_F32 : VOP2_VI3_Inst <vop23<0x6, 0x28e>, "v_mac_legacy_f32",
1612   VOP_F32_F32_F32
1613 >;
1614 } // End isCommutable = 1
1615
1616 defm V_BFM_B32 : VOP2_VI3_Inst <vop23<0x1e, 0x293>, "v_bfm_b32", VOP_I32_I32_I32,
1617   AMDGPUbfm
1618 >;
1619 defm V_BCNT_U32_B32 : VOP2_VI3_Inst <vop23<0x22, 0x28b>, "v_bcnt_u32_b32",
1620   VOP_I32_I32_I32
1621 >;
1622 defm V_MBCNT_LO_U32_B32 : VOP2_VI3_Inst <vop23<0x23, 0x28c>, "v_mbcnt_lo_u32_b32",
1623   VOP_I32_I32_I32
1624 >;
1625 defm V_MBCNT_HI_U32_B32 : VOP2_VI3_Inst <vop23<0x24, 0x28d>, "v_mbcnt_hi_u32_b32",
1626   VOP_I32_I32_I32
1627 >;
1628 defm V_LDEXP_F32 : VOP2_VI3_Inst <vop23<0x2b, 0x288>, "v_ldexp_f32",
1629   VOP_F32_F32_I32, AMDGPUldexp
1630 >;
1631
1632
1633 defm V_CVT_PKACCUM_U8_F32 : VOP2_VI3_Inst <vop23<0x2c, 0x1f0>, "v_cvt_pkaccum_u8_f32",
1634   VOP_I32_F32_I32>; // TODO: set "Uses = dst"
1635
1636 defm V_CVT_PKNORM_I16_F32 : VOP2_VI3_Inst <vop23<0x2d, 0x294>, "v_cvt_pknorm_i16_f32",
1637   VOP_I32_F32_F32
1638 >;
1639 defm V_CVT_PKNORM_U16_F32 : VOP2_VI3_Inst <vop23<0x2e, 0x295>, "v_cvt_pknorm_u16_f32",
1640   VOP_I32_F32_F32
1641 >;
1642 defm V_CVT_PKRTZ_F16_F32 : VOP2_VI3_Inst <vop23<0x2f, 0x296>, "v_cvt_pkrtz_f16_f32",
1643   VOP_I32_F32_F32, int_SI_packf16
1644 >;
1645 defm V_CVT_PK_U16_U32 : VOP2_VI3_Inst <vop23<0x30, 0x297>, "v_cvt_pk_u16_u32",
1646   VOP_I32_I32_I32
1647 >;
1648 defm V_CVT_PK_I16_I32 : VOP2_VI3_Inst <vop23<0x31, 0x298>, "v_cvt_pk_i16_i32",
1649   VOP_I32_I32_I32
1650 >;
1651
1652 //===----------------------------------------------------------------------===//
1653 // VOP3 Instructions
1654 //===----------------------------------------------------------------------===//
1655
1656 let isCommutable = 1 in {
1657 defm V_MAD_LEGACY_F32 : VOP3Inst <vop3<0x140, 0x1c0>, "v_mad_legacy_f32",
1658   VOP_F32_F32_F32_F32
1659 >;
1660
1661 defm V_MAD_F32 : VOP3Inst <vop3<0x141, 0x1c1>, "v_mad_f32",
1662   VOP_F32_F32_F32_F32, fmad
1663 >;
1664
1665 defm V_MAD_I32_I24 : VOP3Inst <vop3<0x142, 0x1c2>, "v_mad_i32_i24",
1666   VOP_I32_I32_I32_I32, AMDGPUmad_i24
1667 >;
1668 defm V_MAD_U32_U24 : VOP3Inst <vop3<0x143, 0x1c3>, "v_mad_u32_u24",
1669   VOP_I32_I32_I32_I32, AMDGPUmad_u24
1670 >;
1671 } // End isCommutable = 1
1672
1673 defm V_CUBEID_F32 : VOP3Inst <vop3<0x144, 0x1c4>, "v_cubeid_f32",
1674   VOP_F32_F32_F32_F32
1675 >;
1676 defm V_CUBESC_F32 : VOP3Inst <vop3<0x145, 0x1c5>, "v_cubesc_f32",
1677   VOP_F32_F32_F32_F32
1678 >;
1679 defm V_CUBETC_F32 : VOP3Inst <vop3<0x146, 0x1c6>, "v_cubetc_f32",
1680   VOP_F32_F32_F32_F32
1681 >;
1682 defm V_CUBEMA_F32 : VOP3Inst <vop3<0x147, 0x1c7>, "v_cubema_f32",
1683   VOP_F32_F32_F32_F32
1684 >;
1685
1686 defm V_BFE_U32 : VOP3Inst <vop3<0x148, 0x1c8>, "v_bfe_u32",
1687   VOP_I32_I32_I32_I32, AMDGPUbfe_u32
1688 >;
1689 defm V_BFE_I32 : VOP3Inst <vop3<0x149, 0x1c9>, "v_bfe_i32",
1690   VOP_I32_I32_I32_I32, AMDGPUbfe_i32
1691 >;
1692
1693 defm V_BFI_B32 : VOP3Inst <vop3<0x14a, 0x1ca>, "v_bfi_b32",
1694   VOP_I32_I32_I32_I32, AMDGPUbfi
1695 >;
1696
1697 let isCommutable = 1 in {
1698 defm V_FMA_F32 : VOP3Inst <vop3<0x14b, 0x1cb>, "v_fma_f32",
1699   VOP_F32_F32_F32_F32, fma
1700 >;
1701 defm V_FMA_F64 : VOP3Inst <vop3<0x14c, 0x1cc>, "v_fma_f64",
1702   VOP_F64_F64_F64_F64, fma
1703 >;
1704 } // End isCommutable = 1
1705
1706 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "v_lerp_u8", []>;
1707 defm V_ALIGNBIT_B32 : VOP3Inst <vop3<0x14e, 0x1ce>, "v_alignbit_b32",
1708   VOP_I32_I32_I32_I32
1709 >;
1710 defm V_ALIGNBYTE_B32 : VOP3Inst <vop3<0x14f, 0x1cf>, "v_alignbyte_b32",
1711   VOP_I32_I32_I32_I32
1712 >;
1713
1714 defm V_MIN3_F32 : VOP3Inst <vop3<0x151, 0x1d0>, "v_min3_f32",
1715   VOP_F32_F32_F32_F32, AMDGPUfmin3>;
1716
1717 defm V_MIN3_I32 : VOP3Inst <vop3<0x152, 0x1d1>, "v_min3_i32",
1718   VOP_I32_I32_I32_I32, AMDGPUsmin3
1719 >;
1720 defm V_MIN3_U32 : VOP3Inst <vop3<0x153, 0x1d2>, "v_min3_u32",
1721   VOP_I32_I32_I32_I32, AMDGPUumin3
1722 >;
1723 defm V_MAX3_F32 : VOP3Inst <vop3<0x154, 0x1d3>, "v_max3_f32",
1724   VOP_F32_F32_F32_F32, AMDGPUfmax3
1725 >;
1726 defm V_MAX3_I32 : VOP3Inst <vop3<0x155, 0x1d4>, "v_max3_i32",
1727   VOP_I32_I32_I32_I32, AMDGPUsmax3
1728 >;
1729 defm V_MAX3_U32 : VOP3Inst <vop3<0x156, 0x1d5>, "v_max3_u32",
1730   VOP_I32_I32_I32_I32, AMDGPUumax3
1731 >;
1732 defm V_MED3_F32 : VOP3Inst <vop3<0x157, 0x1d6>, "v_med3_f32",
1733   VOP_F32_F32_F32_F32
1734 >;
1735 defm V_MED3_I32 : VOP3Inst <vop3<0x158, 0x1d7>, "v_med3_i32",
1736   VOP_I32_I32_I32_I32
1737 >;
1738 defm V_MED3_U32 : VOP3Inst <vop3<0x159, 0x1d8>, "v_med3_u32",
1739   VOP_I32_I32_I32_I32
1740 >;
1741
1742 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "v_sad_u8", []>;
1743 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "v_sad_hi_u8", []>;
1744 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "v_sad_u16", []>;
1745 defm V_SAD_U32 : VOP3Inst <vop3<0x15d, 0x1dc>, "v_sad_u32",
1746   VOP_I32_I32_I32_I32
1747 >;
1748 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "v_cvt_pk_u8_f32", []>;
1749 defm V_DIV_FIXUP_F32 : VOP3Inst <
1750   vop3<0x15f, 0x1de>, "v_div_fixup_f32", VOP_F32_F32_F32_F32, AMDGPUdiv_fixup
1751 >;
1752
1753 let SchedRW = [WriteDouble] in {
1754
1755 defm V_DIV_FIXUP_F64 : VOP3Inst <
1756   vop3<0x160, 0x1df>, "v_div_fixup_f64", VOP_F64_F64_F64_F64, AMDGPUdiv_fixup
1757 >;
1758
1759 } // let SchedRW = [WriteDouble]
1760
1761 let SchedRW = [WriteDouble] in {
1762 let isCommutable = 1 in {
1763
1764 defm V_ADD_F64 : VOP3Inst <vop3<0x164, 0x280>, "v_add_f64",
1765   VOP_F64_F64_F64, fadd
1766 >;
1767 defm V_MUL_F64 : VOP3Inst <vop3<0x165, 0x281>, "v_mul_f64",
1768   VOP_F64_F64_F64, fmul
1769 >;
1770
1771 defm V_MIN_F64 : VOP3Inst <vop3<0x166, 0x282>, "v_min_f64",
1772   VOP_F64_F64_F64, fminnum
1773 >;
1774 defm V_MAX_F64 : VOP3Inst <vop3<0x167, 0x283>, "v_max_f64",
1775   VOP_F64_F64_F64, fmaxnum
1776 >;
1777
1778 } // isCommutable = 1
1779
1780 defm V_LDEXP_F64 : VOP3Inst <vop3<0x168, 0x284>, "v_ldexp_f64",
1781   VOP_F64_F64_I32, AMDGPUldexp
1782 >;
1783
1784 } // let SchedRW = [WriteDouble]
1785
1786 let isCommutable = 1, SchedRW = [WriteQuarterRate32] in {
1787
1788 defm V_MUL_LO_U32 : VOP3Inst <vop3<0x169, 0x285>, "v_mul_lo_u32",
1789   VOP_I32_I32_I32
1790 >;
1791 defm V_MUL_HI_U32 : VOP3Inst <vop3<0x16a, 0x286>, "v_mul_hi_u32",
1792   VOP_I32_I32_I32
1793 >;
1794
1795 defm V_MUL_LO_I32 : VOP3Inst <vop3<0x16b, 0x285>, "v_mul_lo_i32",
1796   VOP_I32_I32_I32
1797 >;
1798 defm V_MUL_HI_I32 : VOP3Inst <vop3<0x16c, 0x287>, "v_mul_hi_i32",
1799   VOP_I32_I32_I32
1800 >;
1801
1802 } // isCommutable = 1, SchedRW = [WriteQuarterRate32]
1803
1804 let SchedRW = [WriteFloatFMA, WriteSALU] in {
1805 defm V_DIV_SCALE_F32 : VOP3b_32 <vop3<0x16d, 0x1e0>, "v_div_scale_f32", []>;
1806 }
1807
1808 let SchedRW = [WriteDouble, WriteSALU] in {
1809 // Double precision division pre-scale.
1810 defm V_DIV_SCALE_F64 : VOP3b_64 <vop3<0x16e, 0x1e1>, "v_div_scale_f64", []>;
1811 } // let SchedRW = [WriteDouble]
1812
1813 let isCommutable = 1, Uses = [VCC] in {
1814
1815 // v_div_fmas_f32:
1816 //   result = src0 * src1 + src2
1817 //   if (vcc)
1818 //     result *= 2^32
1819 //
1820 defm V_DIV_FMAS_F32 : VOP3_VCC_Inst <vop3<0x16f, 0x1e2>, "v_div_fmas_f32",
1821   VOP_F32_F32_F32_F32, AMDGPUdiv_fmas
1822 >;
1823
1824 let SchedRW = [WriteDouble] in {
1825 // v_div_fmas_f64:
1826 //   result = src0 * src1 + src2
1827 //   if (vcc)
1828 //     result *= 2^64
1829 //
1830 defm V_DIV_FMAS_F64 : VOP3_VCC_Inst <vop3<0x170, 0x1e3>, "v_div_fmas_f64",
1831   VOP_F64_F64_F64_F64, AMDGPUdiv_fmas
1832 >;
1833
1834 } // End SchedRW = [WriteDouble]
1835 } // End isCommutable = 1
1836
1837 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "v_msad_u8", []>;
1838 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "v_qsad_u8", []>;
1839 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "v_mqsad_u8", []>;
1840
1841 let SchedRW = [WriteDouble] in {
1842 defm V_TRIG_PREOP_F64 : VOP3Inst <
1843   vop3<0x174, 0x292>, "v_trig_preop_f64", VOP_F64_F64_I32, AMDGPUtrig_preop
1844 >;
1845
1846 } // let SchedRW = [WriteDouble]
1847
1848 // These instructions only exist on SI and CI
1849 let SubtargetPredicate = isSICI in {
1850
1851 defm V_LSHL_B64 : VOP3Inst <vop3<0x161>, "v_lshl_b64", VOP_I64_I64_I32>;
1852 defm V_LSHR_B64 : VOP3Inst <vop3<0x162>, "v_lshr_b64", VOP_I64_I64_I32>;
1853 defm V_ASHR_I64 : VOP3Inst <vop3<0x163>, "v_ashr_i64", VOP_I64_I64_I32>;
1854
1855 defm V_MULLIT_F32 : VOP3Inst <vop3<0x150>, "v_mullit_f32",
1856   VOP_F32_F32_F32_F32>;
1857
1858 } // End SubtargetPredicate = isSICI
1859
1860 let SubtargetPredicate = isVI in {
1861
1862 defm V_LSHLREV_B64 : VOP3Inst <vop3<0, 0x28f>, "v_lshlrev_b64",
1863   VOP_I64_I32_I64
1864 >;
1865 defm V_LSHRREV_B64 : VOP3Inst <vop3<0, 0x290>, "v_lshrrev_b64",
1866   VOP_I64_I32_I64
1867 >;
1868 defm V_ASHRREV_I64 : VOP3Inst <vop3<0, 0x291>, "v_ashrrev_i64",
1869   VOP_I64_I32_I64
1870 >;
1871
1872 } // End SubtargetPredicate = isVI
1873
1874 //===----------------------------------------------------------------------===//
1875 // Pseudo Instructions
1876 //===----------------------------------------------------------------------===//
1877 let isCodeGenOnly = 1, isPseudo = 1 in {
1878
1879 // For use in patterns
1880 def V_CNDMASK_B64_PSEUDO : VOP3Common <(outs VReg_64:$dst),
1881   (ins VSrc_64:$src0, VSrc_64:$src1, SSrc_64:$src2), "", []
1882 >;
1883
1884 let hasSideEffects = 0, mayLoad = 0, mayStore = 0 in {
1885 // 64-bit vector move instruction.  This is mainly used by the SIFoldOperands
1886 // pass to enable folding of inline immediates.
1887 def V_MOV_B64_PSEUDO : InstSI <(outs VReg_64:$dst), (ins VSrc_64:$src0), "", []>;
1888 } // end let hasSideEffects = 0, mayLoad = 0, mayStore = 0
1889
1890 let hasSideEffects = 1 in {
1891 def SGPR_USE : InstSI <(outs),(ins), "", []>;
1892 }
1893
1894 // SI pseudo instructions. These are used by the CFG structurizer pass
1895 // and should be lowered to ISA instructions prior to codegen.
1896
1897 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1898     Uses = [EXEC], Defs = [EXEC] in {
1899
1900 let isBranch = 1, isTerminator = 1 in {
1901
1902 def SI_IF: InstSI <
1903   (outs SReg_64:$dst),
1904   (ins SReg_64:$vcc, brtarget:$target),
1905   "",
1906   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1907 >;
1908
1909 def SI_ELSE : InstSI <
1910   (outs SReg_64:$dst),
1911   (ins SReg_64:$src, brtarget:$target),
1912   "",
1913   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1914 > {
1915   let Constraints = "$src = $dst";
1916 }
1917
1918 def SI_LOOP : InstSI <
1919   (outs),
1920   (ins SReg_64:$saved, brtarget:$target),
1921   "si_loop $saved, $target",
1922   [(int_SI_loop i64:$saved, bb:$target)]
1923 >;
1924
1925 } // end isBranch = 1, isTerminator = 1
1926
1927 def SI_BREAK : InstSI <
1928   (outs SReg_64:$dst),
1929   (ins SReg_64:$src),
1930   "si_else $dst, $src",
1931   [(set i64:$dst, (int_SI_break i64:$src))]
1932 >;
1933
1934 def SI_IF_BREAK : InstSI <
1935   (outs SReg_64:$dst),
1936   (ins SReg_64:$vcc, SReg_64:$src),
1937   "si_if_break $dst, $vcc, $src",
1938   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1939 >;
1940
1941 def SI_ELSE_BREAK : InstSI <
1942   (outs SReg_64:$dst),
1943   (ins SReg_64:$src0, SReg_64:$src1),
1944   "si_else_break $dst, $src0, $src1",
1945   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1946 >;
1947
1948 def SI_END_CF : InstSI <
1949   (outs),
1950   (ins SReg_64:$saved),
1951   "si_end_cf $saved",
1952   [(int_SI_end_cf i64:$saved)]
1953 >;
1954
1955 def SI_KILL : InstSI <
1956   (outs),
1957   (ins VSrc_32:$src),
1958   "si_kill $src",
1959   [(int_AMDGPU_kill f32:$src)]
1960 >;
1961
1962 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1963   // Uses = [EXEC], Defs = [EXEC]
1964
1965 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1966
1967 //defm SI_ : RegisterLoadStore <VGPR_32, FRAMEri, ADDRIndirect>;
1968
1969 let UseNamedOperandTable = 1 in {
1970
1971 def SI_RegisterLoad : InstSI <
1972   (outs VGPR_32:$dst, SReg_64:$temp),
1973   (ins FRAMEri32:$addr, i32imm:$chan),
1974   "", []
1975 > {
1976   let isRegisterLoad = 1;
1977   let mayLoad = 1;
1978 }
1979
1980 class SIRegStore<dag outs> : InstSI <
1981   outs,
1982   (ins VGPR_32:$val, FRAMEri32:$addr, i32imm:$chan),
1983   "", []
1984 > {
1985   let isRegisterStore = 1;
1986   let mayStore = 1;
1987 }
1988
1989 let usesCustomInserter = 1 in {
1990 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1991 } // End usesCustomInserter = 1
1992 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1993
1994
1995 } // End UseNamedOperandTable = 1
1996
1997 def SI_INDIRECT_SRC : InstSI <
1998   (outs VGPR_32:$dst, SReg_64:$temp),
1999   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
2000   "si_indirect_src $dst, $temp, $src, $idx, $off",
2001   []
2002 >;
2003
2004 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
2005   (outs rc:$dst, SReg_64:$temp),
2006   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VGPR_32:$val),
2007   "si_indirect_dst $dst, $temp, $src, $idx, $off, $val",
2008   []
2009 > {
2010   let Constraints = "$src = $dst";
2011 }
2012
2013 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VGPR_32>;
2014 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
2015 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
2016 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
2017 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
2018
2019 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
2020
2021 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
2022
2023   let UseNamedOperandTable = 1 in {
2024     def _SAVE : InstSI <
2025       (outs),
2026       (ins sgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
2027            SReg_32:$scratch_offset),
2028       "", []
2029     >;
2030
2031     def _RESTORE : InstSI <
2032       (outs sgpr_class:$dst),
2033       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
2034       "", []
2035     >;
2036   } // End UseNamedOperandTable = 1
2037 }
2038
2039 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
2040 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
2041 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
2042 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
2043 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
2044
2045 multiclass SI_SPILL_VGPR <RegisterClass vgpr_class> {
2046   let UseNamedOperandTable = 1 in {
2047     def _SAVE : InstSI <
2048       (outs),
2049       (ins vgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
2050            SReg_32:$scratch_offset),
2051       "", []
2052     >;
2053
2054     def _RESTORE : InstSI <
2055       (outs vgpr_class:$dst),
2056       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
2057       "", []
2058     >;
2059   } // End UseNamedOperandTable = 1
2060 }
2061
2062 defm SI_SPILL_V32  : SI_SPILL_VGPR <VGPR_32>;
2063 defm SI_SPILL_V64  : SI_SPILL_VGPR <VReg_64>;
2064 defm SI_SPILL_V96  : SI_SPILL_VGPR <VReg_96>;
2065 defm SI_SPILL_V128 : SI_SPILL_VGPR <VReg_128>;
2066 defm SI_SPILL_V256 : SI_SPILL_VGPR <VReg_256>;
2067 defm SI_SPILL_V512 : SI_SPILL_VGPR <VReg_512>;
2068
2069 let Defs = [SCC] in {
2070
2071 def SI_CONSTDATA_PTR : InstSI <
2072   (outs SReg_64:$dst),
2073   (ins),
2074   "", [(set SReg_64:$dst, (i64 SIconstdata_ptr))]
2075 >;
2076
2077 } // End Defs = [SCC]
2078
2079 } // end IsCodeGenOnly, isPseudo
2080
2081 } // end SubtargetPredicate = isGCN
2082
2083 let Predicates = [isGCN] in {
2084
2085 def : Pat<
2086   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
2087   (V_CNDMASK_B32_e64 $src2, $src1,
2088                      (V_CMP_GT_F32_e64 SRCMODS.NONE, 0, SRCMODS.NONE, $src0,
2089                                        DSTCLAMP.NONE, DSTOMOD.NONE))
2090 >;
2091
2092 def : Pat <
2093   (int_AMDGPU_kilp),
2094   (SI_KILL 0xbf800000)
2095 >;
2096
2097 /* int_SI_vs_load_input */
2098 def : Pat<
2099   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
2100   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $buf_idx_vgpr, $tlst, 0, imm:$attr_offset, 0, 0, 0)
2101 >;
2102
2103 /* int_SI_export */
2104 def : Pat <
2105   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
2106                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
2107   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
2108        $src0, $src1, $src2, $src3)
2109 >;
2110
2111 //===----------------------------------------------------------------------===//
2112 // SMRD Patterns
2113 //===----------------------------------------------------------------------===//
2114
2115 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
2116
2117   // 1. SI-CI: Offset as 8bit DWORD immediate
2118   def : Pat <
2119     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
2120     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
2121   >;
2122
2123   // 2. Offset loaded in an 32bit SGPR
2124   def : Pat <
2125     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
2126     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
2127   >;
2128
2129   // 3. No offset at all
2130   def : Pat <
2131     (constant_load i64:$sbase),
2132     (vt (Instr_IMM $sbase, 0))
2133   >;
2134 }
2135
2136 multiclass SMRD_Pattern_vi <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
2137
2138   // 1. VI: Offset as 20bit immediate in bytes
2139   def : Pat <
2140     (constant_load (add i64:$sbase, (i64 IMM20bit:$offset))),
2141     (vt (Instr_IMM $sbase, (as_i32imm $offset)))
2142   >;
2143
2144   // 2. Offset loaded in an 32bit SGPR
2145   def : Pat <
2146     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
2147     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
2148   >;
2149
2150   // 3. No offset at all
2151   def : Pat <
2152     (constant_load i64:$sbase),
2153     (vt (Instr_IMM $sbase, 0))
2154   >;
2155 }
2156
2157 let Predicates = [isSICI] in {
2158 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
2159 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
2160 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
2161 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
2162 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
2163 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
2164 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
2165 } // End Predicates = [isSICI]
2166
2167 let Predicates = [isVI] in {
2168 defm : SMRD_Pattern_vi <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
2169 defm : SMRD_Pattern_vi <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
2170 defm : SMRD_Pattern_vi <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
2171 defm : SMRD_Pattern_vi <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
2172 defm : SMRD_Pattern_vi <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
2173 defm : SMRD_Pattern_vi <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
2174 defm : SMRD_Pattern_vi <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
2175 } // End Predicates = [isVI]
2176
2177 let Predicates = [isSICI] in {
2178
2179 // 1. Offset as 8bit DWORD immediate
2180 def : Pat <
2181   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
2182   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
2183 >;
2184
2185 } // End Predicates = [isSICI]
2186
2187 // 2. Offset loaded in an 32bit SGPR
2188 def : Pat <
2189   (SIload_constant v4i32:$sbase, imm:$offset),
2190   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
2191 >;
2192
2193 //===----------------------------------------------------------------------===//
2194 // SOP1 Patterns
2195 //===----------------------------------------------------------------------===//
2196
2197 def : Pat <
2198   (i64 (ctpop i64:$src)),
2199     (i64 (REG_SEQUENCE SReg_64,
2200      (S_BCNT1_I32_B64 $src), sub0,
2201      (S_MOV_B32 0), sub1))
2202 >;
2203
2204 //===----------------------------------------------------------------------===//
2205 // SOP2 Patterns
2206 //===----------------------------------------------------------------------===//
2207
2208 // V_ADD_I32_e32/S_ADD_U32 produces carry in VCC/SCC. For the vector
2209 // case, the sgpr-copies pass will fix this to use the vector version.
2210 def : Pat <
2211   (i32 (addc i32:$src0, i32:$src1)),
2212   (S_ADD_U32 $src0, $src1)
2213 >;
2214
2215 //===----------------------------------------------------------------------===//
2216 // SOPP Patterns
2217 //===----------------------------------------------------------------------===//
2218
2219 def : Pat <
2220   (int_AMDGPU_barrier_global),
2221   (S_BARRIER)
2222 >;
2223
2224 //===----------------------------------------------------------------------===//
2225 // VOP1 Patterns
2226 //===----------------------------------------------------------------------===//
2227
2228 let Predicates = [UnsafeFPMath] in {
2229
2230 //def : RcpPat<V_RCP_F64_e32, f64>;
2231 //defm : RsqPat<V_RSQ_F64_e32, f64>;
2232 //defm : RsqPat<V_RSQ_F32_e32, f32>;
2233
2234 def : RsqPat<V_RSQ_F32_e32, f32>;
2235 def : RsqPat<V_RSQ_F64_e32, f64>;
2236 }
2237
2238 //===----------------------------------------------------------------------===//
2239 // VOP2 Patterns
2240 //===----------------------------------------------------------------------===//
2241
2242 def : Pat <
2243   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2244   (V_BCNT_U32_B32_e64 $popcnt, $val)
2245 >;
2246
2247 def : Pat <
2248   (i32 (select i1:$src0, i32:$src1, i32:$src2)),
2249   (V_CNDMASK_B32_e64 $src2, $src1, $src0)
2250 >;
2251
2252 /********** ======================= **********/
2253 /********** Image sampling patterns **********/
2254 /********** ======================= **********/
2255
2256 // Image + sampler
2257 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2258   (name vt:$addr, v8i32:$rsrc, v4i32:$sampler, i32:$dmask, i32:$unorm,
2259         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2260   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2261           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2262           $addr, $rsrc, $sampler)
2263 >;
2264
2265 multiclass SampleRawPatterns<SDPatternOperator name, string opcode> {
2266   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2267   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2268   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2269   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V8), v8i32>;
2270   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V16), v16i32>;
2271 }
2272
2273 // Image only
2274 class ImagePattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2275   (name vt:$addr, v8i32:$rsrc, i32:$dmask, i32:$unorm,
2276         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2277   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2278           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2279           $addr, $rsrc)
2280 >;
2281
2282 multiclass ImagePatterns<SDPatternOperator name, string opcode> {
2283   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2284   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2285   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2286 }
2287
2288 // Basic sample
2289 defm : SampleRawPatterns<int_SI_image_sample,           "IMAGE_SAMPLE">;
2290 defm : SampleRawPatterns<int_SI_image_sample_cl,        "IMAGE_SAMPLE_CL">;
2291 defm : SampleRawPatterns<int_SI_image_sample_d,         "IMAGE_SAMPLE_D">;
2292 defm : SampleRawPatterns<int_SI_image_sample_d_cl,      "IMAGE_SAMPLE_D_CL">;
2293 defm : SampleRawPatterns<int_SI_image_sample_l,         "IMAGE_SAMPLE_L">;
2294 defm : SampleRawPatterns<int_SI_image_sample_b,         "IMAGE_SAMPLE_B">;
2295 defm : SampleRawPatterns<int_SI_image_sample_b_cl,      "IMAGE_SAMPLE_B_CL">;
2296 defm : SampleRawPatterns<int_SI_image_sample_lz,        "IMAGE_SAMPLE_LZ">;
2297 defm : SampleRawPatterns<int_SI_image_sample_cd,        "IMAGE_SAMPLE_CD">;
2298 defm : SampleRawPatterns<int_SI_image_sample_cd_cl,     "IMAGE_SAMPLE_CD_CL">;
2299
2300 // Sample with comparison
2301 defm : SampleRawPatterns<int_SI_image_sample_c,         "IMAGE_SAMPLE_C">;
2302 defm : SampleRawPatterns<int_SI_image_sample_c_cl,      "IMAGE_SAMPLE_C_CL">;
2303 defm : SampleRawPatterns<int_SI_image_sample_c_d,       "IMAGE_SAMPLE_C_D">;
2304 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl,    "IMAGE_SAMPLE_C_D_CL">;
2305 defm : SampleRawPatterns<int_SI_image_sample_c_l,       "IMAGE_SAMPLE_C_L">;
2306 defm : SampleRawPatterns<int_SI_image_sample_c_b,       "IMAGE_SAMPLE_C_B">;
2307 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl,    "IMAGE_SAMPLE_C_B_CL">;
2308 defm : SampleRawPatterns<int_SI_image_sample_c_lz,      "IMAGE_SAMPLE_C_LZ">;
2309 defm : SampleRawPatterns<int_SI_image_sample_c_cd,      "IMAGE_SAMPLE_C_CD">;
2310 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl,   "IMAGE_SAMPLE_C_CD_CL">;
2311
2312 // Sample with offsets
2313 defm : SampleRawPatterns<int_SI_image_sample_o,         "IMAGE_SAMPLE_O">;
2314 defm : SampleRawPatterns<int_SI_image_sample_cl_o,      "IMAGE_SAMPLE_CL_O">;
2315 defm : SampleRawPatterns<int_SI_image_sample_d_o,       "IMAGE_SAMPLE_D_O">;
2316 defm : SampleRawPatterns<int_SI_image_sample_d_cl_o,    "IMAGE_SAMPLE_D_CL_O">;
2317 defm : SampleRawPatterns<int_SI_image_sample_l_o,       "IMAGE_SAMPLE_L_O">;
2318 defm : SampleRawPatterns<int_SI_image_sample_b_o,       "IMAGE_SAMPLE_B_O">;
2319 defm : SampleRawPatterns<int_SI_image_sample_b_cl_o,    "IMAGE_SAMPLE_B_CL_O">;
2320 defm : SampleRawPatterns<int_SI_image_sample_lz_o,      "IMAGE_SAMPLE_LZ_O">;
2321 defm : SampleRawPatterns<int_SI_image_sample_cd_o,      "IMAGE_SAMPLE_CD_O">;
2322 defm : SampleRawPatterns<int_SI_image_sample_cd_cl_o,   "IMAGE_SAMPLE_CD_CL_O">;
2323
2324 // Sample with comparison and offsets
2325 defm : SampleRawPatterns<int_SI_image_sample_c_o,       "IMAGE_SAMPLE_C_O">;
2326 defm : SampleRawPatterns<int_SI_image_sample_c_cl_o,    "IMAGE_SAMPLE_C_CL_O">;
2327 defm : SampleRawPatterns<int_SI_image_sample_c_d_o,     "IMAGE_SAMPLE_C_D_O">;
2328 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl_o,  "IMAGE_SAMPLE_C_D_CL_O">;
2329 defm : SampleRawPatterns<int_SI_image_sample_c_l_o,     "IMAGE_SAMPLE_C_L_O">;
2330 defm : SampleRawPatterns<int_SI_image_sample_c_b_o,     "IMAGE_SAMPLE_C_B_O">;
2331 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl_o,  "IMAGE_SAMPLE_C_B_CL_O">;
2332 defm : SampleRawPatterns<int_SI_image_sample_c_lz_o,    "IMAGE_SAMPLE_C_LZ_O">;
2333 defm : SampleRawPatterns<int_SI_image_sample_c_cd_o,    "IMAGE_SAMPLE_C_CD_O">;
2334 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl_o, "IMAGE_SAMPLE_C_CD_CL_O">;
2335
2336 // Gather opcodes
2337 // Only the variants which make sense are defined.
2338 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
2339 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
2340 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
2341 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
2342 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
2343 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
2344 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
2345 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
2346 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
2347
2348 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
2349 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
2350 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
2351 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
2352 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
2353 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
2354 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
2355 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
2356 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
2357
2358 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
2359 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
2360 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
2361 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
2362 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
2363 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
2364 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
2365 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
2366 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
2367
2368 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
2369 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
2370 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
2371 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
2372 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
2373 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
2374 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
2375 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
2376
2377 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
2378 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
2379 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
2380
2381 def : ImagePattern<int_SI_getresinfo, IMAGE_GET_RESINFO_V4_V1, i32>;
2382 defm : ImagePatterns<int_SI_image_load, "IMAGE_LOAD">;
2383 defm : ImagePatterns<int_SI_image_load_mip, "IMAGE_LOAD_MIP">;
2384
2385 /* SIsample for simple 1D texture lookup */
2386 def : Pat <
2387   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2388   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2389 >;
2390
2391 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2392     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2393     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2394 >;
2395
2396 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2397     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
2398     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2399 >;
2400
2401 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2402     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
2403     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2404 >;
2405
2406 class SampleShadowPattern<SDNode name, MIMG opcode,
2407                           ValueType vt> : Pat <
2408     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
2409     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2410 >;
2411
2412 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
2413                                ValueType vt> : Pat <
2414     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
2415     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2416 >;
2417
2418 /* SIsample* for texture lookups consuming more address parameters */
2419 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
2420                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
2421 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
2422   def : SamplePattern <SIsample, sample, addr_type>;
2423   def : SampleRectPattern <SIsample, sample, addr_type>;
2424   def : SampleArrayPattern <SIsample, sample, addr_type>;
2425   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
2426   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
2427
2428   def : SamplePattern <SIsamplel, sample_l, addr_type>;
2429   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
2430   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
2431   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
2432
2433   def : SamplePattern <SIsampleb, sample_b, addr_type>;
2434   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
2435   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
2436   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
2437
2438   def : SamplePattern <SIsampled, sample_d, addr_type>;
2439   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
2440   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
2441   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
2442 }
2443
2444 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
2445                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
2446                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
2447                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
2448                       v2i32>;
2449 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
2450                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
2451                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
2452                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
2453                       v4i32>;
2454 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
2455                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
2456                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
2457                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
2458                       v8i32>;
2459 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
2460                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
2461                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
2462                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
2463                       v16i32>;
2464
2465 /* int_SI_imageload for texture fetches consuming varying address parameters */
2466 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2467     (name addr_type:$addr, v32i8:$rsrc, imm),
2468     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2469 >;
2470
2471 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2472     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
2473     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2474 >;
2475
2476 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2477     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
2478     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2479 >;
2480
2481 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2482     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
2483     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2484 >;
2485
2486 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
2487   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
2488   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
2489 }
2490
2491 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
2492   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
2493   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2494 }
2495
2496 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2497 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2498
2499 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2500 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2501
2502 /* Image resource information */
2503 def : Pat <
2504   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2505   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2506 >;
2507
2508 def : Pat <
2509   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2510   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2511 >;
2512
2513 def : Pat <
2514   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2515   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2516 >;
2517
2518 /********** ============================================ **********/
2519 /********** Extraction, Insertion, Building and Casting  **********/
2520 /********** ============================================ **********/
2521
2522 foreach Index = 0-2 in {
2523   def Extract_Element_v2i32_#Index : Extract_Element <
2524     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2525   >;
2526   def Insert_Element_v2i32_#Index : Insert_Element <
2527     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2528   >;
2529
2530   def Extract_Element_v2f32_#Index : Extract_Element <
2531     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2532   >;
2533   def Insert_Element_v2f32_#Index : Insert_Element <
2534     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2535   >;
2536 }
2537
2538 foreach Index = 0-3 in {
2539   def Extract_Element_v4i32_#Index : Extract_Element <
2540     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2541   >;
2542   def Insert_Element_v4i32_#Index : Insert_Element <
2543     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2544   >;
2545
2546   def Extract_Element_v4f32_#Index : Extract_Element <
2547     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2548   >;
2549   def Insert_Element_v4f32_#Index : Insert_Element <
2550     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2551   >;
2552 }
2553
2554 foreach Index = 0-7 in {
2555   def Extract_Element_v8i32_#Index : Extract_Element <
2556     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2557   >;
2558   def Insert_Element_v8i32_#Index : Insert_Element <
2559     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2560   >;
2561
2562   def Extract_Element_v8f32_#Index : Extract_Element <
2563     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2564   >;
2565   def Insert_Element_v8f32_#Index : Insert_Element <
2566     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2567   >;
2568 }
2569
2570 foreach Index = 0-15 in {
2571   def Extract_Element_v16i32_#Index : Extract_Element <
2572     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2573   >;
2574   def Insert_Element_v16i32_#Index : Insert_Element <
2575     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2576   >;
2577
2578   def Extract_Element_v16f32_#Index : Extract_Element <
2579     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2580   >;
2581   def Insert_Element_v16f32_#Index : Insert_Element <
2582     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2583   >;
2584 }
2585
2586 def : BitConvert <i32, f32, SReg_32>;
2587 def : BitConvert <i32, f32, VGPR_32>;
2588
2589 def : BitConvert <f32, i32, SReg_32>;
2590 def : BitConvert <f32, i32, VGPR_32>;
2591
2592 def : BitConvert <i64, f64, VReg_64>;
2593
2594 def : BitConvert <f64, i64, VReg_64>;
2595
2596 def : BitConvert <v2f32, v2i32, VReg_64>;
2597 def : BitConvert <v2i32, v2f32, VReg_64>;
2598 def : BitConvert <v2i32, i64, VReg_64>;
2599 def : BitConvert <i64, v2i32, VReg_64>;
2600 def : BitConvert <v2f32, i64, VReg_64>;
2601 def : BitConvert <i64, v2f32, VReg_64>;
2602 def : BitConvert <v2i32, f64, VReg_64>;
2603 def : BitConvert <f64, v2i32, VReg_64>;
2604 def : BitConvert <v4f32, v4i32, VReg_128>;
2605 def : BitConvert <v4i32, v4f32, VReg_128>;
2606
2607 def : BitConvert <v8f32, v8i32, SReg_256>;
2608 def : BitConvert <v8i32, v8f32, SReg_256>;
2609 def : BitConvert <v8i32, v32i8, SReg_256>;
2610 def : BitConvert <v32i8, v8i32, SReg_256>;
2611 def : BitConvert <v8i32, v32i8, VReg_256>;
2612 def : BitConvert <v8i32, v8f32, VReg_256>;
2613 def : BitConvert <v8f32, v8i32, VReg_256>;
2614 def : BitConvert <v32i8, v8i32, VReg_256>;
2615
2616 def : BitConvert <v16i32, v16f32, VReg_512>;
2617 def : BitConvert <v16f32, v16i32, VReg_512>;
2618
2619 /********** =================== **********/
2620 /********** Src & Dst modifiers **********/
2621 /********** =================== **********/
2622
2623 def : Pat <
2624   (AMDGPUclamp (VOP3Mods0Clamp f32:$src0, i32:$src0_modifiers, i32:$omod),
2625                (f32 FP_ZERO), (f32 FP_ONE)),
2626   (V_ADD_F32_e64 $src0_modifiers, $src0, 0, 0, 1, $omod)
2627 >;
2628
2629 /********** ================================ **********/
2630 /********** Floating point absolute/negative **********/
2631 /********** ================================ **********/
2632
2633 // Prevent expanding both fneg and fabs.
2634
2635 // FIXME: Should use S_OR_B32
2636 def : Pat <
2637   (fneg (fabs f32:$src)),
2638   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2639 >;
2640
2641 // FIXME: Should use S_OR_B32
2642 def : Pat <
2643   (fneg (fabs f64:$src)),
2644   (REG_SEQUENCE VReg_64,
2645     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2646     sub0,
2647     (V_OR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2648                   (V_MOV_B32_e32 0x80000000)), // Set sign bit.
2649     sub1)
2650 >;
2651
2652 def : Pat <
2653   (fabs f32:$src),
2654   (V_AND_B32_e32 $src, (V_MOV_B32_e32 0x7fffffff))
2655 >;
2656
2657 def : Pat <
2658   (fneg f32:$src),
2659   (V_XOR_B32_e32 $src, (V_MOV_B32_e32 0x80000000))
2660 >;
2661
2662 def : Pat <
2663   (fabs f64:$src),
2664   (REG_SEQUENCE VReg_64,
2665     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2666     sub0,
2667     (V_AND_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2668                    (V_MOV_B32_e32 0x7fffffff)), // Set sign bit.
2669      sub1)
2670 >;
2671
2672 def : Pat <
2673   (fneg f64:$src),
2674   (REG_SEQUENCE VReg_64,
2675     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2676     sub0,
2677     (V_XOR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2678                    (V_MOV_B32_e32 0x80000000)),
2679     sub1)
2680 >;
2681
2682 /********** ================== **********/
2683 /********** Immediate Patterns **********/
2684 /********** ================== **********/
2685
2686 def : Pat <
2687   (SGPRImm<(i32 imm)>:$imm),
2688   (S_MOV_B32 imm:$imm)
2689 >;
2690
2691 def : Pat <
2692   (SGPRImm<(f32 fpimm)>:$imm),
2693   (S_MOV_B32 (f32 (bitcast_fpimm_to_i32 $imm)))
2694 >;
2695
2696 def : Pat <
2697   (i32 imm:$imm),
2698   (V_MOV_B32_e32 imm:$imm)
2699 >;
2700
2701 def : Pat <
2702   (f32 fpimm:$imm),
2703   (V_MOV_B32_e32 (f32 (bitcast_fpimm_to_i32 $imm)))
2704 >;
2705
2706 def : Pat <
2707   (i64 InlineImm<i64>:$imm),
2708   (S_MOV_B64 InlineImm<i64>:$imm)
2709 >;
2710
2711 // XXX - Should this use a s_cmp to set SCC?
2712
2713 // Set to sign-extended 64-bit value (true = -1, false = 0)
2714 def : Pat <
2715   (i1 imm:$imm),
2716   (S_MOV_B64 (i64 (as_i64imm $imm)))
2717 >;
2718
2719 def : Pat <
2720   (f64 InlineFPImm<f64>:$imm),
2721   (S_MOV_B64 (f64 (bitcast_fpimm_to_i64 InlineFPImm<f64>:$imm)))
2722 >;
2723
2724 /********** ===================== **********/
2725 /********** Interpolation Paterns **********/
2726 /********** ===================== **********/
2727
2728 // The value of $params is constant through out the entire kernel.
2729 // We need to use S_MOV_B32 $params, because CSE ignores copies, so
2730 // without it we end up with a lot of redundant moves.
2731
2732 def : Pat <
2733   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
2734   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, (S_MOV_B32 $params))
2735 >;
2736
2737 def : Pat <
2738   (int_SI_fs_interp imm:$attr_chan, imm:$attr, i32:$params, v2i32:$ij),
2739   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
2740                                     imm:$attr_chan, imm:$attr, (S_MOV_B32 $params)),
2741                    (EXTRACT_SUBREG $ij, sub1),
2742                    imm:$attr_chan, imm:$attr, (S_MOV_B32 $params))
2743 >;
2744
2745 /********** ================== **********/
2746 /********** Intrinsic Patterns **********/
2747 /********** ================== **********/
2748
2749 /* llvm.AMDGPU.pow */
2750 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2751
2752 def : Pat <
2753   (int_AMDGPU_div f32:$src0, f32:$src1),
2754   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2755 >;
2756
2757 def : Pat <
2758   (int_AMDGPU_cube v4f32:$src),
2759   (REG_SEQUENCE VReg_128,
2760     (V_CUBETC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2761                   0 /* src1_modifiers */, (EXTRACT_SUBREG $src, sub1),
2762                   0 /* src2_modifiers */, (EXTRACT_SUBREG $src, sub2),
2763                   0 /* clamp */, 0 /* omod */), sub0,
2764     (V_CUBESC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2765                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2766                   0 /* src2_modifiers */,(EXTRACT_SUBREG $src, sub2),
2767                   0 /* clamp */, 0 /* omod */), sub1,
2768     (V_CUBEMA_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2769                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2770                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2771                   0 /* clamp */, 0 /* omod */), sub2,
2772     (V_CUBEID_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2773                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2774                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2775                   0 /* clamp */, 0 /* omod */), sub3)
2776 >;
2777
2778 def : Pat <
2779   (i32 (sext i1:$src0)),
2780   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2781 >;
2782
2783 class Ext32Pat <SDNode ext> : Pat <
2784   (i32 (ext i1:$src0)),
2785   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2786 >;
2787
2788 def : Ext32Pat <zext>;
2789 def : Ext32Pat <anyext>;
2790
2791 // Offset in an 32Bit VGPR
2792 def : Pat <
2793   (SIload_constant v4i32:$sbase, i32:$voff),
2794   (BUFFER_LOAD_DWORD_OFFEN $voff, $sbase, 0, 0, 0, 0, 0)
2795 >;
2796
2797 // The multiplication scales from [0,1] to the unsigned integer range
2798 def : Pat <
2799   (AMDGPUurecip i32:$src0),
2800   (V_CVT_U32_F32_e32
2801     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2802                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2803 >;
2804
2805 def : Pat <
2806   (int_SI_tid),
2807   (V_MBCNT_HI_U32_B32_e64 0xffffffff,
2808                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0))
2809 >;
2810
2811 //===----------------------------------------------------------------------===//
2812 // VOP3 Patterns
2813 //===----------------------------------------------------------------------===//
2814
2815 def : IMad24Pat<V_MAD_I32_I24>;
2816 def : UMad24Pat<V_MAD_U32_U24>;
2817
2818 def : Pat <
2819   (mulhu i32:$src0, i32:$src1),
2820   (V_MUL_HI_U32 $src0, $src1)
2821 >;
2822
2823 def : Pat <
2824   (mulhs i32:$src0, i32:$src1),
2825   (V_MUL_HI_I32 $src0, $src1)
2826 >;
2827
2828 defm : BFIPatterns <V_BFI_B32, S_MOV_B32, SReg_64>;
2829 def : ROTRPattern <V_ALIGNBIT_B32>;
2830
2831 /********** ======================= **********/
2832 /**********   Load/Store Patterns   **********/
2833 /********** ======================= **********/
2834
2835 class DSReadPat <DS inst, ValueType vt, PatFrag frag> : Pat <
2836   (vt (frag (DS1Addr1Offset i32:$ptr, i32:$offset))),
2837   (inst $ptr, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2838 >;
2839
2840 def : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2841 def : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2842 def : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2843 def : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2844 def : DSReadPat <DS_READ_B32, i32, local_load>;
2845
2846 let AddedComplexity = 100 in {
2847
2848 def : DSReadPat <DS_READ_B64, v2i32, local_load_aligned8bytes>;
2849
2850 } // End AddedComplexity = 100
2851
2852 def : Pat <
2853   (v2i32 (local_load (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2854                                                     i8:$offset1))),
2855   (DS_READ2_B32 $ptr, $offset0, $offset1, (i1 0), (S_MOV_B32 -1))
2856 >;
2857
2858 class DSWritePat <DS inst, ValueType vt, PatFrag frag> : Pat <
2859   (frag vt:$value, (DS1Addr1Offset i32:$ptr, i32:$offset)),
2860   (inst $ptr, $value, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2861 >;
2862
2863 def : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2864 def : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2865 def : DSWritePat <DS_WRITE_B32, i32, local_store>;
2866
2867 let AddedComplexity = 100 in {
2868
2869 def : DSWritePat <DS_WRITE_B64, v2i32, local_store_aligned8bytes>;
2870 } // End AddedComplexity = 100
2871
2872 def : Pat <
2873   (local_store v2i32:$value, (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2874                                                             i8:$offset1)),
2875   (DS_WRITE2_B32 $ptr, (EXTRACT_SUBREG $value, sub0),
2876                        (EXTRACT_SUBREG $value, sub1), $offset0, $offset1,
2877                        (i1 0), (S_MOV_B32 -1))
2878 >;
2879
2880 class DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> : Pat <
2881   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$value),
2882   (inst $ptr, $value, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2883 >;
2884
2885 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2886 //
2887 // We need to use something for the data0, so we set a register to
2888 // -1. For the non-rtn variants, the manual says it does
2889 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2890 // will always do the increment so I'm assuming it's the same.
2891 //
2892 // We also load this -1 with s_mov_b32 / s_mov_b64 even though this
2893 // needs to be a VGPR. The SGPR copy pass will fix this, and it's
2894 // easier since there is no v_mov_b64.
2895 class DSAtomicIncRetPat<DS inst, ValueType vt,
2896                         Instruction LoadImm, PatFrag frag> : Pat <
2897   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), (vt 1)),
2898   (inst $ptr, (LoadImm (vt -1)), (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2899 >;
2900
2901
2902 class DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> : Pat <
2903   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$cmp, vt:$swap),
2904   (inst $ptr, $cmp, $swap, (as_i16imm $offset), (i1 0), (S_MOV_B32 -1))
2905 >;
2906
2907
2908 // 32-bit atomics.
2909 def : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2910                         S_MOV_B32, atomic_load_add_local>;
2911 def : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2912                         S_MOV_B32, atomic_load_sub_local>;
2913
2914 def : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, atomic_swap_local>;
2915 def : DSAtomicRetPat<DS_ADD_RTN_U32, i32, atomic_load_add_local>;
2916 def : DSAtomicRetPat<DS_SUB_RTN_U32, i32, atomic_load_sub_local>;
2917 def : DSAtomicRetPat<DS_AND_RTN_B32, i32, atomic_load_and_local>;
2918 def : DSAtomicRetPat<DS_OR_RTN_B32, i32, atomic_load_or_local>;
2919 def : DSAtomicRetPat<DS_XOR_RTN_B32, i32, atomic_load_xor_local>;
2920 def : DSAtomicRetPat<DS_MIN_RTN_I32, i32, atomic_load_min_local>;
2921 def : DSAtomicRetPat<DS_MAX_RTN_I32, i32, atomic_load_max_local>;
2922 def : DSAtomicRetPat<DS_MIN_RTN_U32, i32, atomic_load_umin_local>;
2923 def : DSAtomicRetPat<DS_MAX_RTN_U32, i32, atomic_load_umax_local>;
2924
2925 def : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, atomic_cmp_swap_32_local>;
2926
2927 // 64-bit atomics.
2928 def : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2929                         S_MOV_B64, atomic_load_add_local>;
2930 def : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2931                         S_MOV_B64, atomic_load_sub_local>;
2932
2933 def : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, atomic_swap_local>;
2934 def : DSAtomicRetPat<DS_ADD_RTN_U64, i64, atomic_load_add_local>;
2935 def : DSAtomicRetPat<DS_SUB_RTN_U64, i64, atomic_load_sub_local>;
2936 def : DSAtomicRetPat<DS_AND_RTN_B64, i64, atomic_load_and_local>;
2937 def : DSAtomicRetPat<DS_OR_RTN_B64, i64, atomic_load_or_local>;
2938 def : DSAtomicRetPat<DS_XOR_RTN_B64, i64, atomic_load_xor_local>;
2939 def : DSAtomicRetPat<DS_MIN_RTN_I64, i64, atomic_load_min_local>;
2940 def : DSAtomicRetPat<DS_MAX_RTN_I64, i64, atomic_load_max_local>;
2941 def : DSAtomicRetPat<DS_MIN_RTN_U64, i64, atomic_load_umin_local>;
2942 def : DSAtomicRetPat<DS_MAX_RTN_U64, i64, atomic_load_umax_local>;
2943
2944 def : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, atomic_cmp_swap_64_local>;
2945
2946
2947 //===----------------------------------------------------------------------===//
2948 // MUBUF Patterns
2949 //===----------------------------------------------------------------------===//
2950
2951 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2952                               PatFrag constant_ld> {
2953   def : Pat <
2954      (vt (constant_ld (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2955                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))),
2956      (Instr_ADDR64 $vaddr, $srsrc, $soffset, $offset, $glc, $slc, $tfe)
2957   >;
2958 }
2959
2960 let Predicates = [isSICI] in {
2961 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32, sextloadi8_constant>;
2962 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32, az_extloadi8_constant>;
2963 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32, sextloadi16_constant>;
2964 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32, az_extloadi16_constant>;
2965 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32, constant_load>;
2966 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32, constant_load>;
2967 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32, constant_load>;
2968 } // End Predicates = [isSICI]
2969
2970 class MUBUFScratchLoadPat <MUBUF Instr, ValueType vt, PatFrag ld> : Pat <
2971   (vt (ld (MUBUFScratch v4i32:$srsrc, i32:$vaddr,
2972                         i32:$soffset, u16imm:$offset))),
2973   (Instr $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
2974 >;
2975
2976 def : MUBUFScratchLoadPat <BUFFER_LOAD_SBYTE_OFFEN, i32, sextloadi8_private>;
2977 def : MUBUFScratchLoadPat <BUFFER_LOAD_UBYTE_OFFEN, i32, extloadi8_private>;
2978 def : MUBUFScratchLoadPat <BUFFER_LOAD_SSHORT_OFFEN, i32, sextloadi16_private>;
2979 def : MUBUFScratchLoadPat <BUFFER_LOAD_USHORT_OFFEN, i32, extloadi16_private>;
2980 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORD_OFFEN, i32, load_private>;
2981 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX2_OFFEN, v2i32, load_private>;
2982 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX4_OFFEN, v4i32, load_private>;
2983
2984 // BUFFER_LOAD_DWORD*, addr64=0
2985 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2986                              MUBUF bothen> {
2987
2988   def : Pat <
2989     (vt (int_SI_buffer_load_dword v4i32:$rsrc, (i32 imm), i32:$soffset,
2990                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2991                                   imm:$tfe)),
2992     (offset $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
2993             (as_i1imm $slc), (as_i1imm $tfe))
2994   >;
2995
2996   def : Pat <
2997     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2998                                   imm:$offset, 1, 0, imm:$glc, imm:$slc,
2999                                   imm:$tfe)),
3000     (offen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
3001            (as_i1imm $tfe))
3002   >;
3003
3004   def : Pat <
3005     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
3006                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
3007                                   imm:$tfe)),
3008     (idxen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
3009            (as_i1imm $slc), (as_i1imm $tfe))
3010   >;
3011
3012   def : Pat <
3013     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
3014                                   imm:$offset, 1, 1, imm:$glc, imm:$slc,
3015                                   imm:$tfe)),
3016     (bothen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
3017             (as_i1imm $tfe))
3018   >;
3019 }
3020
3021 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
3022                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
3023 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
3024                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
3025 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
3026                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
3027
3028 class MUBUFScratchStorePat <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
3029   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i32:$vaddr, i32:$soffset,
3030                                u16imm:$offset)),
3031   (Instr $value, $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
3032 >;
3033
3034 def : MUBUFScratchStorePat <BUFFER_STORE_BYTE_OFFEN, i32, truncstorei8_private>;
3035 def : MUBUFScratchStorePat <BUFFER_STORE_SHORT_OFFEN, i32, truncstorei16_private>;
3036 def : MUBUFScratchStorePat <BUFFER_STORE_DWORD_OFFEN, i32, store_private>;
3037 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX2_OFFEN, v2i32, store_private>;
3038 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX4_OFFEN, v4i32, store_private>;
3039
3040 /*
3041 class MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
3042   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i64:$vaddr, u16imm:$offset)),
3043   (Instr $value, $srsrc, $vaddr, $offset)
3044 >;
3045
3046 let Predicates = [isSICI] in {
3047 def : MUBUFStore_Pattern <BUFFER_STORE_BYTE_ADDR64, i32, truncstorei8_private>;
3048 def : MUBUFStore_Pattern <BUFFER_STORE_SHORT_ADDR64, i32, truncstorei16_private>;
3049 def : MUBUFStore_Pattern <BUFFER_STORE_DWORD_ADDR64, i32, store_private>;
3050 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2_ADDR64, v2i32, store_private>;
3051 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4_ADDR64, v4i32, store_private>;
3052 } // End Predicates = [isSICI]
3053
3054 */
3055
3056 //===----------------------------------------------------------------------===//
3057 // MTBUF Patterns
3058 //===----------------------------------------------------------------------===//
3059
3060 // TBUFFER_STORE_FORMAT_*, addr64=0
3061 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
3062   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
3063                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
3064                    imm:$nfmt, imm:$offen, imm:$idxen,
3065                    imm:$glc, imm:$slc, imm:$tfe),
3066   (opcode
3067     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
3068     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
3069     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
3070 >;
3071
3072 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
3073 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
3074 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
3075 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
3076
3077 let SubtargetPredicate = isCI in {
3078
3079 defm V_QSAD_PK_U16_U8 : VOP3Inst <vop3<0x173>, "v_qsad_pk_u16_u8",
3080   VOP_I32_I32_I32
3081 >;
3082 defm V_MQSAD_U16_U8 : VOP3Inst <vop3<0x172>, "v_mqsad_u16_u8",
3083   VOP_I32_I32_I32
3084 >;
3085 defm V_MQSAD_U32_U8 : VOP3Inst <vop3<0x175>, "v_mqsad_u32_u8",
3086   VOP_I32_I32_I32
3087 >;
3088
3089 let isCommutable = 1 in {
3090 defm V_MAD_U64_U32 : VOP3Inst <vop3<0x176>, "v_mad_u64_u32",
3091   VOP_I64_I32_I32_I64
3092 >;
3093
3094 // XXX - Does this set VCC?
3095 defm V_MAD_I64_I32 : VOP3Inst <vop3<0x177>, "v_mad_i64_i32",
3096   VOP_I64_I32_I32_I64
3097 >;
3098 } // End isCommutable = 1
3099
3100 // Remaining instructions:
3101 // FLAT_*
3102 // S_CBRANCH_CDBGUSER
3103 // S_CBRANCH_CDBGSYS
3104 // S_CBRANCH_CDBGSYS_OR_USER
3105 // S_CBRANCH_CDBGSYS_AND_USER
3106 // S_DCACHE_INV_VOL
3107 // DS_NOP
3108 // DS_GWS_SEMA_RELEASE_ALL
3109 // DS_WRAP_RTN_B32
3110 // DS_CNDXCHG32_RTN_B64
3111 // DS_WRITE_B96
3112 // DS_WRITE_B128
3113 // DS_CONDXCHG32_RTN_B128
3114 // DS_READ_B96
3115 // DS_READ_B128
3116 // BUFFER_LOAD_DWORDX3
3117 // BUFFER_STORE_DWORDX3
3118
3119 } // End isCI
3120
3121 //===----------------------------------------------------------------------===//
3122 // Flat Patterns
3123 //===----------------------------------------------------------------------===//
3124
3125 class FLATLoad_Pattern <FLAT Instr_ADDR64, ValueType vt,
3126                              PatFrag flat_ld> :
3127   Pat <(vt (flat_ld i64:$ptr)),
3128        (Instr_ADDR64 $ptr)
3129 >;
3130
3131 def : FLATLoad_Pattern <FLAT_LOAD_SBYTE, i32, sextloadi8_flat>;
3132 def : FLATLoad_Pattern <FLAT_LOAD_UBYTE, i32, az_extloadi8_flat>;
3133 def : FLATLoad_Pattern <FLAT_LOAD_SSHORT, i32, sextloadi16_flat>;
3134 def : FLATLoad_Pattern <FLAT_LOAD_USHORT, i32, az_extloadi16_flat>;
3135 def : FLATLoad_Pattern <FLAT_LOAD_DWORD, i32, flat_load>;
3136 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, i64, flat_load>;
3137 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, i64, az_extloadi32_flat>;
3138 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, v2i32, flat_load>;
3139 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX4, v4i32, flat_load>;
3140
3141 class FLATStore_Pattern <FLAT Instr, ValueType vt, PatFrag st> :
3142   Pat <(st vt:$value, i64:$ptr),
3143         (Instr $value, $ptr)
3144   >;
3145
3146 def : FLATStore_Pattern <FLAT_STORE_BYTE, i32, truncstorei8_flat>;
3147 def : FLATStore_Pattern <FLAT_STORE_SHORT, i32, truncstorei16_flat>;
3148 def : FLATStore_Pattern <FLAT_STORE_DWORD, i32, flat_store>;
3149 def : FLATStore_Pattern <FLAT_STORE_DWORDX2, i64, flat_store>;
3150 def : FLATStore_Pattern <FLAT_STORE_DWORDX2, v2i32, flat_store>;
3151 def : FLATStore_Pattern <FLAT_STORE_DWORDX4, v4i32, flat_store>;
3152
3153 /********** ====================== **********/
3154 /**********   Indirect adressing   **********/
3155 /********** ====================== **********/
3156
3157 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
3158
3159   // 1. Extract with offset
3160   def : Pat<
3161     (eltvt (vector_extract vt:$vec, (add i32:$idx, imm:$off))),
3162     (SI_INDIRECT_SRC $vec, $idx, imm:$off)
3163   >;
3164
3165   // 2. Extract without offset
3166   def : Pat<
3167     (eltvt (vector_extract vt:$vec, i32:$idx)),
3168     (SI_INDIRECT_SRC $vec, $idx, 0)
3169   >;
3170
3171   // 3. Insert with offset
3172   def : Pat<
3173     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
3174     (IndDst $vec, $idx, imm:$off, $val)
3175   >;
3176
3177   // 4. Insert without offset
3178   def : Pat<
3179     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
3180     (IndDst $vec, $idx, 0, $val)
3181   >;
3182 }
3183
3184 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
3185 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
3186 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
3187 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
3188
3189 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
3190 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
3191 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
3192 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
3193
3194 //===----------------------------------------------------------------------===//
3195 // Conversion Patterns
3196 //===----------------------------------------------------------------------===//
3197
3198 def : Pat<(i32 (sext_inreg i32:$src, i1)),
3199   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
3200
3201 // Handle sext_inreg in i64
3202 def : Pat <
3203   (i64 (sext_inreg i64:$src, i1)),
3204   (S_BFE_I64 i64:$src, 0x10000) // 0 | 1 << 16
3205 >;
3206
3207 def : Pat <
3208   (i64 (sext_inreg i64:$src, i8)),
3209   (S_BFE_I64 i64:$src, 0x80000) // 0 | 8 << 16
3210 >;
3211
3212 def : Pat <
3213   (i64 (sext_inreg i64:$src, i16)),
3214   (S_BFE_I64 i64:$src, 0x100000) // 0 | 16 << 16
3215 >;
3216
3217 def : Pat <
3218   (i64 (sext_inreg i64:$src, i32)),
3219   (S_BFE_I64 i64:$src, 0x200000) // 0 | 32 << 16
3220 >;
3221
3222 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
3223   (i64 (ext i32:$src)),
3224   (REG_SEQUENCE SReg_64, $src, sub0, (S_MOV_B32 0), sub1)
3225 >;
3226
3227 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
3228   (i64 (ext i1:$src)),
3229     (REG_SEQUENCE VReg_64,
3230       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0,
3231       (S_MOV_B32 0), sub1)
3232 >;
3233
3234
3235 def : ZExt_i64_i32_Pat<zext>;
3236 def : ZExt_i64_i32_Pat<anyext>;
3237 def : ZExt_i64_i1_Pat<zext>;
3238 def : ZExt_i64_i1_Pat<anyext>;
3239
3240 def : Pat <
3241   (i64 (sext i32:$src)),
3242     (REG_SEQUENCE SReg_64, $src, sub0,
3243     (S_ASHR_I32 $src, 31), sub1)
3244 >;
3245
3246 def : Pat <
3247   (i64 (sext i1:$src)),
3248   (REG_SEQUENCE VReg_64,
3249     (V_CNDMASK_B32_e64 0, -1, $src), sub0,
3250     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
3251 >;
3252
3253 // If we need to perform a logical operation on i1 values, we need to
3254 // use vector comparisons since there is only one SCC register. Vector
3255 // comparisions still write to a pair of SGPRs, so treat these as
3256 // 64-bit comparisons. When legalizing SGPR copies, instructions
3257 // resulting in the copies from SCC to these instructions will be
3258 // moved to the VALU.
3259 def : Pat <
3260   (i1 (and i1:$src0, i1:$src1)),
3261   (S_AND_B64 $src0, $src1)
3262 >;
3263
3264 def : Pat <
3265   (i1 (or i1:$src0, i1:$src1)),
3266   (S_OR_B64 $src0, $src1)
3267 >;
3268
3269 def : Pat <
3270   (i1 (xor i1:$src0, i1:$src1)),
3271   (S_XOR_B64 $src0, $src1)
3272 >;
3273
3274 def : Pat <
3275   (f32 (sint_to_fp i1:$src)),
3276   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
3277 >;
3278
3279 def : Pat <
3280   (f32 (uint_to_fp i1:$src)),
3281   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
3282 >;
3283
3284 def : Pat <
3285   (f64 (sint_to_fp i1:$src)),
3286   (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
3287 >;
3288
3289 def : Pat <
3290   (f64 (uint_to_fp i1:$src)),
3291   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
3292 >;
3293
3294 //===----------------------------------------------------------------------===//
3295 // Miscellaneous Patterns
3296 //===----------------------------------------------------------------------===//
3297
3298 def : Pat <
3299   (i32 (trunc i64:$a)),
3300   (EXTRACT_SUBREG $a, sub0)
3301 >;
3302
3303 def : Pat <
3304   (i1 (trunc i32:$a)),
3305   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1), $a), 1)
3306 >;
3307
3308 def : Pat <
3309   (i1 (trunc i64:$a)),
3310   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1),
3311                     (EXTRACT_SUBREG $a, sub0)), 1)
3312 >;
3313
3314 def : Pat <
3315   (i32 (bswap i32:$a)),
3316   (V_BFI_B32 (S_MOV_B32 0x00ff00ff),
3317              (V_ALIGNBIT_B32 $a, $a, 24),
3318              (V_ALIGNBIT_B32 $a, $a, 8))
3319 >;
3320
3321 def : Pat <
3322   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
3323   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
3324 >;
3325
3326 //===----------------------------------------------------------------------===//
3327 // Fract Patterns
3328 //===----------------------------------------------------------------------===//
3329
3330 let Predicates = [isSI] in {
3331
3332 // V_FRACT is buggy on SI, so the F32 version is never used and (x-floor(x)) is
3333 // used instead. However, SI doesn't have V_FLOOR_F64, so the most efficient
3334 // way to implement it is using V_FRACT_F64.
3335 // The workaround for the V_FRACT bug is:
3336 //    fract(x) = isnan(x) ? x : min(V_FRACT(x), 0.99999999999999999)
3337
3338 // Convert (x + (-floor(x)) to fract(x)
3339 def : Pat <
3340   (f64 (fadd (f64 (VOP3Mods f64:$x, i32:$mods)),
3341              (f64 (fneg (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))))))),
3342   (V_CNDMASK_B64_PSEUDO
3343       $x,
3344       (V_MIN_F64
3345           SRCMODS.NONE,
3346           (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE),
3347           SRCMODS.NONE,
3348           (V_MOV_B64_PSEUDO 0x3fefffffffffffff),
3349           DSTCLAMP.NONE, DSTOMOD.NONE),
3350       (V_CMP_CLASS_F64_e64 SRCMODS.NONE, $x, 3/*NaN*/))
3351 >;
3352
3353 // Convert floor(x) to (x - fract(x))
3354 def : Pat <
3355   (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))),
3356   (V_ADD_F64
3357       $mods,
3358       $x,
3359       SRCMODS.NEG,
3360       (V_CNDMASK_B64_PSEUDO
3361          $x,
3362          (V_MIN_F64
3363              SRCMODS.NONE,
3364              (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE),
3365              SRCMODS.NONE,
3366              (V_MOV_B64_PSEUDO 0x3fefffffffffffff),
3367              DSTCLAMP.NONE, DSTOMOD.NONE),
3368          (V_CMP_CLASS_F64_e64 SRCMODS.NONE, $x, 3/*NaN*/)),
3369       DSTCLAMP.NONE, DSTOMOD.NONE)
3370 >;
3371
3372 } // End Predicates = [isSI]
3373
3374 let Predicates = [isCI] in {
3375
3376 // Convert (x - floor(x)) to fract(x)
3377 def : Pat <
3378   (f32 (fsub (f32 (VOP3Mods f32:$x, i32:$mods)),
3379              (f32 (ffloor (f32 (VOP3Mods f32:$x, i32:$mods)))))),
3380   (V_FRACT_F32_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE)
3381 >;
3382
3383 // Convert (x + (-floor(x))) to fract(x)
3384 def : Pat <
3385   (f64 (fadd (f64 (VOP3Mods f64:$x, i32:$mods)),
3386              (f64 (fneg (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))))))),
3387   (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE)
3388 >;
3389
3390 } // End Predicates = [isCI]
3391
3392 //============================================================================//
3393 // Miscellaneous Optimization Patterns
3394 //============================================================================//
3395
3396 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e64>;
3397
3398 } // End isGCN predicate