lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  36
  37 let Predicates = [isSI] in {
  38
  39 let neverHasSideEffects = 1 in {
  40
  41 let isMoveImm = 1 in {
  42 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  43 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  44 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  45 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  46 } // End isMoveImm = 1
  47
  48 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32",
  49   [(set i32:$dst, (not i32:$src0))]
  50 >;
  51
  52 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64", []>;
  53 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
  54 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
  55 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
  56 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
  57 } // End neverHasSideEffects = 1
  58
  59 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
  60 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
  61 ////def S_BCNT1_I32_B32 : SOP1_BCNT1 <0x0000000f, "S_BCNT1_I32_B32", []>;
  62 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
  63 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
  64 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
  65 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
  66 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
  67 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
  68 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
  69 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
  70 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
  71 //def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8", []>;
  72 //def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16", []>;
  73 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
  74 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
  75 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
  76 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
  77 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
  78 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
  79 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
  80 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
  81
  82 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
  83
  84 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
  85 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
  86 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
  87 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
  88 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
  89 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
  90 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
  91 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
  92
  93 } // End hasSideEffects = 1
  94
  95 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
  96 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
  97 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
  98 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
  99 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
 100 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
 101 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
 102 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 103 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 104 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 105 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 106 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 107
 108 /*
 109 This instruction is disabled for now until we can figure out how to teach
 110 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 111 instructions.
 112
 113 When this instruction is enabled the code generator sometimes produces this
 114 invalid sequence:
 115
 116 SCC = S_CMPK_EQ_I32 SGPR0, imm
 117 VCC = COPY SCC
 118 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 119
 120 def S_CMPK_EQ_I32 : SOPK <
 121   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 122   "S_CMPK_EQ_I32",
 123   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 124 >;
 125 */
 126
 127 let isCompare = 1 in {
 128 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 129 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 130 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 131 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 132 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 133 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 134 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 135 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 136 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 137 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 138 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 139 } // End isCompare = 1
 140
 141 let Defs = [SCC], isCommutable = 1 in {
 142   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 143   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 144 }
 145
 146 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 147 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 148 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 149 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 150 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 151 //def EXP : EXP_ <0x00000000, "EXP", []>;
 152
 153 let isCompare = 1 in {
 154
 155 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 156 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 157 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 158 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 159 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 160 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 161 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 162 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 163 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 164 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 165 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 166 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 167 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 168 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 169 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 170 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 171
 172 let hasSideEffects = 1, Defs = [EXEC] in {
 173
 174 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 175 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 176 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 177 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 178 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 179 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 180 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 181 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 182 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 183 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 184 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 185 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 186 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 187 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 188 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 189 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 190
 191 } // End hasSideEffects = 1, Defs = [EXEC]
 192
 193 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 194 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 195 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 196 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 197 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 198 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 199 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 200 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 201 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 202 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 203 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 204 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 205 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 206 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 207 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 208 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 209
 210 let hasSideEffects = 1, Defs = [EXEC] in {
 211
 212 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 213 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 214 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 215 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 216 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 217 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 218 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 219 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 220 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 221 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 222 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 223 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 224 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 225 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 226 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 227 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 228
 229 } // End hasSideEffects = 1, Defs = [EXEC]
 230
 231 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 232 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 233 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 234 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 235 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 236 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 237 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 238 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 239 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 240 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 241 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 242 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 243 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 244 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 245 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 246 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 247
 248 let hasSideEffects = 1, Defs = [EXEC] in {
 249
 250 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 251 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 252 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 253 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 254 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 255 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 256 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 257 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 258 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 259 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 260 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 261 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 262 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 263 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 264 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 265 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 266
 267 } // End hasSideEffects = 1, Defs = [EXEC]
 268
 269 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 270 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 271 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 272 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 273 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 274 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 275 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 276 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 277 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 278 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 279 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 280 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 281 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 282 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 283 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 284 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 285
 286 let hasSideEffects = 1, Defs = [EXEC] in {
 287
 288 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 289 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 290 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 291 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 292 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 293 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 294 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 295 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 296 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 297 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 298 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 299 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 300 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 301 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 302 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 303 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 304
 305 } // End hasSideEffects = 1, Defs = [EXEC]
 306
 307 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 308 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 309 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 310 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 311 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 312 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 313 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 314 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 315
 316 let hasSideEffects = 1, Defs = [EXEC] in {
 317
 318 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 319 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 320 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 321 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 322 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 323 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 324 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 325 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 326
 327 } // End hasSideEffects = 1, Defs = [EXEC]
 328
 329 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 330 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 331 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 332 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 333 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 334 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 335 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 336 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 337
 338 let hasSideEffects = 1, Defs = [EXEC] in {
 339
 340 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 341 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 342 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 343 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 344 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 345 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 346 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 347 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 348
 349 } // End hasSideEffects = 1, Defs = [EXEC]
 350
 351 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 352 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 353 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 354 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 355 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 356 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 357 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 358 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 359
 360 let hasSideEffects = 1, Defs = [EXEC] in {
 361
 362 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 363 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 364 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 365 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 366 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 367 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 368 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 369 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 370
 371 } // End hasSideEffects = 1, Defs = [EXEC]
 372
 373 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 374 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 375 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 376 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 377 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 378 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 379 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 380 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 381
 382 let hasSideEffects = 1, Defs = [EXEC] in {
 383
 384 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 385 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 386 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 387 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 388 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 389 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 390 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 391 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 392
 393 } // End hasSideEffects = 1, Defs = [EXEC]
 394
 395 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 396
 397 let hasSideEffects = 1, Defs = [EXEC] in {
 398 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 399 } // End hasSideEffects = 1, Defs = [EXEC]
 400
 401 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 402
 403 let hasSideEffects = 1, Defs = [EXEC] in {
 404 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 405 } // End hasSideEffects = 1, Defs = [EXEC]
 406
 407 } // End isCompare = 1
 408
 409 def DS_ADD_U32_RTN : DS_1A1D_RET <0x20, "DS_ADD_U32_RTN", VReg_32>;
 410 def DS_SUB_U32_RTN : DS_1A1D_RET <0x21, "DS_SUB_U32_RTN", VReg_32>;
 411 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 412 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 413 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 414 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 415
 416 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 417 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 418 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 419 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 420 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 421 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 422
 423 // 2 forms.
 424 def DS_WRITE2_B32 : DS_Load2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_64>;
 425 def DS_WRITE2_B64 : DS_Load2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_128>;
 426
 427 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 428 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 429
 430 // TODO: DS_READ2ST64_B32, DS_READ2ST64_B64,
 431 // DS_WRITE2ST64_B32, DS_WRITE2ST64_B64
 432
 433
 434 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 435 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 436 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 437 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 438 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 439 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 440 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 441 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 442 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 443 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 444 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 445 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 446 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 447 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 448 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 449
 450 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 451   0x00000018, "BUFFER_STORE_BYTE", VReg_32
 452 >;
 453
 454 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 455   0x0000001a, "BUFFER_STORE_SHORT", VReg_32
 456 >;
 457
 458 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 459   0x0000001c, "BUFFER_STORE_DWORD", VReg_32
 460 >;
 461
 462 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 463   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64
 464 >;
 465
 466 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 467   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128
 468 >;
 469 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 470 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 471 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 472 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 473 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 474 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 475 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 476 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 477 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 478 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 479 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 480 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 481 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 482 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 483 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 484 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 485 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 486 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 487 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 488 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 489 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 490 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 491 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 492 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 493 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 494 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 495 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 496 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 497 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 498 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 499 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 500 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 501 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 502 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 503 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 504 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 505 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 506 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 507 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 508 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 509 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 510 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 511 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 512 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 513
 514 let mayLoad = 1 in {
 515
 516 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
 517 // SMRD instructions, because the SGPR_32 register class does not include M0
 518 // and writing to M0 from an SMRD instruction will hang the GPU.
 519 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
 520 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
 521 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
 522 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
 523 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
 524
 525 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
 526   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
 527 >;
 528
 529 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
 530   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
 531 >;
 532
 533 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
 534   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
 535 >;
 536
 537 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
 538   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
 539 >;
 540
 541 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
 542   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
 543 >;
 544
 545 } // mayLoad = 1
 546
 547 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
 548 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
 549 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 550 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 551 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 552 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 553 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 554 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 555 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 556 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 557 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 558 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 559 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 560 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 561 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 562 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 563 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 564 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 565 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 566 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 567 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 568 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 569 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 570 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 571 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 572 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 573 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 574 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 575 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 576 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 577 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 578 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 579 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 580 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 581 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 582 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 583 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 584 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 585 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 586 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 587 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 588 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 589 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 590 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 591 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 592 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 593 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 594 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 595 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 596 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 597 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 598 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 599 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 600 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 601 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 602 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 603 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 604 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 605 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 606 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 607 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 608 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 609 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 610 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 611 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 612 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 613 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 614 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 615 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 616 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 617 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 618 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 619 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 620 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 621 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 622 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 623 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 624 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 625 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 626 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 627 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 628 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 629 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 630 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 631 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 632 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 633 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 634 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 635 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 636 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 637 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 638 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 639 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 640 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 641 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 642 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 643 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 644 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 645
 646
 647 let neverHasSideEffects = 1, isMoveImm = 1 in {
 648 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 649 } // End neverHasSideEffects = 1, isMoveImm = 1
 650
 651 let Uses = [EXEC] in {
 652
 653 def V_READFIRSTLANE_B32 : VOP1 <
 654   0x00000002,
 655   (outs SReg_32:$vdst),
 656   (ins VReg_32:$src0),
 657   "V_READFIRSTLANE_B32 $vdst, $src0",
 658   []
 659 >;
 660
 661 }
 662
 663 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
 664   [(set i32:$dst, (fp_to_sint f64:$src0))]
 665 >;
 666 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
 667   [(set f64:$dst, (sint_to_fp i32:$src0))]
 668 >;
 669 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 670   [(set f32:$dst, (sint_to_fp i32:$src0))]
 671 >;
 672 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
 673   [(set f32:$dst, (uint_to_fp i32:$src0))]
 674 >;
 675 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
 676   [(set i32:$dst, (fp_to_uint f32:$src0))]
 677 >;
 678 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 679   [(set i32:$dst, (fp_to_sint f32:$src0))]
 680 >;
 681 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 682 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 683 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 684 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 685 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 686 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 687 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
 688   [(set f32:$dst, (fround f64:$src0))]
 689 >;
 690 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
 691   [(set f64:$dst, (fextend f32:$src0))]
 692 >;
 693 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 694 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 695 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 696 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 697 //defm V_CVT_U32_F64 : VOP1_32 <0x00000015, "V_CVT_U32_F64", []>;
 698 //defm V_CVT_F64_U32 : VOP1_64 <0x00000016, "V_CVT_F64_U32", []>;
 699 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 700   [(set f32:$dst, (AMDGPUfract f32:$src0))]
 701 >;
 702 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
 703   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
 704 >;
 705 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
 706   [(set f32:$dst, (fceil f32:$src0))]
 707 >;
 708 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
 709   [(set f32:$dst, (frint f32:$src0))]
 710 >;
 711 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
 712   [(set f32:$dst, (ffloor f32:$src0))]
 713 >;
 714 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
 715   [(set f32:$dst, (fexp2 f32:$src0))]
 716 >;
 717 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
 718 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
 719   [(set f32:$dst, (flog2 f32:$src0))]
 720 >;
 721 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
 722 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
 723 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
 724   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
 725 >;
 726 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
 727 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
 728 defm V_RSQ_LEGACY_F32 : VOP1_32 <
 729   0x0000002d, "V_RSQ_LEGACY_F32",
 730   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
 731 >;
 732 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32", []>;
 733 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
 734   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
 735 >;
 736 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
 737 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64", []>;
 738 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
 739 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
 740   [(set f32:$dst, (fsqrt f32:$src0))]
 741 >;
 742 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
 743   [(set f64:$dst, (fsqrt f64:$src0))]
 744 >;
 745 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
 746 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
 747 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
 748 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
 749 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
 750 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
 751 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
 752 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
 753 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
 754 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
 755 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
 756 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
 757 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
 758 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
 759 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
 760 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
 761
 762 def V_INTERP_P1_F32 : VINTRP <
 763   0x00000000,
 764   (outs VReg_32:$dst),
 765   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 766   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
 767   []> {
 768   let DisableEncoding = "$m0";
 769 }
 770
 771 def V_INTERP_P2_F32 : VINTRP <
 772   0x00000001,
 773   (outs VReg_32:$dst),
 774   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 775   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
 776   []> {
 777
 778   let Constraints = "$src0 = $dst";
 779   let DisableEncoding = "$src0,$m0";
 780
 781 }
 782
 783 def V_INTERP_MOV_F32 : VINTRP <
 784   0x00000002,
 785   (outs VReg_32:$dst),
 786   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 787   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
 788   []> {
 789   let DisableEncoding = "$m0";
 790 }
 791
 792 //def S_NOP : SOPP_ <0x00000000, "S_NOP", []>;
 793
 794 let isTerminator = 1 in {
 795
 796 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 797   [(IL_retflag)]> {
 798   let SIMM16 = 0;
 799   let isBarrier = 1;
 800   let hasCtrlDep = 1;
 801 }
 802
 803 let isBranch = 1 in {
 804 def S_BRANCH : SOPP <
 805   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 806   [(br bb:$target)]> {
 807   let isBarrier = 1;
 808 }
 809
 810 let DisableEncoding = "$scc" in {
 811 def S_CBRANCH_SCC0 : SOPP <
 812   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 813   "S_CBRANCH_SCC0 $target", []
 814 >;
 815 def S_CBRANCH_SCC1 : SOPP <
 816   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 817   "S_CBRANCH_SCC1 $target",
 818   []
 819 >;
 820 } // End DisableEncoding = "$scc"
 821
 822 def S_CBRANCH_VCCZ : SOPP <
 823   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 824   "S_CBRANCH_VCCZ $target",
 825   []
 826 >;
 827 def S_CBRANCH_VCCNZ : SOPP <
 828   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 829   "S_CBRANCH_VCCNZ $target",
 830   []
 831 >;
 832
 833 let DisableEncoding = "$exec" in {
 834 def S_CBRANCH_EXECZ : SOPP <
 835   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 836   "S_CBRANCH_EXECZ $target",
 837   []
 838 >;
 839 def S_CBRANCH_EXECNZ : SOPP <
 840   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 841   "S_CBRANCH_EXECNZ $target",
 842   []
 843 >;
 844 } // End DisableEncoding = "$exec"
 845
 846
 847 } // End isBranch = 1
 848 } // End isTerminator = 1
 849
 850 let hasSideEffects = 1 in {
 851 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 852   [(int_AMDGPU_barrier_local)]
 853 > {
 854   let SIMM16 = 0;
 855   let isBarrier = 1;
 856   let hasCtrlDep = 1;
 857   let mayLoad = 1;
 858   let mayStore = 1;
 859 }
 860
 861 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 862   []
 863 >;
 864 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 865 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 866 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 867
 868 let Uses = [EXEC] in {
 869   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 870       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 871   > {
 872     let DisableEncoding = "$m0";
 873   }
 874 } // End Uses = [EXEC]
 875
 876 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 877 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 878 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 879 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 880 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 881 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 882 } // End hasSideEffects
 883
 884 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
 885   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
 886   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
 887   []
 888 >{
 889   let DisableEncoding = "$vcc";
 890 }
 891
 892 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
 893   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
 894    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
 895   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
 896   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
 897 >;
 898
 899 //f32 pattern for V_CNDMASK_B32_e64
 900 def : Pat <
 901   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
 902   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
 903 >;
 904
 905 def : Pat <
 906   (i32 (trunc i64:$val)),
 907   (EXTRACT_SUBREG $val, sub0)
 908 >;
 909
 910 def V_READLANE_B32 : VOP2 <
 911   0x00000001,
 912   (outs SReg_32:$vdst),
 913   (ins VReg_32:$src0, SSrc_32:$vsrc1),
 914   "V_READLANE_B32 $vdst, $src0, $vsrc1",
 915   []
 916 >;
 917
 918 def V_WRITELANE_B32 : VOP2 <
 919   0x00000002,
 920   (outs VReg_32:$vdst),
 921   (ins SReg_32:$src0, SSrc_32:$vsrc1),
 922   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
 923   []
 924 >;
 925
 926 let isCommutable = 1 in {
 927 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
 928   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
 929 >;
 930
 931 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
 932   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
 933 >;
 934 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
 935 } // End isCommutable = 1
 936
 937 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
 938
 939 let isCommutable = 1 in {
 940
 941 defm V_MUL_LEGACY_F32 : VOP2_32 <
 942   0x00000007, "V_MUL_LEGACY_F32",
 943   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
 944 >;
 945
 946 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
 947   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
 948 >;
 949
 950
 951 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
 952   [(set i32:$dst, (AMDGPUmul_i24 i32:$src0, i32:$src1))]
 953 >;
 954 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
 955 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
 956   [(set i32:$dst, (AMDGPUmul_u24 i32:$src0, i32:$src1))]
 957 >;
 958 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
 959
 960
 961 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
 962   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
 963 >;
 964
 965 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
 966   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
 967 >;
 968
 969 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
 970 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
 971 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32", []>;
 972 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32", []>;
 973 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32", []>;
 974 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32", []>;
 975
 976 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32", []>;
 977 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
 978
 979 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32", []>;
 980 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
 981
 982 let hasPostISelHook = 1 in {
 983
 984 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32", []>;
 985
 986 }
 987 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
 988
 989 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32", []>;
 990 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32", []>;
 991 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32", []>;
 992
 993 } // End isCommutable = 1
 994
 995 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32",
 996   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
 997 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
 998 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
 999 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
1000 //defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
1001 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
1002 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
1003
1004 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1005 // No patterns so that the scalar instructions are always selected.
1006 // The scalar versions will be replaced with vector when needed later.
1007 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32", [], VSrc_32>;
1008 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32", [], VSrc_32>;
1009 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], VSrc_32,
1010                               "V_SUB_I32">;
1011
1012 let Uses = [VCC] in { // Carry-in comes from VCC
1013 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32", [], VReg_32>;
1014 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32", [], VReg_32>;
1015 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], VReg_32,
1016                                "V_SUBB_U32">;
1017 } // End Uses = [VCC]
1018 } // End isCommutable = 1, Defs = [VCC]
1019
1020 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1021 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1022 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1023 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1024 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1025  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1026 >;
1027 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1028 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1029 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32", []>;
1030 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32", []>;
1031 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32", []>;
1032 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32", []>;
1033 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32", []>;
1034 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32", []>;
1035 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32", []>;
1036 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32", []>;
1037 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32", []>;
1038 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32", []>;
1039 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32", []>;
1040 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32", []>;
1041 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
1042 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
1043 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
1044 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
1045 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
1046
1047 let neverHasSideEffects = 1 in {
1048
1049 def V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1050 def V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32", []>;
1051 def V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1052   [(set i32:$dst, (add (AMDGPUmul_i24 i32:$src0, i32:$src1), i32:$src2))]
1053 >;
1054 def V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1055   [(set i32:$dst, (add (AMDGPUmul_u24 i32:$src0, i32:$src1), i32:$src2))]
1056 >;
1057
1058 } // End neverHasSideEffects
1059 def V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1060 def V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1061 def V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1062 def V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1063
1064 let neverHasSideEffects = 1, mayLoad = 0, mayStore = 0 in {
1065 def V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32",
1066   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))]>;
1067 def V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32",
1068   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))]>;
1069 }
1070
1071 def V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32",
1072   [(set i32:$dst, (AMDGPUbfi i32:$src0, i32:$src1, i32:$src2))]>;
1073 defm : BFIPatterns <V_BFI_B32>;
1074 def V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1075   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1076 >;
1077 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1078   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1079 >;
1080 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1081 def V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1082 def : ROTRPattern <V_ALIGNBIT_B32>;
1083
1084 def V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1085 def V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1086 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1087 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1088 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1089 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1090 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1091 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1092 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1093 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1094 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1095 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1096 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1097 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1098 def V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1099 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1100 def V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1101 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1102
1103 def V_LSHL_B64 : VOP3_64_Shift <0x00000161, "V_LSHL_B64",
1104   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1105 >;
1106 def V_LSHR_B64 : VOP3_64_Shift <0x00000162, "V_LSHR_B64",
1107   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1108 >;
1109 def V_ASHR_I64 : VOP3_64_Shift <0x00000163, "V_ASHR_I64",
1110   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1111 >;
1112
1113 let isCommutable = 1 in {
1114
1115 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1116 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1117 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1118 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1119
1120 } // isCommutable = 1
1121
1122 def : Pat <
1123   (fadd f64:$src0, f64:$src1),
1124   (V_ADD_F64 $src0, $src1, (i64 0))
1125 >;
1126
1127 def : Pat <
1128   (fmul f64:$src0, f64:$src1),
1129   (V_MUL_F64 $src0, $src1, (i64 0))
1130 >;
1131
1132 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1133
1134 let isCommutable = 1 in {
1135
1136 def V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1137 def V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1138 def V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1139 def V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1140
1141 } // isCommutable = 1
1142
1143 def : Pat <
1144   (mul i32:$src0, i32:$src1),
1145   (V_MUL_LO_I32 $src0, $src1, (i32 0))
1146 >;
1147
1148 def : Pat <
1149   (mulhu i32:$src0, i32:$src1),
1150   (V_MUL_HI_U32 $src0, $src1, (i32 0))
1151 >;
1152
1153 def : Pat <
1154   (mulhs i32:$src0, i32:$src1),
1155   (V_MUL_HI_I32 $src0, $src1, (i32 0))
1156 >;
1157
1158 def V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1159 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1160 def V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1161 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1162 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1163 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1164 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1165 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1166
1167 let Defs = [SCC] in { // Carry out goes to SCC
1168 let isCommutable = 1 in {
1169 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
1170 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
1171   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
1172 >;
1173 } // End isCommutable = 1
1174
1175 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
1176 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
1177   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
1178 >;
1179
1180 let Uses = [SCC] in { // Carry in comes from SCC
1181 let isCommutable = 1 in {
1182 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
1183   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
1184 } // End isCommutable = 1
1185
1186 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
1187   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
1188 } // End Uses = [SCC]
1189 } // End Defs = [SCC]
1190
1191 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
1192   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
1193 >;
1194 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
1195   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
1196 >;
1197 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
1198   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
1199 >;
1200 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
1201   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
1202 >;
1203
1204 def S_CSELECT_B32 : SOP2 <
1205   0x0000000a, (outs SReg_32:$dst),
1206   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
1207   []
1208 >;
1209
1210 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
1211
1212 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
1213   [(set i32:$dst, (and i32:$src0, i32:$src1))]
1214 >;
1215
1216 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
1217   [(set i64:$dst, (and i64:$src0, i64:$src1))]
1218 >;
1219
1220 def : Pat <
1221   (i1 (and i1:$src0, i1:$src1)),
1222   (S_AND_B64 $src0, $src1)
1223 >;
1224
1225 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
1226   [(set i32:$dst, (or i32:$src0, i32:$src1))]
1227 >;
1228
1229 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
1230   [(set i64:$dst, (or i64:$src0, i64:$src1))]
1231 >;
1232
1233 def : Pat <
1234   (i1 (or i1:$src0, i1:$src1)),
1235   (S_OR_B64 $src0, $src1)
1236 >;
1237
1238 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
1239   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
1240 >;
1241
1242 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
1243   [(set i1:$dst, (xor i1:$src0, i1:$src1))]
1244 >;
1245 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
1246 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
1247 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
1248 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
1249 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
1250 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
1251 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
1252 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
1253 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
1254 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
1255
1256 // Use added complexity so these patterns are preferred to the VALU patterns.
1257 let AddedComplexity = 1 in {
1258
1259 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
1260   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1261 >;
1262 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
1263   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1264 >;
1265 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
1266   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1267 >;
1268 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
1269   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1270 >;
1271 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
1272   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1273 >;
1274 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
1275   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1276 >;
1277
1278 } // End AddedComplexity = 1
1279
1280 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
1281 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
1282 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
1283 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
1284 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
1285 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
1286 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
1287 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
1288 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
1289
1290 let isCodeGenOnly = 1, isPseudo = 1 in {
1291
1292 def LOAD_CONST : AMDGPUShaderInst <
1293   (outs GPRF32:$dst),
1294   (ins i32imm:$src),
1295   "LOAD_CONST $dst, $src",
1296   [(set GPRF32:$dst, (int_AMDGPU_load_const imm:$src))]
1297 >;
1298
1299 // SI pseudo instructions. These are used by the CFG structurizer pass
1300 // and should be lowered to ISA instructions prior to codegen.
1301
1302 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1303     Uses = [EXEC], Defs = [EXEC] in {
1304
1305 let isBranch = 1, isTerminator = 1 in {
1306
1307 def SI_IF : InstSI <
1308   (outs SReg_64:$dst),
1309   (ins SReg_64:$vcc, brtarget:$target),
1310   "SI_IF $dst, $vcc, $target",
1311   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1312 >;
1313
1314 def SI_ELSE : InstSI <
1315   (outs SReg_64:$dst),
1316   (ins SReg_64:$src, brtarget:$target),
1317   "SI_ELSE $dst, $src, $target",
1318   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]> {
1319
1320   let Constraints = "$src = $dst";
1321 }
1322
1323 def SI_LOOP : InstSI <
1324   (outs),
1325   (ins SReg_64:$saved, brtarget:$target),
1326   "SI_LOOP $saved, $target",
1327   [(int_SI_loop i64:$saved, bb:$target)]
1328 >;
1329
1330 } // end isBranch = 1, isTerminator = 1
1331
1332 def SI_BREAK : InstSI <
1333   (outs SReg_64:$dst),
1334   (ins SReg_64:$src),
1335   "SI_ELSE $dst, $src",
1336   [(set i64:$dst, (int_SI_break i64:$src))]
1337 >;
1338
1339 def SI_IF_BREAK : InstSI <
1340   (outs SReg_64:$dst),
1341   (ins SReg_64:$vcc, SReg_64:$src),
1342   "SI_IF_BREAK $dst, $vcc, $src",
1343   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1344 >;
1345
1346 def SI_ELSE_BREAK : InstSI <
1347   (outs SReg_64:$dst),
1348   (ins SReg_64:$src0, SReg_64:$src1),
1349   "SI_ELSE_BREAK $dst, $src0, $src1",
1350   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1351 >;
1352
1353 def SI_END_CF : InstSI <
1354   (outs),
1355   (ins SReg_64:$saved),
1356   "SI_END_CF $saved",
1357   [(int_SI_end_cf i64:$saved)]
1358 >;
1359
1360 def SI_KILL : InstSI <
1361   (outs),
1362   (ins VSrc_32:$src),
1363   "SI_KILL $src",
1364   [(int_AMDGPU_kill f32:$src)]
1365 >;
1366
1367 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1368   // Uses = [EXEC], Defs = [EXEC]
1369
1370 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1371
1372 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1373
1374 let UseNamedOperandTable = 1 in {
1375
1376 def SI_RegisterLoad : AMDGPUShaderInst <
1377   (outs VReg_32:$dst, SReg_64:$temp),
1378   (ins FRAMEri32:$addr, i32imm:$chan),
1379   "", []
1380 > {
1381   let isRegisterLoad = 1;
1382   let mayLoad = 1;
1383 }
1384
1385 class SIRegStore<dag outs> : AMDGPUShaderInst <
1386   outs,
1387   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1388   "", []
1389 > {
1390   let isRegisterStore = 1;
1391   let mayStore = 1;
1392 }
1393
1394 let usesCustomInserter = 1 in {
1395 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1396 } // End usesCustomInserter = 1
1397 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1398
1399
1400 } // End UseNamedOperandTable = 1
1401
1402 def SI_INDIRECT_SRC : InstSI <
1403   (outs VReg_32:$dst, SReg_64:$temp),
1404   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1405   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1406   []
1407 >;
1408
1409 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1410   (outs rc:$dst, SReg_64:$temp),
1411   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1412   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1413   []
1414 > {
1415   let Constraints = "$src = $dst";
1416 }
1417
1418 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1419 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1420 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1421 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1422 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1423
1424 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1425
1426 let usesCustomInserter = 1 in {
1427
1428 // This pseudo instruction takes a pointer as input and outputs a resource
1429 // constant that can be used with the ADDR64 MUBUF instructions.
1430 def SI_ADDR64_RSRC : InstSI <
1431   (outs SReg_128:$srsrc),
1432   (ins SReg_64:$ptr),
1433   "", []
1434 >;
1435
1436 def V_SUB_F64 : InstSI <
1437   (outs VReg_64:$dst),
1438   (ins VReg_64:$src0, VReg_64:$src1),
1439   "V_SUB_F64 $dst, $src0, $src1",
1440   []
1441 >;
1442
1443 } // end usesCustomInserter
1444
1445 } // end IsCodeGenOnly, isPseudo
1446
1447 def : Pat<
1448   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1449   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1450 >;
1451
1452 def : Pat <
1453   (int_AMDGPU_kilp),
1454   (SI_KILL 0xbf800000)
1455 >;
1456
1457 /* int_SI_vs_load_input */
1458 def : Pat<
1459   (SIload_input i128:$tlst, IMM12bit:$attr_offset, i32:$buf_idx_vgpr),
1460   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1461 >;
1462
1463 /* int_SI_export */
1464 def : Pat <
1465   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1466                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1467   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1468        $src0, $src1, $src2, $src3)
1469 >;
1470
1471 def : Pat <
1472   (f64 (fsub f64:$src0, f64:$src1)),
1473   (V_SUB_F64 $src0, $src1)
1474 >;
1475
1476 /********** ======================= **********/
1477 /********** Image sampling patterns **********/
1478 /********** ======================= **********/
1479
1480 /* SIsample for simple 1D texture lookup */
1481 def : Pat <
1482   (SIsample i32:$addr, v32i8:$rsrc, i128:$sampler, imm),
1483   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1484 >;
1485
1486 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1487     (name vt:$addr, v32i8:$rsrc, i128:$sampler, imm),
1488     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1489 >;
1490
1491 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1492     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_RECT),
1493     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1494 >;
1495
1496 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1497     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_ARRAY),
1498     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1499 >;
1500
1501 class SampleShadowPattern<SDNode name, MIMG opcode,
1502                           ValueType vt> : Pat <
1503     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW),
1504     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1505 >;
1506
1507 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1508                                ValueType vt> : Pat <
1509     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW_ARRAY),
1510     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1511 >;
1512
1513 /* SIsample* for texture lookups consuming more address parameters */
1514 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1515                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1516 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1517   def : SamplePattern <SIsample, sample, addr_type>;
1518   def : SampleRectPattern <SIsample, sample, addr_type>;
1519   def : SampleArrayPattern <SIsample, sample, addr_type>;
1520   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1521   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1522
1523   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1524   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1525   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1526   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1527
1528   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1529   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1530   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1531   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1532
1533   def : SamplePattern <SIsampled, sample_d, addr_type>;
1534   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1535   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1536   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1537 }
1538
1539 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
1540                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
1541                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
1542                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
1543                       v2i32>;
1544 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
1545                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
1546                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
1547                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
1548                       v4i32>;
1549 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
1550                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
1551                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
1552                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
1553                       v8i32>;
1554 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
1555                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
1556                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
1557                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
1558                       v16i32>;
1559
1560 /* int_SI_imageload for texture fetches consuming varying address parameters */
1561 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1562     (name addr_type:$addr, v32i8:$rsrc, imm),
1563     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1564 >;
1565
1566 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1567     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1568     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1569 >;
1570
1571 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1572     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1573     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1574 >;
1575
1576 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1577     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1578     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1579 >;
1580
1581 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1582   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1583   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1584 }
1585
1586 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1587   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1588   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
1589 }
1590
1591 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
1592 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
1593
1594 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
1595 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
1596
1597 /* Image resource information */
1598 def : Pat <
1599   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1600   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1601 >;
1602
1603 def : Pat <
1604   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1605   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1606 >;
1607
1608 def : Pat <
1609   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
1610   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1611 >;
1612
1613 /********** ============================================ **********/
1614 /********** Extraction, Insertion, Building and Casting  **********/
1615 /********** ============================================ **********/
1616
1617 foreach Index = 0-2 in {
1618   def Extract_Element_v2i32_#Index : Extract_Element <
1619     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1620   >;
1621   def Insert_Element_v2i32_#Index : Insert_Element <
1622     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1623   >;
1624
1625   def Extract_Element_v2f32_#Index : Extract_Element <
1626     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1627   >;
1628   def Insert_Element_v2f32_#Index : Insert_Element <
1629     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1630   >;
1631 }
1632
1633 foreach Index = 0-3 in {
1634   def Extract_Element_v4i32_#Index : Extract_Element <
1635     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1636   >;
1637   def Insert_Element_v4i32_#Index : Insert_Element <
1638     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1639   >;
1640
1641   def Extract_Element_v4f32_#Index : Extract_Element <
1642     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1643   >;
1644   def Insert_Element_v4f32_#Index : Insert_Element <
1645     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1646   >;
1647 }
1648
1649 foreach Index = 0-7 in {
1650   def Extract_Element_v8i32_#Index : Extract_Element <
1651     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1652   >;
1653   def Insert_Element_v8i32_#Index : Insert_Element <
1654     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1655   >;
1656
1657   def Extract_Element_v8f32_#Index : Extract_Element <
1658     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1659   >;
1660   def Insert_Element_v8f32_#Index : Insert_Element <
1661     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1662   >;
1663 }
1664
1665 foreach Index = 0-15 in {
1666   def Extract_Element_v16i32_#Index : Extract_Element <
1667     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1668   >;
1669   def Insert_Element_v16i32_#Index : Insert_Element <
1670     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1671   >;
1672
1673   def Extract_Element_v16f32_#Index : Extract_Element <
1674     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1675   >;
1676   def Insert_Element_v16f32_#Index : Insert_Element <
1677     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1678   >;
1679 }
1680
1681 def : BitConvert <i32, f32, SReg_32>;
1682 def : BitConvert <i32, f32, VReg_32>;
1683
1684 def : BitConvert <f32, i32, SReg_32>;
1685 def : BitConvert <f32, i32, VReg_32>;
1686
1687 def : BitConvert <i64, f64, VReg_64>;
1688
1689 def : BitConvert <f64, i64, VReg_64>;
1690
1691 def : BitConvert <v2f32, v2i32, VReg_64>;
1692 def : BitConvert <v2i32, v2f32, VReg_64>;
1693 def : BitConvert <v2i32, i64, VReg_64>;
1694 def : BitConvert <i64, v2i32, VReg_64>;
1695
1696 def : BitConvert <v4f32, v4i32, VReg_128>;
1697 def : BitConvert <v4i32, v4f32, VReg_128>;
1698 def : BitConvert <v4i32, i128,  VReg_128>;
1699 def : BitConvert <i128, v4i32,  VReg_128>;
1700
1701 def : BitConvert <v8f32, v8i32, SReg_256>;
1702 def : BitConvert <v8i32, v8f32, SReg_256>;
1703 def : BitConvert <v8i32, v32i8, SReg_256>;
1704 def : BitConvert <v32i8, v8i32, SReg_256>;
1705 def : BitConvert <v8i32, v32i8, VReg_256>;
1706 def : BitConvert <v8i32, v8f32, VReg_256>;
1707 def : BitConvert <v8f32, v8i32, VReg_256>;
1708 def : BitConvert <v32i8, v8i32, VReg_256>;
1709
1710 def : BitConvert <v16i32, v16f32, VReg_512>;
1711 def : BitConvert <v16f32, v16i32, VReg_512>;
1712
1713 /********** =================== **********/
1714 /********** Src & Dst modifiers **********/
1715 /********** =================== **********/
1716
1717 def : Pat <
1718   (int_AMDIL_clamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1719   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1720    0 /* ABS */, 1 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1721 >;
1722
1723 /********** ================================ **********/
1724 /********** Floating point absolute/negative **********/
1725 /********** ================================ **********/
1726
1727 // Manipulate the sign bit directly, as e.g. using the source negation modifier
1728 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
1729 // breaking the piglit *s-floatBitsToInt-neg* tests
1730
1731 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
1732 // removing these patterns
1733
1734 def : Pat <
1735   (fneg (fabs f32:$src)),
1736   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
1737 >;
1738
1739 def : Pat <
1740   (fabs f32:$src),
1741   (V_AND_B32_e32 $src, (V_MOV_B32_e32 0x7fffffff)) /* Clear sign bit */
1742 >;
1743
1744 def : Pat <
1745   (fneg f32:$src),
1746   (V_XOR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Toggle sign bit */
1747 >;
1748
1749 /********** ================== **********/
1750 /********** Immediate Patterns **********/
1751 /********** ================== **********/
1752
1753 def : Pat <
1754   (SGPRImm<(i32 imm)>:$imm),
1755   (S_MOV_B32 imm:$imm)
1756 >;
1757
1758 def : Pat <
1759   (SGPRImm<(f32 fpimm)>:$imm),
1760   (S_MOV_B32 fpimm:$imm)
1761 >;
1762
1763 def : Pat <
1764   (i32 imm:$imm),
1765   (V_MOV_B32_e32 imm:$imm)
1766 >;
1767
1768 def : Pat <
1769   (f32 fpimm:$imm),
1770   (V_MOV_B32_e32 fpimm:$imm)
1771 >;
1772
1773 def : Pat <
1774   (i1 imm:$imm),
1775   (S_MOV_B64 imm:$imm)
1776 >;
1777
1778 def : Pat <
1779   (i64 InlineImm<i64>:$imm),
1780   (S_MOV_B64 InlineImm<i64>:$imm)
1781 >;
1782
1783 /********** ===================== **********/
1784 /********** Interpolation Paterns **********/
1785 /********** ===================== **********/
1786
1787 def : Pat <
1788   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
1789   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
1790 >;
1791
1792 def : Pat <
1793   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
1794   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
1795                                     imm:$attr_chan, imm:$attr, i32:$params),
1796                    (EXTRACT_SUBREG $ij, sub1),
1797                    imm:$attr_chan, imm:$attr, $params)
1798 >;
1799
1800 /********** ================== **********/
1801 /********** Intrinsic Patterns **********/
1802 /********** ================== **********/
1803
1804 /* llvm.AMDGPU.pow */
1805 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
1806
1807 def : Pat <
1808   (int_AMDGPU_div f32:$src0, f32:$src1),
1809   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
1810 >;
1811
1812 def : Pat<
1813   (fdiv f32:$src0, f32:$src1),
1814   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
1815 >;
1816
1817 def : Pat<
1818   (fdiv f64:$src0, f64:$src1),
1819   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
1820 >;
1821
1822 def : Pat <
1823   (fcos f32:$src0),
1824   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1825 >;
1826
1827 def : Pat <
1828   (fsin f32:$src0),
1829   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1830 >;
1831
1832 def : Pat <
1833   (int_AMDGPU_cube v4f32:$src),
1834   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
1835     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
1836                   (EXTRACT_SUBREG $src, sub1),
1837                   (EXTRACT_SUBREG $src, sub2)),
1838                    sub0),
1839     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
1840                   (EXTRACT_SUBREG $src, sub1),
1841                   (EXTRACT_SUBREG $src, sub2)),
1842                    sub1),
1843     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
1844                   (EXTRACT_SUBREG $src, sub1),
1845                   (EXTRACT_SUBREG $src, sub2)),
1846                    sub2),
1847     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
1848                   (EXTRACT_SUBREG $src, sub1),
1849                   (EXTRACT_SUBREG $src, sub2)),
1850                    sub3)
1851 >;
1852
1853 def : Pat <
1854   (i32 (sext i1:$src0)),
1855   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
1856 >;
1857
1858 class Ext32Pat <SDNode ext> : Pat <
1859   (i32 (ext i1:$src0)),
1860   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
1861 >;
1862
1863 def : Ext32Pat <zext>;
1864 def : Ext32Pat <anyext>;
1865
1866 // 1. Offset as 8bit DWORD immediate
1867 def : Pat <
1868   (SIload_constant i128:$sbase, IMM8bitDWORD:$offset),
1869   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1870 >;
1871
1872 // 2. Offset loaded in an 32bit SGPR
1873 def : Pat <
1874   (SIload_constant i128:$sbase, imm:$offset),
1875   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1876 >;
1877
1878 // 3. Offset in an 32Bit VGPR
1879 def : Pat <
1880   (SIload_constant i128:$sbase, i32:$voff),
1881   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0)
1882 >;
1883
1884 // The multiplication scales from [0,1] to the unsigned integer range
1885 def : Pat <
1886   (AMDGPUurecip i32:$src0),
1887   (V_CVT_U32_F32_e32
1888     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
1889                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
1890 >;
1891
1892 def : Pat <
1893   (int_SI_tid),
1894   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
1895                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0, 0, 0))
1896 >;
1897
1898 /********** ================== **********/
1899 /**********   VOP3 Patterns    **********/
1900 /********** ================== **********/
1901
1902 def : Pat <
1903   (f32 (fadd (fmul f32:$src0, f32:$src1), f32:$src2)),
1904   (V_MAD_F32 $src0, $src1, $src2)
1905 >;
1906
1907 /********** ======================= **********/
1908 /**********   Load/Store Patterns   **********/
1909 /********** ======================= **********/
1910
1911 multiclass DSReadPat <DS inst, ValueType vt, PatFrag frag> {
1912   def : Pat <
1913     (vt (frag (add i32:$ptr, (i32 IMM16bit:$offset)))),
1914     (inst (i1 0), $ptr, (as_i16imm $offset))
1915   >;
1916
1917   def : Pat <
1918     (frag i32:$src0),
1919     (vt (inst 0, $src0, 0))
1920   >;
1921 }
1922
1923 defm : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
1924 defm : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
1925 defm : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
1926 defm : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
1927 defm : DSReadPat <DS_READ_B32, i32, local_load>;
1928 defm : DSReadPat <DS_READ_B64, i64, local_load>;
1929
1930 multiclass DSWritePat <DS inst, ValueType vt, PatFrag frag> {
1931   def : Pat <
1932     (frag vt:$value, (add i32:$ptr, (i32 IMM16bit:$offset))),
1933     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
1934   >;
1935
1936   def : Pat <
1937     (frag vt:$src1, i32:$src0),
1938     (inst 0, $src0, $src1, 0)
1939   >;
1940 }
1941
1942 defm : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
1943 defm : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
1944 defm : DSWritePat <DS_WRITE_B32, i32, local_store>;
1945 defm : DSWritePat <DS_WRITE_B64, i64, local_store>;
1946
1947 def : Pat <(atomic_load_add_local i32:$ptr, i32:$val),
1948            (DS_ADD_U32_RTN 0, $ptr, $val, 0)>;
1949
1950 def : Pat <(atomic_load_sub_local i32:$ptr, i32:$val),
1951            (DS_SUB_U32_RTN 0, $ptr, $val, 0)>;
1952
1953 /********** ================== **********/
1954 /**********   SMRD Patterns    **********/
1955 /********** ================== **********/
1956
1957 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1958
1959   // 1. Offset as 8bit DWORD immediate
1960   def : Pat <
1961     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1962     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1963   >;
1964
1965   // 2. Offset loaded in an 32bit SGPR
1966   def : Pat <
1967     (constant_load (SIadd64bit32bit i64:$sbase, imm:$offset)),
1968     (vt (Instr_SGPR $sbase, (S_MOV_B32 imm:$offset)))
1969   >;
1970
1971   // 3. No offset at all
1972   def : Pat <
1973     (constant_load i64:$sbase),
1974     (vt (Instr_IMM $sbase, 0))
1975   >;
1976 }
1977
1978 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1979 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1980 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1981 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1982 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, i128>;
1983 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1984 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1985 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1986 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1987
1988 //===----------------------------------------------------------------------===//
1989 // MUBUF Patterns
1990 //===----------------------------------------------------------------------===//
1991
1992 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
1993                               PatFrag global_ld, PatFrag constant_ld> {
1994   def : Pat <
1995     (vt (global_ld (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset))),
1996     (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
1997   >;
1998
1999   def : Pat <
2000     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
2001     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2002   >;
2003
2004   def : Pat <
2005     (vt (global_ld i64:$ptr)),
2006     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2007   >;
2008
2009   def : Pat <
2010      (vt (global_ld (add i64:$ptr, i64:$offset))),
2011      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2012   >;
2013
2014   def : Pat <
2015      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2016      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2017   >;
2018 }
2019
2020 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
2021                           sextloadi8_global, sextloadi8_constant>;
2022 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
2023                           az_extloadi8_global, az_extloadi8_constant>;
2024 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
2025                           sextloadi16_global, sextloadi16_constant>;
2026 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
2027                           az_extloadi16_global, az_extloadi16_constant>;
2028 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
2029                           global_load, constant_load>;
2030 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2031                           global_load, constant_load>;
2032 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2033                           az_extloadi32_global, az_extloadi32_constant>;
2034 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
2035                           global_load, constant_load>;
2036 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
2037                           global_load, constant_load>;
2038
2039 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> {
2040
2041   def : Pat <
2042     (st vt:$value, (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset)),
2043     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2044   >;
2045
2046   def : Pat <
2047     (st vt:$value, (add i64:$ptr, IMM12bit:$offset)),
2048     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2049   >;
2050
2051   def : Pat <
2052     (st vt:$value, i64:$ptr),
2053     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2054   >;
2055
2056   def : Pat <
2057     (st vt:$value, (add i64:$ptr, i64:$offset)),
2058     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
2059    >;
2060 }
2061
2062 defm : MUBUFStore_Pattern <BUFFER_STORE_BYTE, i32, truncstorei8_global>;
2063 defm : MUBUFStore_Pattern <BUFFER_STORE_SHORT, i32, truncstorei16_global>;
2064 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32, global_store>;
2065 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64, global_store>;
2066 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32, global_store>;
2067 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32, global_store>;
2068
2069 // BUFFER_LOAD_DWORD*, addr64=0
2070 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2071                              MUBUF bothen> {
2072
2073   def : Pat <
2074     (vt (int_SI_buffer_load_dword i128:$rsrc, i32:$vaddr, i32:$soffset,
2075                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2076                                   imm:$tfe)),
2077     (offset $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2078             (as_i1imm $slc), (as_i1imm $tfe))
2079   >;
2080
2081   def : Pat <
2082     (vt (int_SI_buffer_load_dword i128:$rsrc, i32:$vaddr, i32:$soffset,
2083                                   imm, 1, 0, imm:$glc, imm:$slc,
2084                                   imm:$tfe)),
2085     (offen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2086            (as_i1imm $tfe))
2087   >;
2088
2089   def : Pat <
2090     (vt (int_SI_buffer_load_dword i128:$rsrc, i32:$vaddr, i32:$soffset,
2091                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2092                                   imm:$tfe)),
2093     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2094            (as_i1imm $slc), (as_i1imm $tfe))
2095   >;
2096
2097   def : Pat <
2098     (vt (int_SI_buffer_load_dword i128:$rsrc, v2i32:$vaddr, i32:$soffset,
2099                                   imm, 1, 1, imm:$glc, imm:$slc,
2100                                   imm:$tfe)),
2101     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2102             (as_i1imm $tfe))
2103   >;
2104 }
2105
2106 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2107                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2108 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2109                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2110 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2111                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2112
2113 //===----------------------------------------------------------------------===//
2114 // MTBUF Patterns
2115 //===----------------------------------------------------------------------===//
2116
2117 // TBUFFER_STORE_FORMAT_*, addr64=0
2118 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2119   (SItbuffer_store i128:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2120                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2121                    imm:$nfmt, imm:$offen, imm:$idxen,
2122                    imm:$glc, imm:$slc, imm:$tfe),
2123   (opcode
2124     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2125     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2126     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2127 >;
2128
2129 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2130 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2131 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2132 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2133
2134 let Predicates = [isCI] in {
2135
2136 // Sea island new arithmetic instructinos
2137 let neverHasSideEffects = 1 in {
2138 defm V_TRUNC_F64 : VOP1_64 <0x00000017, "V_TRUNC_F64",
2139   [(set f64:$dst, (ftrunc f64:$src0))]
2140 >;
2141 defm V_CEIL_F64 : VOP1_64 <0x00000018, "V_CEIL_F64",
2142   [(set f64:$dst, (fceil f64:$src0))]
2143 >;
2144 defm V_FLOOR_F64 : VOP1_64 <0x0000001A, "V_FLOOR_F64",
2145   [(set f64:$dst, (ffloor f64:$src0))]
2146 >;
2147
2148 defm V_RNDNE_F64 : VOP1_64 <0x00000019, "V_RNDNE_F64", []>;
2149
2150 def V_QSAD_PK_U16_U8 : VOP3_32 <0x00000173, "V_QSAD_PK_U16_U8", []>;
2151 def V_MQSAD_U16_U8 : VOP3_32 <0x000000172, "V_MQSAD_U16_U8", []>;
2152 def V_MQSAD_U32_U8 : VOP3_32 <0x00000175, "V_MQSAD_U32_U8", []>;
2153 def V_MAD_U64_U32 : VOP3_64 <0x00000176, "V_MAD_U64_U32", []>;
2154
2155 // XXX - Does this set VCC?
2156 def V_MAD_I64_I32 : VOP3_64 <0x00000177, "V_MAD_I64_I32", []>;
2157 } // End neverHasSideEffects = 1
2158
2159 // Remaining instructions:
2160 // FLAT_*
2161 // S_CBRANCH_CDBGUSER
2162 // S_CBRANCH_CDBGSYS
2163 // S_CBRANCH_CDBGSYS_OR_USER
2164 // S_CBRANCH_CDBGSYS_AND_USER
2165 // S_DCACHE_INV_VOL
2166 // V_EXP_LEGACY_F32
2167 // V_LOG_LEGACY_F32
2168 // DS_NOP
2169 // DS_GWS_SEMA_RELEASE_ALL
2170 // DS_WRAP_RTN_B32
2171 // DS_CNDXCHG32_RTN_B64
2172 // DS_WRITE_B96
2173 // DS_WRITE_B128
2174 // DS_CONDXCHG32_RTN_B128
2175 // DS_READ_B96
2176 // DS_READ_B128
2177 // BUFFER_LOAD_DWORDX3
2178 // BUFFER_STORE_DWORDX3
2179
2180 } // End Predicates = [isCI]
2181
2182
2183 /********** ====================== **********/
2184 /**********   Indirect adressing   **********/
2185 /********** ====================== **********/
2186
2187 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2188
2189   // 1. Extract with offset
2190   def : Pat<
2191     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2192     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2193   >;
2194
2195   // 2. Extract without offset
2196   def : Pat<
2197     (vector_extract vt:$vec, i32:$idx),
2198     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2199   >;
2200
2201   // 3. Insert with offset
2202   def : Pat<
2203     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2204     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2205   >;
2206
2207   // 4. Insert without offset
2208   def : Pat<
2209     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2210     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2211   >;
2212 }
2213
2214 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2215 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2216 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2217 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2218
2219 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2220 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2221 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2222 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2223
2224 /********** =============== **********/
2225 /**********   Conditions    **********/
2226 /********** =============== **********/
2227
2228 def : Pat<
2229   (i1 (setcc f32:$src0, f32:$src1, SETO)),
2230   (V_CMP_O_F32_e64 $src0, $src1)
2231 >;
2232
2233 def : Pat<
2234   (i1 (setcc f32:$src0, f32:$src1, SETUO)),
2235   (V_CMP_U_F32_e64 $src0, $src1)
2236 >;
2237
2238 //===----------------------------------------------------------------------===//
2239 // Miscellaneous Patterns
2240 //===----------------------------------------------------------------------===//
2241
2242 def : Pat <
2243   (i64 (trunc i128:$x)),
2244   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2245     (i32 (EXTRACT_SUBREG $x, sub0)), sub0),
2246     (i32 (EXTRACT_SUBREG $x, sub1)), sub1)
2247 >;
2248
2249 def : Pat <
2250   (i32 (trunc i64:$a)),
2251   (EXTRACT_SUBREG $a, sub0)
2252 >;
2253
2254 def : Pat <
2255   (i1 (trunc i32:$a)),
2256   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2257 >;
2258
2259 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
2260 // case, the sgpr-copies pass will fix this to use the vector version.
2261 def : Pat <
2262   (i32 (addc i32:$src0, i32:$src1)),
2263   (S_ADD_I32 $src0, $src1)
2264 >;
2265
2266 //============================================================================//
2267 // Miscellaneous Optimization Patterns
2268 //============================================================================//
2269
2270 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2271
2272 } // End isSI predicate