lib/Target/R600/SIRegisterInfo.cpp

   1 //===-- SIRegisterInfo.cpp - SI Register Information ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI implementation of the TargetRegisterInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIRegisterInfo.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "SIInstrInfo.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/RegisterScavenging.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/IR/LLVMContext.h"
  25
  26 #include "llvm/Support/Debug.h"
  27 using namespace llvm;
  28
  29 SIRegisterInfo::SIRegisterInfo(const AMDGPUSubtarget &st)
  30 : AMDGPURegisterInfo(st)
  31   { }
  32
  33 BitVector SIRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
  34   BitVector Reserved(getNumRegs());
  35   Reserved.set(AMDGPU::EXEC);
  36
  37   // EXEC_LO and EXEC_HI could be allocated and used as regular register,
  38   // but this seems likely to result in bugs, so I'm marking them as reserved.
  39   Reserved.set(AMDGPU::EXEC_LO);
  40   Reserved.set(AMDGPU::EXEC_HI);
  41
  42   Reserved.set(AMDGPU::INDIRECT_BASE_ADDR);
  43   Reserved.set(AMDGPU::FLAT_SCR);
  44   Reserved.set(AMDGPU::FLAT_SCR_LO);
  45   Reserved.set(AMDGPU::FLAT_SCR_HI);
  46
  47   // Reserve some VGPRs to use as temp registers in case we have to spill VGPRs
  48   Reserved.set(AMDGPU::VGPR255);
  49   Reserved.set(AMDGPU::VGPR254);
  50
  51   return Reserved;
  52 }
  53
  54 unsigned SIRegisterInfo::getRegPressureSetLimit(unsigned Idx) const {
  55
  56   // FIXME: We should adjust the max number of waves based on LDS size.
  57   unsigned SGPRLimit = getNumSGPRsAllowed(ST.getMaxWavesPerCU());
  58   unsigned VGPRLimit = getNumVGPRsAllowed(ST.getMaxWavesPerCU());
  59
  60   for (regclass_iterator I = regclass_begin(), E = regclass_end();
  61        I != E; ++I) {
  62
  63     unsigned NumSubRegs = std::max((int)(*I)->getSize() / 4, 1);
  64     unsigned Limit;
  65
  66     if (isSGPRClass(*I)) {
  67       Limit = SGPRLimit / NumSubRegs;
  68     } else {
  69       Limit = VGPRLimit / NumSubRegs;
  70     }
  71
  72     const int *Sets = getRegClassPressureSets(*I);
  73     assert(Sets);
  74     for (unsigned i = 0; Sets[i] != -1; ++i) {
  75             if (Sets[i] == (int)Idx)
  76         return Limit;
  77     }
  78   }
  79   return 256;
  80 }
  81
  82 bool SIRegisterInfo::requiresRegisterScavenging(const MachineFunction &Fn) const {
  83   return Fn.getFrameInfo()->hasStackObjects();
  84 }
  85
  86 static unsigned getNumSubRegsForSpillOp(unsigned Op) {
  87
  88   switch (Op) {
  89   case AMDGPU::SI_SPILL_S512_SAVE:
  90   case AMDGPU::SI_SPILL_S512_RESTORE:
  91   case AMDGPU::SI_SPILL_V512_SAVE:
  92   case AMDGPU::SI_SPILL_V512_RESTORE:
  93     return 16;
  94   case AMDGPU::SI_SPILL_S256_SAVE:
  95   case AMDGPU::SI_SPILL_S256_RESTORE:
  96   case AMDGPU::SI_SPILL_V256_SAVE:
  97   case AMDGPU::SI_SPILL_V256_RESTORE:
  98     return 8;
  99   case AMDGPU::SI_SPILL_S128_SAVE:
 100   case AMDGPU::SI_SPILL_S128_RESTORE:
 101   case AMDGPU::SI_SPILL_V128_SAVE:
 102   case AMDGPU::SI_SPILL_V128_RESTORE:
 103     return 4;
 104   case AMDGPU::SI_SPILL_V96_SAVE:
 105   case AMDGPU::SI_SPILL_V96_RESTORE:
 106     return 3;
 107   case AMDGPU::SI_SPILL_S64_SAVE:
 108   case AMDGPU::SI_SPILL_S64_RESTORE:
 109   case AMDGPU::SI_SPILL_V64_SAVE:
 110   case AMDGPU::SI_SPILL_V64_RESTORE:
 111     return 2;
 112   case AMDGPU::SI_SPILL_S32_SAVE:
 113   case AMDGPU::SI_SPILL_S32_RESTORE:
 114   case AMDGPU::SI_SPILL_V32_SAVE:
 115   case AMDGPU::SI_SPILL_V32_RESTORE:
 116     return 1;
 117   default: llvm_unreachable("Invalid spill opcode");
 118   }
 119 }
 120
 121 void SIRegisterInfo::buildScratchLoadStore(MachineBasicBlock::iterator MI,
 122                                            unsigned LoadStoreOp,
 123                                            unsigned Value,
 124                                            unsigned ScratchRsrcReg,
 125                                            unsigned ScratchOffset,
 126                                            int64_t Offset,
 127                                            RegScavenger *RS) const {
 128
 129   const SIInstrInfo *TII = static_cast<const SIInstrInfo*>(ST.getInstrInfo());
 130   MachineBasicBlock *MBB = MI->getParent();
 131   const MachineFunction *MF = MI->getParent()->getParent();
 132   LLVMContext &Ctx = MF->getFunction()->getContext();
 133   DebugLoc DL = MI->getDebugLoc();
 134   bool IsLoad = TII->get(LoadStoreOp).mayLoad();
 135
 136   bool RanOutOfSGPRs = false;
 137   unsigned SOffset = ScratchOffset;
 138
 139   unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 140   unsigned Size = NumSubRegs * 4;
 141
 142   if (!isUInt<12>(Offset + Size)) {
 143     dbgs() << "Offset scavenge\n";
 144     SOffset = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, MI, 0);
 145     if (SOffset == AMDGPU::NoRegister) {
 146       RanOutOfSGPRs = true;
 147       SOffset = AMDGPU::SGPR0;
 148     }
 149     BuildMI(*MBB, MI, DL, TII->get(AMDGPU::S_ADD_U32), SOffset)
 150             .addReg(ScratchOffset)
 151             .addImm(Offset);
 152     Offset = 0;
 153   }
 154
 155   if (RanOutOfSGPRs)
 156     Ctx.emitError("Ran out of SGPRs for spilling VGPRS");
 157
 158   for (unsigned i = 0, e = NumSubRegs; i != e; ++i, Offset += 4) {
 159     unsigned SubReg = NumSubRegs > 1 ?
 160         getPhysRegSubReg(Value, &AMDGPU::VGPR_32RegClass, i) :
 161         Value;
 162     bool IsKill = (i == e - 1);
 163
 164     BuildMI(*MBB, MI, DL, TII->get(LoadStoreOp))
 165             .addReg(SubReg, getDefRegState(IsLoad))
 166             .addReg(ScratchRsrcReg, getKillRegState(IsKill))
 167             .addImm(Offset)
 168             .addReg(SOffset)
 169             .addImm(0) // glc
 170             .addImm(0) // slc
 171             .addImm(0) // tfe
 172             .addReg(Value, RegState::Implicit | getDefRegState(IsLoad));
 173   }
 174 }
 175
 176 void SIRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator MI,
 177                                         int SPAdj, unsigned FIOperandNum,
 178                                         RegScavenger *RS) const {
 179   MachineFunction *MF = MI->getParent()->getParent();
 180   MachineBasicBlock *MBB = MI->getParent();
 181   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 182   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 183   const SIInstrInfo *TII = static_cast<const SIInstrInfo*>(ST.getInstrInfo());
 184   DebugLoc DL = MI->getDebugLoc();
 185
 186   MachineOperand &FIOp = MI->getOperand(FIOperandNum);
 187   int Index = MI->getOperand(FIOperandNum).getIndex();
 188
 189   switch (MI->getOpcode()) {
 190     // SGPR register spill
 191     case AMDGPU::SI_SPILL_S512_SAVE:
 192     case AMDGPU::SI_SPILL_S256_SAVE:
 193     case AMDGPU::SI_SPILL_S128_SAVE:
 194     case AMDGPU::SI_SPILL_S64_SAVE:
 195     case AMDGPU::SI_SPILL_S32_SAVE: {
 196       unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 197
 198       for (unsigned i = 0, e = NumSubRegs; i < e; ++i) {
 199         unsigned SubReg = getPhysRegSubReg(MI->getOperand(0).getReg(),
 200                                            &AMDGPU::SGPR_32RegClass, i);
 201         struct SIMachineFunctionInfo::SpilledReg Spill =
 202             MFI->getSpilledReg(MF, Index, i);
 203
 204         if (Spill.VGPR == AMDGPU::NoRegister) {
 205            LLVMContext &Ctx = MF->getFunction()->getContext();
 206            Ctx.emitError("Ran out of VGPRs for spilling SGPR");
 207         }
 208
 209         BuildMI(*MBB, MI, DL, TII->get(AMDGPU::V_WRITELANE_B32), Spill.VGPR)
 210                 .addReg(SubReg)
 211                 .addImm(Spill.Lane);
 212
 213       }
 214       MI->eraseFromParent();
 215       break;
 216     }
 217
 218     // SGPR register restore
 219     case AMDGPU::SI_SPILL_S512_RESTORE:
 220     case AMDGPU::SI_SPILL_S256_RESTORE:
 221     case AMDGPU::SI_SPILL_S128_RESTORE:
 222     case AMDGPU::SI_SPILL_S64_RESTORE:
 223     case AMDGPU::SI_SPILL_S32_RESTORE: {
 224       unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 225
 226       for (unsigned i = 0, e = NumSubRegs; i < e; ++i) {
 227         unsigned SubReg = getPhysRegSubReg(MI->getOperand(0).getReg(),
 228                                            &AMDGPU::SGPR_32RegClass, i);
 229         bool isM0 = SubReg == AMDGPU::M0;
 230         struct SIMachineFunctionInfo::SpilledReg Spill =
 231             MFI->getSpilledReg(MF, Index, i);
 232
 233         if (Spill.VGPR == AMDGPU::NoRegister) {
 234            LLVMContext &Ctx = MF->getFunction()->getContext();
 235            Ctx.emitError("Ran out of VGPRs for spilling SGPR");
 236         }
 237
 238         if (isM0) {
 239           dbgs() << "Scavenge M0\n";
 240           SubReg = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, MI, 0);
 241         }
 242
 243         BuildMI(*MBB, MI, DL, TII->get(AMDGPU::V_READLANE_B32), SubReg)
 244                 .addReg(Spill.VGPR)
 245                 .addImm(Spill.Lane)
 246                 .addReg(MI->getOperand(0).getReg(), RegState::ImplicitDefine);
 247         if (isM0) {
 248           BuildMI(*MBB, MI, DL, TII->get(AMDGPU::S_MOV_B32), AMDGPU::M0)
 249                   .addReg(SubReg);
 250         }
 251       }
 252       TII->insertNOPs(MI, 3);
 253       MI->eraseFromParent();
 254       break;
 255     }
 256
 257     // VGPR register spill
 258     case AMDGPU::SI_SPILL_V512_SAVE:
 259     case AMDGPU::SI_SPILL_V256_SAVE:
 260     case AMDGPU::SI_SPILL_V128_SAVE:
 261     case AMDGPU::SI_SPILL_V96_SAVE:
 262     case AMDGPU::SI_SPILL_V64_SAVE:
 263     case AMDGPU::SI_SPILL_V32_SAVE:
 264       buildScratchLoadStore(MI, AMDGPU::BUFFER_STORE_DWORD_OFFSET,
 265             TII->getNamedOperand(*MI, AMDGPU::OpName::src)->getReg(),
 266             TII->getNamedOperand(*MI, AMDGPU::OpName::scratch_rsrc)->getReg(),
 267             TII->getNamedOperand(*MI, AMDGPU::OpName::scratch_offset)->getReg(),
 268              FrameInfo->getObjectOffset(Index), RS);
 269       MI->eraseFromParent();
 270       break;
 271     case AMDGPU::SI_SPILL_V32_RESTORE:
 272     case AMDGPU::SI_SPILL_V64_RESTORE:
 273     case AMDGPU::SI_SPILL_V128_RESTORE:
 274     case AMDGPU::SI_SPILL_V256_RESTORE:
 275     case AMDGPU::SI_SPILL_V512_RESTORE: {
 276       buildScratchLoadStore(MI, AMDGPU::BUFFER_LOAD_DWORD_OFFSET,
 277             TII->getNamedOperand(*MI, AMDGPU::OpName::dst)->getReg(),
 278             TII->getNamedOperand(*MI, AMDGPU::OpName::scratch_rsrc)->getReg(),
 279             TII->getNamedOperand(*MI, AMDGPU::OpName::scratch_offset)->getReg(),
 280             FrameInfo->getObjectOffset(Index), RS);
 281       MI->eraseFromParent();
 282       break;
 283     }
 284
 285     default: {
 286       int64_t Offset = FrameInfo->getObjectOffset(Index);
 287       FIOp.ChangeToImmediate(Offset);
 288       if (!TII->isImmOperandLegal(MI, FIOperandNum, FIOp)) {
 289         unsigned TmpReg = RS->scavengeRegister(&AMDGPU::VGPR_32RegClass, MI, SPAdj);
 290         BuildMI(*MBB, MI, MI->getDebugLoc(),
 291                 TII->get(AMDGPU::V_MOV_B32_e32), TmpReg)
 292                 .addImm(Offset);
 293         FIOp.ChangeToRegister(TmpReg, false, false, true);
 294       }
 295     }
 296   }
 297 }
 298
 299 const TargetRegisterClass * SIRegisterInfo::getCFGStructurizerRegClass(
 300                                                                    MVT VT) const {
 301   switch(VT.SimpleTy) {
 302     default:
 303     case MVT::i32: return &AMDGPU::VGPR_32RegClass;
 304   }
 305 }
 306
 307 unsigned SIRegisterInfo::getHWRegIndex(unsigned Reg) const {
 308   return getEncodingValue(Reg) & 0xff;
 309 }
 310
 311 const TargetRegisterClass *SIRegisterInfo::getPhysRegClass(unsigned Reg) const {
 312   assert(!TargetRegisterInfo::isVirtualRegister(Reg));
 313
 314   static const TargetRegisterClass *BaseClasses[] = {
 315     &AMDGPU::VGPR_32RegClass,
 316     &AMDGPU::SReg_32RegClass,
 317     &AMDGPU::VReg_64RegClass,
 318     &AMDGPU::SReg_64RegClass,
 319     &AMDGPU::VReg_96RegClass,
 320     &AMDGPU::VReg_128RegClass,
 321     &AMDGPU::SReg_128RegClass,
 322     &AMDGPU::VReg_256RegClass,
 323     &AMDGPU::SReg_256RegClass,
 324     &AMDGPU::VReg_512RegClass
 325   };
 326
 327   for (const TargetRegisterClass *BaseClass : BaseClasses) {
 328     if (BaseClass->contains(Reg)) {
 329       return BaseClass;
 330     }
 331   }
 332   return nullptr;
 333 }
 334
 335 bool SIRegisterInfo::hasVGPRs(const TargetRegisterClass *RC) const {
 336   return getCommonSubClass(&AMDGPU::VGPR_32RegClass, RC) ||
 337          getCommonSubClass(&AMDGPU::VReg_64RegClass, RC) ||
 338          getCommonSubClass(&AMDGPU::VReg_96RegClass, RC) ||
 339          getCommonSubClass(&AMDGPU::VReg_128RegClass, RC) ||
 340          getCommonSubClass(&AMDGPU::VReg_256RegClass, RC) ||
 341          getCommonSubClass(&AMDGPU::VReg_512RegClass, RC);
 342 }
 343
 344 const TargetRegisterClass *SIRegisterInfo::getEquivalentVGPRClass(
 345                                          const TargetRegisterClass *SRC) const {
 346     if (hasVGPRs(SRC)) {
 347       return SRC;
 348     } else if (SRC == &AMDGPU::SCCRegRegClass) {
 349       return &AMDGPU::VCCRegRegClass;
 350     } else if (getCommonSubClass(SRC, &AMDGPU::SGPR_32RegClass)) {
 351       return &AMDGPU::VGPR_32RegClass;
 352     } else if (getCommonSubClass(SRC, &AMDGPU::SGPR_64RegClass)) {
 353       return &AMDGPU::VReg_64RegClass;
 354     } else if (getCommonSubClass(SRC, &AMDGPU::SReg_128RegClass)) {
 355       return &AMDGPU::VReg_128RegClass;
 356     } else if (getCommonSubClass(SRC, &AMDGPU::SReg_256RegClass)) {
 357       return &AMDGPU::VReg_256RegClass;
 358     } else if (getCommonSubClass(SRC, &AMDGPU::SReg_512RegClass)) {
 359       return &AMDGPU::VReg_512RegClass;
 360     }
 361     return nullptr;
 362 }
 363
 364 const TargetRegisterClass *SIRegisterInfo::getSubRegClass(
 365                          const TargetRegisterClass *RC, unsigned SubIdx) const {
 366   if (SubIdx == AMDGPU::NoSubRegister)
 367     return RC;
 368
 369   // If this register has a sub-register, we can safely assume it is a 32-bit
 370   // register, because all of SI's sub-registers are 32-bit.
 371   if (isSGPRClass(RC)) {
 372     return &AMDGPU::SGPR_32RegClass;
 373   } else {
 374     return &AMDGPU::VGPR_32RegClass;
 375   }
 376 }
 377
 378 unsigned SIRegisterInfo::getPhysRegSubReg(unsigned Reg,
 379                                           const TargetRegisterClass *SubRC,
 380                                           unsigned Channel) const {
 381
 382   switch (Reg) {
 383     case AMDGPU::VCC:
 384       switch(Channel) {
 385         case 0: return AMDGPU::VCC_LO;
 386         case 1: return AMDGPU::VCC_HI;
 387         default: llvm_unreachable("Invalid SubIdx for VCC");
 388       }
 389
 390   case AMDGPU::FLAT_SCR:
 391     switch (Channel) {
 392     case 0:
 393       return AMDGPU::FLAT_SCR_LO;
 394     case 1:
 395       return AMDGPU::FLAT_SCR_HI;
 396     default:
 397       llvm_unreachable("Invalid SubIdx for FLAT_SCR");
 398     }
 399     break;
 400
 401   case AMDGPU::EXEC:
 402     switch (Channel) {
 403     case 0:
 404       return AMDGPU::EXEC_LO;
 405     case 1:
 406       return AMDGPU::EXEC_HI;
 407     default:
 408       llvm_unreachable("Invalid SubIdx for EXEC");
 409     }
 410     break;
 411   }
 412
 413   const TargetRegisterClass *RC = getPhysRegClass(Reg);
 414   // 32-bit registers don't have sub-registers, so we can just return the
 415   // Reg.  We need to have this check here, because the calculation below
 416   // using getHWRegIndex() will fail with special 32-bit registers like
 417   // VCC_LO, VCC_HI, EXEC_LO, EXEC_HI and M0.
 418   if (RC->getSize() == 4) {
 419     assert(Channel == 0);
 420     return Reg;
 421   }
 422
 423   unsigned Index = getHWRegIndex(Reg);
 424   return SubRC->getRegister(Index + Channel);
 425 }
 426
 427 bool SIRegisterInfo::opCanUseLiteralConstant(unsigned OpType) const {
 428   return OpType == AMDGPU::OPERAND_REG_IMM32;
 429 }
 430
 431 bool SIRegisterInfo::opCanUseInlineConstant(unsigned OpType) const {
 432   if (opCanUseLiteralConstant(OpType))
 433     return true;
 434
 435   return OpType == AMDGPU::OPERAND_REG_INLINE_C;
 436 }
 437
 438 unsigned SIRegisterInfo::getPreloadedValue(const MachineFunction &MF,
 439                                            enum PreloadedValue Value) const {
 440
 441   const SIMachineFunctionInfo *MFI = MF.getInfo<SIMachineFunctionInfo>();
 442   switch (Value) {
 443   case SIRegisterInfo::TGID_X:
 444     return AMDGPU::SReg_32RegClass.getRegister(MFI->NumUserSGPRs + 0);
 445   case SIRegisterInfo::TGID_Y:
 446     return AMDGPU::SReg_32RegClass.getRegister(MFI->NumUserSGPRs + 1);
 447   case SIRegisterInfo::TGID_Z:
 448     return AMDGPU::SReg_32RegClass.getRegister(MFI->NumUserSGPRs + 2);
 449   case SIRegisterInfo::SCRATCH_WAVE_OFFSET:
 450     if (MFI->getShaderType() != ShaderType::COMPUTE)
 451       return MFI->ScratchOffsetReg;
 452     return AMDGPU::SReg_32RegClass.getRegister(MFI->NumUserSGPRs + 4);
 453   case SIRegisterInfo::SCRATCH_PTR:
 454     return AMDGPU::SGPR2_SGPR3;
 455   case SIRegisterInfo::INPUT_PTR:
 456     return AMDGPU::SGPR0_SGPR1;
 457   case SIRegisterInfo::TIDIG_X:
 458     return AMDGPU::VGPR0;
 459   case SIRegisterInfo::TIDIG_Y:
 460     return AMDGPU::VGPR1;
 461   case SIRegisterInfo::TIDIG_Z:
 462     return AMDGPU::VGPR2;
 463   }
 464   llvm_unreachable("unexpected preloaded value type");
 465 }
 466
 467 /// \brief Returns a register that is not used at any point in the function.
 468 ///        If all registers are used, then this function will return
 469 //         AMDGPU::NoRegister.
 470 unsigned SIRegisterInfo::findUnusedRegister(const MachineRegisterInfo &MRI,
 471                                            const TargetRegisterClass *RC) const {
 472
 473   for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
 474        I != E; ++I) {
 475     if (!MRI.isPhysRegUsed(*I))
 476       return *I;
 477   }
 478   return AMDGPU::NoRegister;
 479 }
 480
 481 unsigned SIRegisterInfo::getNumVGPRsAllowed(unsigned WaveCount) const {
 482   switch(WaveCount) {
 483     case 10: return 24;
 484     case 9:  return 28;
 485     case 8:  return 32;
 486     case 7:  return 36;
 487     case 6:  return 40;
 488     case 5:  return 48;
 489     case 4:  return 64;
 490     case 3:  return 84;
 491     case 2:  return 128;
 492     default: return 256;
 493   }
 494 }
 495
 496 unsigned SIRegisterInfo::getNumSGPRsAllowed(unsigned WaveCount) const {
 497   switch(WaveCount) {
 498     case 10: return 48;
 499     case 9:  return 56;
 500     case 8:  return 64;
 501     case 7:  return 72;
 502     case 6:  return 80;
 503     case 5:  return 96;
 504     default: return 103;
 505   }
 506 }