lib/Target/R600/SIRegisterInfo.td

   1 //===-- SIRegisterInfo.td - SI Register defs ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Declarations that describe the SI registers
  12 //===----------------------------------------------------------------------===//
  13
  14 class SIReg <string n, bits<16> encoding = 0> : Register<n> {
  15   let Namespace = "AMDGPU";
  16   let HWEncoding = encoding;
  17 }
  18
  19 // Special Registers
  20 def VCC : SIReg<"VCC", 106>;
  21 def EXEC : SIReg<"EXEC", 126>;
  22 def SCC : SIReg<"SCC", 253>;
  23 def M0 : SIReg <"M0", 124>;
  24
  25 // SGPR registers
  26 foreach Index = 0-101 in {
  27   def SGPR#Index : SIReg <"SGPR"#Index, Index>;
  28 }
  29
  30 // VGPR registers
  31 foreach Index = 0-255 in {
  32   def VGPR#Index : SIReg <"VGPR"#Index, Index> {
  33     let HWEncoding{8} = 1;
  34   }
  35 }
  36
  37 // virtual Interpolation registers
  38 def PERSP_SAMPLE_I : SIReg <"PERSP_SAMPLE_I">;
  39 def PERSP_SAMPLE_J : SIReg <"PERSP_SAMPLE_J">;
  40 def PERSP_CENTER_I : SIReg <"PERSP_CENTER_I">;
  41 def PERSP_CENTER_J : SIReg <"PERSP_CENTER_J">;
  42 def PERSP_CENTROID_I : SIReg <"PERSP_CENTROID_I">;
  43 def PERSP_CENTROID_J : SIReg <"PERP_CENTROID_J">;
  44 def PERSP_I_W : SIReg <"PERSP_I_W">;
  45 def PERSP_J_W : SIReg <"PERSP_J_W">;
  46 def PERSP_1_W : SIReg <"PERSP_1_W">;
  47 def LINEAR_SAMPLE_I : SIReg <"LINEAR_SAMPLE_I">;
  48 def LINEAR_SAMPLE_J : SIReg <"LINEAR_SAMPLE_J">;
  49 def LINEAR_CENTER_I : SIReg <"LINEAR_CENTER_I">;
  50 def LINEAR_CENTER_J : SIReg <"LINEAR_CENTER_J">;
  51 def LINEAR_CENTROID_I : SIReg <"LINEAR_CENTROID_I">;
  52 def LINEAR_CENTROID_J : SIReg <"LINEAR_CENTROID_J">;
  53 def LINE_STIPPLE_TEX_COORD : SIReg <"LINE_STIPPLE_TEX_COORD">;
  54 def POS_X_FLOAT : SIReg <"POS_X_FLOAT">;
  55 def POS_Y_FLOAT : SIReg <"POS_Y_FLOAT">;
  56 def POS_Z_FLOAT : SIReg <"POS_Z_FLOAT">;
  57 def POS_W_FLOAT : SIReg <"POS_W_FLOAT">;
  58 def FRONT_FACE : SIReg <"FRONT_FACE">;
  59 def ANCILLARY : SIReg <"ANCILLARY">;
  60 def SAMPLE_COVERAGE : SIReg <"SAMPLE_COVERAGE">;
  61 def POS_FIXED_PT : SIReg <"POS_FIXED_PT">;
  62
  63 //===----------------------------------------------------------------------===//
  64 //  Groupings using register classes and tuples
  65 //===----------------------------------------------------------------------===//
  66
  67 // SGPR 32-bit registers
  68 def SGPR_32 : RegisterClass<"AMDGPU", [f32, i32], 32,
  69                             (add (sequence "SGPR%u", 0, 101))>;
  70
  71 // SGPR 64-bit registers
  72 def SGPR_64 : RegisterTuples<[sub0, sub1],
  73                              [(add (decimate (trunc SGPR_32, 101), 2)),
  74                               (add (decimate (shl SGPR_32, 1), 2))]>;
  75
  76 // SGPR 128-bit registers
  77 def SGPR_128 : RegisterTuples<[sub0, sub1, sub2, sub3],
  78                               [(add (decimate (trunc SGPR_32, 99), 4)),
  79                                (add (decimate (shl SGPR_32, 1), 4)),
  80                                (add (decimate (shl SGPR_32, 2), 4)),
  81                                (add (decimate (shl SGPR_32, 3), 4))]>;
  82
  83 // SGPR 256-bit registers
  84 def SGPR_256 : RegisterTuples<[sub0, sub1, sub2, sub3, sub4, sub5, sub6, sub7],
  85                               [(add (decimate (trunc SGPR_32, 95), 4)),
  86                                (add (decimate (shl SGPR_32, 1), 4)),
  87                                (add (decimate (shl SGPR_32, 2), 4)),
  88                                (add (decimate (shl SGPR_32, 3), 4)),
  89                                (add (decimate (shl SGPR_32, 4), 4)),
  90                                (add (decimate (shl SGPR_32, 5), 4)),
  91                                (add (decimate (shl SGPR_32, 6), 4)),
  92                                (add (decimate (shl SGPR_32, 7), 4))]>;
  93
  94 // SGPR 512-bit registers
  95 def SGPR_512 : RegisterTuples<[sub0, sub1, sub2, sub3, sub4, sub5, sub6, sub7,
  96                                sub8, sub9, sub10, sub11, sub12, sub13, sub14, sub15],
  97                               [(add (decimate (trunc SGPR_32, 87), 4)),
  98                                (add (decimate (shl SGPR_32, 1), 4)),
  99                                (add (decimate (shl SGPR_32, 2), 4)),
 100                                (add (decimate (shl SGPR_32, 3), 4)),
 101                                (add (decimate (shl SGPR_32, 4), 4)),
 102                                (add (decimate (shl SGPR_32, 5), 4)),
 103                                (add (decimate (shl SGPR_32, 6), 4)),
 104                                (add (decimate (shl SGPR_32, 7), 4)),
 105                                (add (decimate (shl SGPR_32, 8), 4)),
 106                                (add (decimate (shl SGPR_32, 9), 4)),
 107                                (add (decimate (shl SGPR_32, 10), 4)),
 108                                (add (decimate (shl SGPR_32, 11), 4)),
 109                                (add (decimate (shl SGPR_32, 12), 4)),
 110                                (add (decimate (shl SGPR_32, 13), 4)),
 111                                (add (decimate (shl SGPR_32, 14), 4)),
 112                                (add (decimate (shl SGPR_32, 15), 4))]>;
 113
 114 // VGPR 32-bit registers
 115 def VGPR_32 : RegisterClass<"AMDGPU", [f32, i32], 32,
 116                             (add (sequence "VGPR%u", 0, 255))>;
 117
 118 // VGPR 64-bit registers
 119 def VGPR_64 : RegisterTuples<[sub0, sub1],
 120                              [(add (trunc VGPR_32, 255)),
 121                               (add (shl VGPR_32, 1))]>;
 122
 123 // VGPR 128-bit registers
 124 def VGPR_128 : RegisterTuples<[sub0, sub1, sub2, sub3],
 125                               [(add (trunc VGPR_32, 253)),
 126                                (add (shl VGPR_32, 1)),
 127                                (add (shl VGPR_32, 2)),
 128                                (add (shl VGPR_32, 3))]>;
 129
 130 // VGPR 256-bit registers
 131 def VGPR_256 : RegisterTuples<[sub0, sub1, sub2, sub3, sub4, sub5, sub6, sub7],
 132                               [(add (trunc VGPR_32, 249)),
 133                                (add (shl VGPR_32, 1)),
 134                                (add (shl VGPR_32, 2)),
 135                                (add (shl VGPR_32, 3)),
 136                                (add (shl VGPR_32, 4)),
 137                                (add (shl VGPR_32, 5)),
 138                                (add (shl VGPR_32, 6)),
 139                                (add (shl VGPR_32, 7))]>;
 140
 141 // VGPR 512-bit registers
 142 def VGPR_512 : RegisterTuples<[sub0, sub1, sub2, sub3, sub4, sub5, sub6, sub7,
 143                                sub8, sub9, sub10, sub11, sub12, sub13, sub14, sub15],
 144                               [(add (trunc VGPR_32, 241)),
 145                                (add (shl VGPR_32, 1)),
 146                                (add (shl VGPR_32, 2)),
 147                                (add (shl VGPR_32, 3)),
 148                                (add (shl VGPR_32, 4)),
 149                                (add (shl VGPR_32, 5)),
 150                                (add (shl VGPR_32, 6)),
 151                                (add (shl VGPR_32, 7)),
 152                                (add (shl VGPR_32, 8)),
 153                                (add (shl VGPR_32, 9)),
 154                                (add (shl VGPR_32, 10)),
 155                                (add (shl VGPR_32, 11)),
 156                                (add (shl VGPR_32, 12)),
 157                                (add (shl VGPR_32, 13)),
 158                                (add (shl VGPR_32, 14)),
 159                                (add (shl VGPR_32, 15))]>;
 160
 161 //===----------------------------------------------------------------------===//
 162 //  Register classes used as source and destination
 163 //===----------------------------------------------------------------------===//
 164
 165 // Special register classes for predicates and the M0 register
 166 def SCCReg : RegisterClass<"AMDGPU", [i32, i1], 32, (add SCC)>;
 167 def VCCReg : RegisterClass<"AMDGPU", [i64, i1], 64, (add VCC)>;
 168 def EXECReg : RegisterClass<"AMDGPU", [i64, i1], 64, (add EXEC)>;
 169 def M0Reg : RegisterClass<"AMDGPU", [i32], 32, (add M0)>;
 170
 171 // Register class for all scalar registers (SGPRs + Special Registers)
 172 def SReg_32 : RegisterClass<"AMDGPU", [f32, i32], 32,
 173   (add SGPR_32, M0Reg)
 174 >;
 175
 176 def SReg_64 : RegisterClass<"AMDGPU", [i64, i1], 64,
 177   (add SGPR_64, VCCReg, EXECReg)
 178 >;
 179
 180 def SReg_128 : RegisterClass<"AMDGPU", [v4f32, v4i32], 128, (add SGPR_128)>;
 181
 182 def SReg_256 : RegisterClass<"AMDGPU", [v8i32], 256, (add SGPR_256)>;
 183
 184 def SReg_512 : RegisterClass<"AMDGPU", [v16i32], 512, (add SGPR_512)>;
 185
 186 // Register class for all vector registers (VGPRs + Interploation Registers)
 187 def VReg_32 : RegisterClass<"AMDGPU", [f32, i32, v1i32], 32, (add VGPR_32)>;
 188
 189 def VReg_64 : RegisterClass<"AMDGPU", [i64, v2i32], 64, (add VGPR_64)>;
 190
 191 def VReg_128 : RegisterClass<"AMDGPU", [v4f32, v4i32], 128, (add VGPR_128)>;
 192
 193 def VReg_256 : RegisterClass<"AMDGPU", [v8i32], 256, (add VGPR_256)>;
 194
 195 def VReg_512 : RegisterClass<"AMDGPU", [v16i32], 512, (add VGPR_512)>;
 196
 197 //===----------------------------------------------------------------------===//
 198 //  [SV]Src_* register classes, can have either an immediate or an register
 199 //===----------------------------------------------------------------------===//
 200
 201 def SSrc_32 : RegisterClass<"AMDGPU", [i32, f32], 32, (add SReg_32)>;
 202
 203 def SSrc_64 : RegisterClass<"AMDGPU", [i64, i1], 64, (add SReg_64)>;
 204
 205 def VSrc_32 : RegisterClass<"AMDGPU", [i32, f32], 32,
 206   (add VReg_32, SReg_32,
 207     PERSP_SAMPLE_I, PERSP_SAMPLE_J,
 208     PERSP_CENTER_I, PERSP_CENTER_J,
 209     PERSP_CENTROID_I, PERSP_CENTROID_J,
 210     PERSP_I_W, PERSP_J_W, PERSP_1_W,
 211     LINEAR_SAMPLE_I, LINEAR_SAMPLE_J,
 212     LINEAR_CENTER_I, LINEAR_CENTER_J,
 213     LINEAR_CENTROID_I, LINEAR_CENTROID_J,
 214     LINE_STIPPLE_TEX_COORD,
 215     POS_X_FLOAT,
 216     POS_Y_FLOAT,
 217     POS_Z_FLOAT,
 218     POS_W_FLOAT,
 219     FRONT_FACE,
 220     ANCILLARY,
 221     SAMPLE_COVERAGE,
 222     POS_FIXED_PT
 223   )
 224 >;
 225
 226 def VSrc_64 : RegisterClass<"AMDGPU", [i64], 64, (add VReg_64, SReg_64)>;
 227