lib/Target/Sparc/SparcISelDAGToDAG.cpp

   1 //===-- SparcISelDAGToDAG.cpp - A dag to dag inst selector for Sparc ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the SPARC target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Sparc.h"
  15 #include "SparcTargetMachine.h"
  16 #include "llvm/DerivedTypes.h"
  17 #include "llvm/Function.h"
  18 #include "llvm/Intrinsics.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/CodeGen/SelectionDAGISel.h"
  25 #include "llvm/Target/TargetLowering.h"
  26 #include "llvm/Support/Compiler.h"
  27 #include "llvm/Support/Debug.h"
  28 #include <queue>
  29 #include <set>
  30 using namespace llvm;
  31
  32 //===----------------------------------------------------------------------===//
  33 // TargetLowering Implementation
  34 //===----------------------------------------------------------------------===//
  35
  36 namespace SPISD {
  37   enum {
  38     FIRST_NUMBER = ISD::BUILTIN_OP_END+SP::INSTRUCTION_LIST_END,
  39     CMPICC,      // Compare two GPR operands, set icc.
  40     CMPFCC,      // Compare two FP operands, set fcc.
  41     BRICC,       // Branch to dest on icc condition
  42     BRFCC,       // Branch to dest on fcc condition
  43     SELECT_ICC,  // Select between two values using the current ICC flags.
  44     SELECT_FCC,  // Select between two values using the current FCC flags.
  45
  46     Hi, Lo,      // Hi/Lo operations, typically on a global address.
  47
  48     FTOI,        // FP to Int within a FP register.
  49     ITOF,        // Int to FP within a FP register.
  50
  51     CALL,        // A call instruction.
  52     RET_FLAG     // Return with a flag operand.
  53   };
  54 }
  55
  56 /// IntCondCCodeToICC - Convert a DAG integer condition code to a SPARC ICC
  57 /// condition.
  58 static SPCC::CondCodes IntCondCCodeToICC(ISD::CondCode CC) {
  59   switch (CC) {
  60   default: assert(0 && "Unknown integer condition code!");
  61   case ISD::SETEQ:  return SPCC::ICC_E;
  62   case ISD::SETNE:  return SPCC::ICC_NE;
  63   case ISD::SETLT:  return SPCC::ICC_L;
  64   case ISD::SETGT:  return SPCC::ICC_G;
  65   case ISD::SETLE:  return SPCC::ICC_LE;
  66   case ISD::SETGE:  return SPCC::ICC_GE;
  67   case ISD::SETULT: return SPCC::ICC_CS;
  68   case ISD::SETULE: return SPCC::ICC_LEU;
  69   case ISD::SETUGT: return SPCC::ICC_GU;
  70   case ISD::SETUGE: return SPCC::ICC_CC;
  71   }
  72 }
  73
  74 /// FPCondCCodeToFCC - Convert a DAG floatingp oint condition code to a SPARC
  75 /// FCC condition.
  76 static SPCC::CondCodes FPCondCCodeToFCC(ISD::CondCode CC) {
  77   switch (CC) {
  78   default: assert(0 && "Unknown fp condition code!");
  79   case ISD::SETEQ:
  80   case ISD::SETOEQ: return SPCC::FCC_E;
  81   case ISD::SETNE:
  82   case ISD::SETUNE: return SPCC::FCC_NE;
  83   case ISD::SETLT:
  84   case ISD::SETOLT: return SPCC::FCC_L;
  85   case ISD::SETGT:
  86   case ISD::SETOGT: return SPCC::FCC_G;
  87   case ISD::SETLE:
  88   case ISD::SETOLE: return SPCC::FCC_LE;
  89   case ISD::SETGE:
  90   case ISD::SETOGE: return SPCC::FCC_GE;
  91   case ISD::SETULT: return SPCC::FCC_UL;
  92   case ISD::SETULE: return SPCC::FCC_ULE;
  93   case ISD::SETUGT: return SPCC::FCC_UG;
  94   case ISD::SETUGE: return SPCC::FCC_UGE;
  95   case ISD::SETUO:  return SPCC::FCC_U;
  96   case ISD::SETO:   return SPCC::FCC_O;
  97   case ISD::SETONE: return SPCC::FCC_LG;
  98   case ISD::SETUEQ: return SPCC::FCC_UE;
  99   }
 100 }
 101
 102 namespace {
 103   class SparcTargetLowering : public TargetLowering {
 104     int VarArgsFrameOffset;   // Frame offset to start of varargs area.
 105   public:
 106     SparcTargetLowering(TargetMachine &TM);
 107     virtual SDOperand LowerOperation(SDOperand Op, SelectionDAG &DAG);
 108
 109     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 110     /// in Mask are known to be either zero or one and return them in the
 111     /// KnownZero/KnownOne bitsets.
 112     virtual void computeMaskedBitsForTargetNode(const SDOperand Op,
 113                                                 const APInt &Mask,
 114                                                 APInt &KnownZero,
 115                                                 APInt &KnownOne,
 116                                                 const SelectionDAG &DAG,
 117                                                 unsigned Depth = 0) const;
 118
 119     virtual std::vector<SDOperand>
 120       LowerArguments(Function &F, SelectionDAG &DAG);
 121     virtual std::pair<SDOperand, SDOperand>
 122       LowerCallTo(SDOperand Chain, const Type *RetTy,
 123                   bool RetSExt, bool RetZExt, bool isVarArg,
 124                   unsigned CC, bool isTailCall, SDOperand Callee,
 125                   ArgListTy &Args, SelectionDAG &DAG);
 126     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
 127                                                         MachineBasicBlock *MBB);
 128
 129     virtual const char *getTargetNodeName(unsigned Opcode) const;
 130   };
 131 }
 132
 133 SparcTargetLowering::SparcTargetLowering(TargetMachine &TM)
 134   : TargetLowering(TM) {
 135
 136   // Set up the register classes.
 137   addRegisterClass(MVT::i32, SP::IntRegsRegisterClass);
 138   addRegisterClass(MVT::f32, SP::FPRegsRegisterClass);
 139   addRegisterClass(MVT::f64, SP::DFPRegsRegisterClass);
 140
 141   // Turn FP extload into load/fextend
 142   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
 143   // Sparc doesn't have i1 sign extending load
 144   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
 145   // Turn FP truncstore into trunc + store.
 146   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 147
 148   // Custom legalize GlobalAddress nodes into LO/HI parts.
 149   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 150   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 151   setOperationAction(ISD::ConstantPool , MVT::i32, Custom);
 152
 153   // Sparc doesn't have sext_inreg, replace them with shl/sra
 154   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 155   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Expand);
 156   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1 , Expand);
 157
 158   // Sparc has no REM or DIVREM operations.
 159   setOperationAction(ISD::UREM, MVT::i32, Expand);
 160   setOperationAction(ISD::SREM, MVT::i32, Expand);
 161   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 162   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 163
 164   // Custom expand fp<->sint
 165   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 166   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 167
 168   // Expand fp<->uint
 169   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 170   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 171
 172   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 173   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 174
 175   // Sparc has no select or setcc: expand to SELECT_CC.
 176   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 177   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 178   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 179   setOperationAction(ISD::SETCC, MVT::i32, Expand);
 180   setOperationAction(ISD::SETCC, MVT::f32, Expand);
 181   setOperationAction(ISD::SETCC, MVT::f64, Expand);
 182
 183   // Sparc doesn't have BRCOND either, it has BR_CC.
 184   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 185   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 186   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 187   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 188   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 189   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 190
 191   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 192   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 193   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 194
 195   // SPARC has no intrinsics for these particular operations.
 196   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
 197   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
 198   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
 199   setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 200
 201   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 202   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 203   setOperationAction(ISD::FREM , MVT::f64, Expand);
 204   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 205   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 206   setOperationAction(ISD::FREM , MVT::f32, Expand);
 207   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 208   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
 209   setOperationAction(ISD::CTLZ , MVT::i32, Expand);
 210   setOperationAction(ISD::ROTL , MVT::i32, Expand);
 211   setOperationAction(ISD::ROTR , MVT::i32, Expand);
 212   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 213   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 214   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 215   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 216   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 217
 218   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 219   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 220   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 221
 222   // FIXME: Sparc provides these multiplies, but we don't have them yet.
 223   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 224
 225   // We don't have line number support yet.
 226   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 227   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 228   setOperationAction(ISD::LABEL, MVT::Other, Expand);
 229
 230   // RET must be custom lowered, to meet ABI requirements
 231   setOperationAction(ISD::RET               , MVT::Other, Custom);
 232
 233   // VASTART needs to be custom lowered to use the VarArgsFrameIndex.
 234   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 235   // VAARG needs to be lowered to not do unaligned accesses for doubles.
 236   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 237
 238   // Use the default implementation.
 239   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 240   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 241   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 242   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Expand);
 243   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 244
 245   setStackPointerRegisterToSaveRestore(SP::O6);
 246
 247   if (TM.getSubtarget<SparcSubtarget>().isV9()) {
 248     setOperationAction(ISD::CTPOP, MVT::i32, Legal);
 249   }
 250
 251   computeRegisterProperties();
 252 }
 253
 254 const char *SparcTargetLowering::getTargetNodeName(unsigned Opcode) const {
 255   switch (Opcode) {
 256   default: return 0;
 257   case SPISD::CMPICC:     return "SPISD::CMPICC";
 258   case SPISD::CMPFCC:     return "SPISD::CMPFCC";
 259   case SPISD::BRICC:      return "SPISD::BRICC";
 260   case SPISD::BRFCC:      return "SPISD::BRFCC";
 261   case SPISD::SELECT_ICC: return "SPISD::SELECT_ICC";
 262   case SPISD::SELECT_FCC: return "SPISD::SELECT_FCC";
 263   case SPISD::Hi:         return "SPISD::Hi";
 264   case SPISD::Lo:         return "SPISD::Lo";
 265   case SPISD::FTOI:       return "SPISD::FTOI";
 266   case SPISD::ITOF:       return "SPISD::ITOF";
 267   case SPISD::CALL:       return "SPISD::CALL";
 268   case SPISD::RET_FLAG:   return "SPISD::RET_FLAG";
 269   }
 270 }
 271
 272 /// isMaskedValueZeroForTargetNode - Return true if 'Op & Mask' is known to
 273 /// be zero. Op is expected to be a target specific node. Used by DAG
 274 /// combiner.
 275 void SparcTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
 276                                                          const APInt &Mask,
 277                                                          APInt &KnownZero,
 278                                                          APInt &KnownOne,
 279                                                          const SelectionDAG &DAG,
 280                                                          unsigned Depth) const {
 281   APInt KnownZero2, KnownOne2;
 282   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
 283
 284   switch (Op.getOpcode()) {
 285   default: break;
 286   case SPISD::SELECT_ICC:
 287   case SPISD::SELECT_FCC:
 288     DAG.ComputeMaskedBits(Op.getOperand(1), Mask, KnownZero, KnownOne,
 289                           Depth+1);
 290     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero2, KnownOne2,
 291                           Depth+1);
 292     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 293     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 294
 295     // Only known if known in both the LHS and RHS.
 296     KnownOne &= KnownOne2;
 297     KnownZero &= KnownZero2;
 298     break;
 299   }
 300 }
 301
 302 /// LowerArguments - V8 uses a very simple ABI, where all values are passed in
 303 /// either one or two GPRs, including FP values.  TODO: we should pass FP values
 304 /// in FP registers for fastcc functions.
 305 std::vector<SDOperand>
 306 SparcTargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 307   MachineFunction &MF = DAG.getMachineFunction();
 308   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 309   std::vector<SDOperand> ArgValues;
 310
 311   static const unsigned ArgRegs[] = {
 312     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
 313   };
 314
 315   const unsigned *CurArgReg = ArgRegs, *ArgRegEnd = ArgRegs+6;
 316   unsigned ArgOffset = 68;
 317
 318   SDOperand Root = DAG.getRoot();
 319   std::vector<SDOperand> OutChains;
 320
 321   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I) {
 322     MVT::ValueType ObjectVT = getValueType(I->getType());
 323
 324     switch (ObjectVT) {
 325     default: assert(0 && "Unhandled argument type!");
 326     case MVT::i1:
 327     case MVT::i8:
 328     case MVT::i16:
 329     case MVT::i32:
 330       if (I->use_empty()) {                // Argument is dead.
 331         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 332         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 333       } else if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 334         unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 335         MF.getRegInfo().addLiveIn(*CurArgReg++, VReg);
 336         SDOperand Arg = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 337         if (ObjectVT != MVT::i32) {
 338           unsigned AssertOp = ISD::AssertSext;
 339           Arg = DAG.getNode(AssertOp, MVT::i32, Arg,
 340                             DAG.getValueType(ObjectVT));
 341           Arg = DAG.getNode(ISD::TRUNCATE, ObjectVT, Arg);
 342         }
 343         ArgValues.push_back(Arg);
 344       } else {
 345         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 346         SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 347         SDOperand Load;
 348         if (ObjectVT == MVT::i32) {
 349           Load = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 350         } else {
 351           ISD::LoadExtType LoadOp = ISD::SEXTLOAD;
 352
 353           // Sparc is big endian, so add an offset based on the ObjectVT.
 354           unsigned Offset = 4-std::max(1U, MVT::getSizeInBits(ObjectVT)/8);
 355           FIPtr = DAG.getNode(ISD::ADD, MVT::i32, FIPtr,
 356                               DAG.getConstant(Offset, MVT::i32));
 357           Load = DAG.getExtLoad(LoadOp, MVT::i32, Root, FIPtr,
 358                                 NULL, 0, ObjectVT);
 359           Load = DAG.getNode(ISD::TRUNCATE, ObjectVT, Load);
 360         }
 361         ArgValues.push_back(Load);
 362       }
 363
 364       ArgOffset += 4;
 365       break;
 366     case MVT::f32:
 367       if (I->use_empty()) {                // Argument is dead.
 368         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 369         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 370       } else if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 371         // FP value is passed in an integer register.
 372         unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 373         MF.getRegInfo().addLiveIn(*CurArgReg++, VReg);
 374         SDOperand Arg = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 375
 376         Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Arg);
 377         ArgValues.push_back(Arg);
 378       } else {
 379         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 380         SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 381         SDOperand Load = DAG.getLoad(MVT::f32, Root, FIPtr, NULL, 0);
 382         ArgValues.push_back(Load);
 383       }
 384       ArgOffset += 4;
 385       break;
 386
 387     case MVT::i64:
 388     case MVT::f64:
 389       if (I->use_empty()) {                // Argument is dead.
 390         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 391         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 392         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 393       } else if (/* FIXME: Apparently this isn't safe?? */
 394                  0 && CurArgReg == ArgRegEnd && ObjectVT == MVT::f64 &&
 395                  ((CurArgReg-ArgRegs) & 1) == 0) {
 396         // If this is a double argument and the whole thing lives on the stack,
 397         // and the argument is aligned, load the double straight from the stack.
 398         // We can't do a load in cases like void foo([6ints], int,double),
 399         // because the double wouldn't be aligned!
 400         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(8, ArgOffset);
 401         SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 402         ArgValues.push_back(DAG.getLoad(MVT::f64, Root, FIPtr, NULL, 0));
 403       } else {
 404         SDOperand HiVal;
 405         if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 406           unsigned VRegHi = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 407           MF.getRegInfo().addLiveIn(*CurArgReg++, VRegHi);
 408           HiVal = DAG.getCopyFromReg(Root, VRegHi, MVT::i32);
 409         } else {
 410           int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 411           SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 412           HiVal = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 413         }
 414
 415         SDOperand LoVal;
 416         if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 417           unsigned VRegLo = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 418           MF.getRegInfo().addLiveIn(*CurArgReg++, VRegLo);
 419           LoVal = DAG.getCopyFromReg(Root, VRegLo, MVT::i32);
 420         } else {
 421           int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset+4);
 422           SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 423           LoVal = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 424         }
 425
 426         // Compose the two halves together into an i64 unit.
 427         SDOperand WholeValue =
 428           DAG.getNode(ISD::BUILD_PAIR, MVT::i64, LoVal, HiVal);
 429
 430         // If we want a double, do a bit convert.
 431         if (ObjectVT == MVT::f64)
 432           WholeValue = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, WholeValue);
 433
 434         ArgValues.push_back(WholeValue);
 435       }
 436       ArgOffset += 8;
 437       break;
 438     }
 439   }
 440
 441   // Store remaining ArgRegs to the stack if this is a varargs function.
 442   if (F.getFunctionType()->isVarArg()) {
 443     // Remember the vararg offset for the va_start implementation.
 444     VarArgsFrameOffset = ArgOffset;
 445
 446     for (; CurArgReg != ArgRegEnd; ++CurArgReg) {
 447       unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 448       MF.getRegInfo().addLiveIn(*CurArgReg, VReg);
 449       SDOperand Arg = DAG.getCopyFromReg(DAG.getRoot(), VReg, MVT::i32);
 450
 451       int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 452       SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 453
 454       OutChains.push_back(DAG.getStore(DAG.getRoot(), Arg, FIPtr, NULL, 0));
 455       ArgOffset += 4;
 456     }
 457   }
 458
 459   if (!OutChains.empty())
 460     DAG.setRoot(DAG.getNode(ISD::TokenFactor, MVT::Other,
 461                             &OutChains[0], OutChains.size()));
 462
 463   // Finally, inform the code generator which regs we return values in.
 464   switch (getValueType(F.getReturnType())) {
 465   default: assert(0 && "Unknown type!");
 466   case MVT::isVoid: break;
 467   case MVT::i1:
 468   case MVT::i8:
 469   case MVT::i16:
 470   case MVT::i32:
 471     MF.getRegInfo().addLiveOut(SP::I0);
 472     break;
 473   case MVT::i64:
 474     MF.getRegInfo().addLiveOut(SP::I0);
 475     MF.getRegInfo().addLiveOut(SP::I1);
 476     break;
 477   case MVT::f32:
 478     MF.getRegInfo().addLiveOut(SP::F0);
 479     break;
 480   case MVT::f64:
 481     MF.getRegInfo().addLiveOut(SP::D0);
 482     break;
 483   }
 484
 485   return ArgValues;
 486 }
 487
 488 std::pair<SDOperand, SDOperand>
 489 SparcTargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 490                                  bool RetSExt, bool RetZExt, bool isVarArg,
 491                                  unsigned CC, bool isTailCall, SDOperand Callee,
 492                                  ArgListTy &Args, SelectionDAG &DAG) {
 493   // Count the size of the outgoing arguments.
 494   unsigned ArgsSize = 0;
 495   for (unsigned i = 0, e = Args.size(); i != e; ++i) {
 496     switch (getValueType(Args[i].Ty)) {
 497     default: assert(0 && "Unknown value type!");
 498     case MVT::i1:
 499     case MVT::i8:
 500     case MVT::i16:
 501     case MVT::i32:
 502     case MVT::f32:
 503       ArgsSize += 4;
 504       break;
 505     case MVT::i64:
 506     case MVT::f64:
 507       ArgsSize += 8;
 508       break;
 509     }
 510   }
 511   if (ArgsSize > 4*6)
 512     ArgsSize -= 4*6;    // Space for first 6 arguments is prereserved.
 513   else
 514     ArgsSize = 0;
 515
 516   // Keep stack frames 8-byte aligned.
 517   ArgsSize = (ArgsSize+7) & ~7;
 518
 519   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(ArgsSize, getPointerTy()));
 520
 521   SDOperand StackPtr;
 522   std::vector<SDOperand> Stores;
 523   std::vector<SDOperand> RegValuesToPass;
 524   unsigned ArgOffset = 68;
 525   for (unsigned i = 0, e = Args.size(); i != e; ++i) {
 526     SDOperand Val = Args[i].Node;
 527     MVT::ValueType ObjectVT = Val.getValueType();
 528     SDOperand ValToStore(0, 0);
 529     unsigned ObjSize;
 530     switch (ObjectVT) {
 531     default: assert(0 && "Unhandled argument type!");
 532     case MVT::i1:
 533     case MVT::i8:
 534     case MVT::i16: {
 535       // Promote the integer to 32-bits.  If the input type is signed, use a
 536       // sign extend, otherwise use a zero extend.
 537       ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 538       if (Args[i].isSExt)
 539         ExtendKind = ISD::SIGN_EXTEND;
 540       else if (Args[i].isZExt)
 541         ExtendKind = ISD::ZERO_EXTEND;
 542       Val = DAG.getNode(ExtendKind, MVT::i32, Val);
 543       // FALL THROUGH
 544     }
 545     case MVT::i32:
 546       ObjSize = 4;
 547
 548       if (RegValuesToPass.size() >= 6) {
 549         ValToStore = Val;
 550       } else {
 551         RegValuesToPass.push_back(Val);
 552       }
 553       break;
 554     case MVT::f32:
 555       ObjSize = 4;
 556       if (RegValuesToPass.size() >= 6) {
 557         ValToStore = Val;
 558       } else {
 559         // Convert this to a FP value in an int reg.
 560         Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Val);
 561         RegValuesToPass.push_back(Val);
 562       }
 563       break;
 564     case MVT::f64:
 565       ObjSize = 8;
 566       // If we can store this directly into the outgoing slot, do so.  We can
 567       // do this when all ArgRegs are used and if the outgoing slot is aligned.
 568       // FIXME: McGill/misr fails with this.
 569       if (0 && RegValuesToPass.size() >= 6 && ((ArgOffset-68) & 7) == 0) {
 570         ValToStore = Val;
 571         break;
 572       }
 573
 574       // Otherwise, convert this to a FP value in int regs.
 575       Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Val);
 576       // FALL THROUGH
 577     case MVT::i64:
 578       ObjSize = 8;
 579       if (RegValuesToPass.size() >= 6) {
 580         ValToStore = Val;    // Whole thing is passed in memory.
 581         break;
 582       }
 583
 584       // Split the value into top and bottom part.  Top part goes in a reg.
 585       SDOperand Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, getPointerTy(), Val,
 586                                  DAG.getConstant(1, MVT::i32));
 587       SDOperand Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, getPointerTy(), Val,
 588                                  DAG.getConstant(0, MVT::i32));
 589       RegValuesToPass.push_back(Hi);
 590
 591       if (RegValuesToPass.size() >= 6) {
 592         ValToStore = Lo;
 593         ArgOffset += 4;
 594         ObjSize = 4;
 595       } else {
 596         RegValuesToPass.push_back(Lo);
 597       }
 598       break;
 599     }
 600
 601     if (ValToStore.Val) {
 602       if (!StackPtr.Val) {
 603         StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 604       }
 605       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 606       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 607       Stores.push_back(DAG.getStore(Chain, ValToStore, PtrOff, NULL, 0));
 608     }
 609     ArgOffset += ObjSize;
 610   }
 611
 612   // Emit all stores, make sure the occur before any copies into physregs.
 613   if (!Stores.empty())
 614     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Stores[0],Stores.size());
 615
 616   static const unsigned ArgRegs[] = {
 617     SP::O0, SP::O1, SP::O2, SP::O3, SP::O4, SP::O5
 618   };
 619
 620   // Build a sequence of copy-to-reg nodes chained together with token chain
 621   // and flag operands which copy the outgoing args into O[0-5].
 622   SDOperand InFlag;
 623   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 624     Chain = DAG.getCopyToReg(Chain, ArgRegs[i], RegValuesToPass[i], InFlag);
 625     InFlag = Chain.getValue(1);
 626   }
 627
 628   // If the callee is a GlobalAddress node (quite common, every direct call is)
 629   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 630   // Likewise ExternalSymbol -> TargetExternalSymbol.
 631   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 632     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i32);
 633   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 634     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i32);
 635
 636   std::vector<MVT::ValueType> NodeTys;
 637   NodeTys.push_back(MVT::Other);   // Returns a chain
 638   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 639   SDOperand Ops[] = { Chain, Callee, InFlag };
 640   Chain = DAG.getNode(SPISD::CALL, NodeTys, Ops, InFlag.Val ? 3 : 2);
 641   InFlag = Chain.getValue(1);
 642
 643   MVT::ValueType RetTyVT = getValueType(RetTy);
 644   SDOperand RetVal;
 645   if (RetTyVT != MVT::isVoid) {
 646     switch (RetTyVT) {
 647     default: assert(0 && "Unknown value type to return!");
 648     case MVT::i1:
 649     case MVT::i8:
 650     case MVT::i16: {
 651       RetVal = DAG.getCopyFromReg(Chain, SP::O0, MVT::i32, InFlag);
 652       Chain = RetVal.getValue(1);
 653
 654       // Add a note to keep track of whether it is sign or zero extended.
 655       ISD::NodeType AssertKind = ISD::DELETED_NODE;
 656       if (RetSExt)
 657         AssertKind = ISD::AssertSext;
 658       else if (RetZExt)
 659         AssertKind = ISD::AssertZext;
 660
 661       if (AssertKind != ISD::DELETED_NODE)
 662         RetVal = DAG.getNode(AssertKind, MVT::i32, RetVal,
 663                              DAG.getValueType(RetTyVT));
 664
 665       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 666       break;
 667     }
 668     case MVT::i32:
 669       RetVal = DAG.getCopyFromReg(Chain, SP::O0, MVT::i32, InFlag);
 670       Chain = RetVal.getValue(1);
 671       break;
 672     case MVT::f32:
 673       RetVal = DAG.getCopyFromReg(Chain, SP::F0, MVT::f32, InFlag);
 674       Chain = RetVal.getValue(1);
 675       break;
 676     case MVT::f64:
 677       RetVal = DAG.getCopyFromReg(Chain, SP::D0, MVT::f64, InFlag);
 678       Chain = RetVal.getValue(1);
 679       break;
 680     case MVT::i64:
 681       SDOperand Lo = DAG.getCopyFromReg(Chain, SP::O1, MVT::i32, InFlag);
 682       SDOperand Hi = DAG.getCopyFromReg(Lo.getValue(1), SP::O0, MVT::i32,
 683                                         Lo.getValue(2));
 684       RetVal = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Lo, Hi);
 685       Chain = Hi.getValue(1);
 686       break;
 687     }
 688   }
 689
 690   Chain = DAG.getCALLSEQ_END(Chain,
 691                              DAG.getConstant(ArgsSize, getPointerTy()),
 692                              DAG.getConstant(0, getPointerTy()),
 693                              SDOperand());
 694   return std::make_pair(RetVal, Chain);
 695 }
 696
 697 // Look at LHS/RHS/CC and see if they are a lowered setcc instruction.  If so
 698 // set LHS/RHS and SPCC to the LHS/RHS of the setcc and SPCC to the condition.
 699 static void LookThroughSetCC(SDOperand &LHS, SDOperand &RHS,
 700                              ISD::CondCode CC, unsigned &SPCC) {
 701   if (isa<ConstantSDNode>(RHS) && cast<ConstantSDNode>(RHS)->getValue() == 0 &&
 702       CC == ISD::SETNE &&
 703       ((LHS.getOpcode() == SPISD::SELECT_ICC &&
 704         LHS.getOperand(3).getOpcode() == SPISD::CMPICC) ||
 705        (LHS.getOpcode() == SPISD::SELECT_FCC &&
 706         LHS.getOperand(3).getOpcode() == SPISD::CMPFCC)) &&
 707       isa<ConstantSDNode>(LHS.getOperand(0)) &&
 708       isa<ConstantSDNode>(LHS.getOperand(1)) &&
 709       cast<ConstantSDNode>(LHS.getOperand(0))->getValue() == 1 &&
 710       cast<ConstantSDNode>(LHS.getOperand(1))->getValue() == 0) {
 711     SDOperand CMPCC = LHS.getOperand(3);
 712     SPCC = cast<ConstantSDNode>(LHS.getOperand(2))->getValue();
 713     LHS = CMPCC.getOperand(0);
 714     RHS = CMPCC.getOperand(1);
 715   }
 716 }
 717
 718
 719 SDOperand SparcTargetLowering::
 720 LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 721   switch (Op.getOpcode()) {
 722   default: assert(0 && "Should not custom lower this!");
 723   case ISD::GlobalTLSAddress:
 724     assert(0 && "TLS not implemented for Sparc.");
 725   case ISD::GlobalAddress: {
 726     GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 727     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i32);
 728     SDOperand Hi = DAG.getNode(SPISD::Hi, MVT::i32, GA);
 729     SDOperand Lo = DAG.getNode(SPISD::Lo, MVT::i32, GA);
 730     return DAG.getNode(ISD::ADD, MVT::i32, Lo, Hi);
 731   }
 732   case ISD::ConstantPool: {
 733     Constant *C = cast<ConstantPoolSDNode>(Op)->getConstVal();
 734     SDOperand CP = DAG.getTargetConstantPool(C, MVT::i32,
 735                                   cast<ConstantPoolSDNode>(Op)->getAlignment());
 736     SDOperand Hi = DAG.getNode(SPISD::Hi, MVT::i32, CP);
 737     SDOperand Lo = DAG.getNode(SPISD::Lo, MVT::i32, CP);
 738     return DAG.getNode(ISD::ADD, MVT::i32, Lo, Hi);
 739   }
 740   case ISD::FP_TO_SINT:
 741     // Convert the fp value to integer in an FP register.
 742     assert(Op.getValueType() == MVT::i32);
 743     Op = DAG.getNode(SPISD::FTOI, MVT::f32, Op.getOperand(0));
 744     return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
 745   case ISD::SINT_TO_FP: {
 746     assert(Op.getOperand(0).getValueType() == MVT::i32);
 747     SDOperand Tmp = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Op.getOperand(0));
 748     // Convert the int value to FP in an FP register.
 749     return DAG.getNode(SPISD::ITOF, Op.getValueType(), Tmp);
 750   }
 751   case ISD::BR_CC: {
 752     SDOperand Chain = Op.getOperand(0);
 753     ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
 754     SDOperand LHS = Op.getOperand(2);
 755     SDOperand RHS = Op.getOperand(3);
 756     SDOperand Dest = Op.getOperand(4);
 757     unsigned Opc, SPCC = ~0U;
 758
 759     // If this is a br_cc of a "setcc", and if the setcc got lowered into
 760     // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
 761     LookThroughSetCC(LHS, RHS, CC, SPCC);
 762
 763     // Get the condition flag.
 764     SDOperand CompareFlag;
 765     if (LHS.getValueType() == MVT::i32) {
 766       std::vector<MVT::ValueType> VTs;
 767       VTs.push_back(MVT::i32);
 768       VTs.push_back(MVT::Flag);
 769       SDOperand Ops[2] = { LHS, RHS };
 770       CompareFlag = DAG.getNode(SPISD::CMPICC, VTs, Ops, 2).getValue(1);
 771       if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
 772       Opc = SPISD::BRICC;
 773     } else {
 774       CompareFlag = DAG.getNode(SPISD::CMPFCC, MVT::Flag, LHS, RHS);
 775       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
 776       Opc = SPISD::BRFCC;
 777     }
 778     return DAG.getNode(Opc, MVT::Other, Chain, Dest,
 779                        DAG.getConstant(SPCC, MVT::i32), CompareFlag);
 780   }
 781   case ISD::SELECT_CC: {
 782     SDOperand LHS = Op.getOperand(0);
 783     SDOperand RHS = Op.getOperand(1);
 784     ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
 785     SDOperand TrueVal = Op.getOperand(2);
 786     SDOperand FalseVal = Op.getOperand(3);
 787     unsigned Opc, SPCC = ~0U;
 788
 789     // If this is a select_cc of a "setcc", and if the setcc got lowered into
 790     // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
 791     LookThroughSetCC(LHS, RHS, CC, SPCC);
 792
 793     SDOperand CompareFlag;
 794     if (LHS.getValueType() == MVT::i32) {
 795       std::vector<MVT::ValueType> VTs;
 796       VTs.push_back(LHS.getValueType());   // subcc returns a value
 797       VTs.push_back(MVT::Flag);
 798       SDOperand Ops[2] = { LHS, RHS };
 799       CompareFlag = DAG.getNode(SPISD::CMPICC, VTs, Ops, 2).getValue(1);
 800       Opc = SPISD::SELECT_ICC;
 801       if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
 802     } else {
 803       CompareFlag = DAG.getNode(SPISD::CMPFCC, MVT::Flag, LHS, RHS);
 804       Opc = SPISD::SELECT_FCC;
 805       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
 806     }
 807     return DAG.getNode(Opc, TrueVal.getValueType(), TrueVal, FalseVal,
 808                        DAG.getConstant(SPCC, MVT::i32), CompareFlag);
 809   }
 810   case ISD::VASTART: {
 811     // vastart just stores the address of the VarArgsFrameIndex slot into the
 812     // memory location argument.
 813     SDOperand Offset = DAG.getNode(ISD::ADD, MVT::i32,
 814                                    DAG.getRegister(SP::I6, MVT::i32),
 815                                 DAG.getConstant(VarArgsFrameOffset, MVT::i32));
 816     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 817     return DAG.getStore(Op.getOperand(0), Offset, Op.getOperand(1), SV, 0);
 818   }
 819   case ISD::VAARG: {
 820     SDNode *Node = Op.Val;
 821     MVT::ValueType VT = Node->getValueType(0);
 822     SDOperand InChain = Node->getOperand(0);
 823     SDOperand VAListPtr = Node->getOperand(1);
 824     const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
 825     SDOperand VAList = DAG.getLoad(getPointerTy(), InChain, VAListPtr, SV, 0);
 826     // Increment the pointer, VAList, to the next vaarg
 827     SDOperand NextPtr = DAG.getNode(ISD::ADD, getPointerTy(), VAList,
 828                                     DAG.getConstant(MVT::getSizeInBits(VT)/8,
 829                                                     getPointerTy()));
 830     // Store the incremented VAList to the legalized pointer
 831     InChain = DAG.getStore(VAList.getValue(1), NextPtr,
 832                            VAListPtr, SV, 0);
 833     // Load the actual argument out of the pointer VAList, unless this is an
 834     // f64 load.
 835     if (VT != MVT::f64) {
 836       return DAG.getLoad(VT, InChain, VAList, NULL, 0);
 837     } else {
 838       // Otherwise, load it as i64, then do a bitconvert.
 839       SDOperand V = DAG.getLoad(MVT::i64, InChain, VAList, NULL, 0);
 840       std::vector<MVT::ValueType> Tys;
 841       Tys.push_back(MVT::f64);
 842       Tys.push_back(MVT::Other);
 843       // Bit-Convert the value to f64.
 844       SDOperand Ops[2] = { DAG.getNode(ISD::BIT_CONVERT, MVT::f64, V),
 845                            V.getValue(1) };
 846       return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
 847     }
 848   }
 849   case ISD::DYNAMIC_STACKALLOC: {
 850     SDOperand Chain = Op.getOperand(0);  // Legalize the chain.
 851     SDOperand Size  = Op.getOperand(1);  // Legalize the size.
 852
 853     unsigned SPReg = SP::O6;
 854     SDOperand SP = DAG.getCopyFromReg(Chain, SPReg, MVT::i32);
 855     SDOperand NewSP = DAG.getNode(ISD::SUB, MVT::i32, SP, Size);    // Value
 856     Chain = DAG.getCopyToReg(SP.getValue(1), SPReg, NewSP);      // Output chain
 857
 858     // The resultant pointer is actually 16 words from the bottom of the stack,
 859     // to provide a register spill area.
 860     SDOperand NewVal = DAG.getNode(ISD::ADD, MVT::i32, NewSP,
 861                                    DAG.getConstant(96, MVT::i32));
 862     std::vector<MVT::ValueType> Tys;
 863     Tys.push_back(MVT::i32);
 864     Tys.push_back(MVT::Other);
 865     SDOperand Ops[2] = { NewVal, Chain };
 866     return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
 867   }
 868   case ISD::RET: {
 869     SDOperand Copy;
 870
 871     switch(Op.getNumOperands()) {
 872     default:
 873       assert(0 && "Do not know how to return this many arguments!");
 874       abort();
 875     case 1:
 876       return SDOperand(); // ret void is legal
 877     case 3: {
 878       unsigned ArgReg;
 879       switch(Op.getOperand(1).getValueType()) {
 880       default: assert(0 && "Unknown type to return!");
 881       case MVT::i32: ArgReg = SP::I0; break;
 882       case MVT::f32: ArgReg = SP::F0; break;
 883       case MVT::f64: ArgReg = SP::D0; break;
 884       }
 885       Copy = DAG.getCopyToReg(Op.getOperand(0), ArgReg, Op.getOperand(1),
 886                               SDOperand());
 887       break;
 888     }
 889     case 5:
 890       Copy = DAG.getCopyToReg(Op.getOperand(0), SP::I0, Op.getOperand(3),
 891                               SDOperand());
 892       Copy = DAG.getCopyToReg(Copy, SP::I1, Op.getOperand(1), Copy.getValue(1));
 893       break;
 894     }
 895     return DAG.getNode(SPISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 896   }
 897   // Frame & Return address.  Currently unimplemented
 898   case ISD::RETURNADDR:         break;
 899   case ISD::FRAMEADDR:          break;
 900   }
 901   return SDOperand();
 902 }
 903
 904 MachineBasicBlock *
 905 SparcTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 906                                                  MachineBasicBlock *BB) {
 907   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
 908   unsigned BROpcode;
 909   unsigned CC;
 910   // Figure out the conditional branch opcode to use for this select_cc.
 911   switch (MI->getOpcode()) {
 912   default: assert(0 && "Unknown SELECT_CC!");
 913   case SP::SELECT_CC_Int_ICC:
 914   case SP::SELECT_CC_FP_ICC:
 915   case SP::SELECT_CC_DFP_ICC:
 916     BROpcode = SP::BCOND;
 917     break;
 918   case SP::SELECT_CC_Int_FCC:
 919   case SP::SELECT_CC_FP_FCC:
 920   case SP::SELECT_CC_DFP_FCC:
 921     BROpcode = SP::FBCOND;
 922     break;
 923   }
 924
 925   CC = (SPCC::CondCodes)MI->getOperand(3).getImm();
 926
 927   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
 928   // control-flow pattern.  The incoming instruction knows the destination vreg
 929   // to set, the condition code register to branch on, the true/false values to
 930   // select between, and a branch opcode to use.
 931   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 932   ilist<MachineBasicBlock>::iterator It = BB;
 933   ++It;
 934
 935   //  thisMBB:
 936   //  ...
 937   //   TrueVal = ...
 938   //   [f]bCC copy1MBB
 939   //   fallthrough --> copy0MBB
 940   MachineBasicBlock *thisMBB = BB;
 941   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
 942   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
 943   BuildMI(BB, TII.get(BROpcode)).addMBB(sinkMBB).addImm(CC);
 944   MachineFunction *F = BB->getParent();
 945   F->getBasicBlockList().insert(It, copy0MBB);
 946   F->getBasicBlockList().insert(It, sinkMBB);
 947   // Update machine-CFG edges by first adding all successors of the current
 948   // block to the new block which will contain the Phi node for the select.
 949   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
 950       e = BB->succ_end(); i != e; ++i)
 951     sinkMBB->addSuccessor(*i);
 952   // Next, remove all successors of the current block, and add the true
 953   // and fallthrough blocks as its successors.
 954   while(!BB->succ_empty())
 955     BB->removeSuccessor(BB->succ_begin());
 956   BB->addSuccessor(copy0MBB);
 957   BB->addSuccessor(sinkMBB);
 958
 959   //  copy0MBB:
 960   //   %FalseValue = ...
 961   //   # fallthrough to sinkMBB
 962   BB = copy0MBB;
 963
 964   // Update machine-CFG edges
 965   BB->addSuccessor(sinkMBB);
 966
 967   //  sinkMBB:
 968   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
 969   //  ...
 970   BB = sinkMBB;
 971   BuildMI(BB, TII.get(SP::PHI), MI->getOperand(0).getReg())
 972     .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
 973     .addReg(MI->getOperand(1).getReg()).addMBB(thisMBB);
 974
 975   delete MI;   // The pseudo instruction is gone now.
 976   return BB;
 977 }
 978
 979 //===----------------------------------------------------------------------===//
 980 // Instruction Selector Implementation
 981 //===----------------------------------------------------------------------===//
 982
 983 //===--------------------------------------------------------------------===//
 984 /// SparcDAGToDAGISel - SPARC specific code to select SPARC machine
 985 /// instructions for SelectionDAG operations.
 986 ///
 987 namespace {
 988 class SparcDAGToDAGISel : public SelectionDAGISel {
 989   SparcTargetLowering Lowering;
 990
 991   /// Subtarget - Keep a pointer to the Sparc Subtarget around so that we can
 992   /// make the right decision when generating code for different targets.
 993   const SparcSubtarget &Subtarget;
 994 public:
 995   SparcDAGToDAGISel(TargetMachine &TM)
 996     : SelectionDAGISel(Lowering), Lowering(TM),
 997       Subtarget(TM.getSubtarget<SparcSubtarget>()) {
 998   }
 999
1000   SDNode *Select(SDOperand Op);
1001
1002   // Complex Pattern Selectors.
1003   bool SelectADDRrr(SDOperand Op, SDOperand N, SDOperand &R1, SDOperand &R2);
1004   bool SelectADDRri(SDOperand Op, SDOperand N, SDOperand &Base,
1005                     SDOperand &Offset);
1006
1007   /// InstructionSelectBasicBlock - This callback is invoked by
1008   /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
1009   virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
1010
1011   virtual const char *getPassName() const {
1012     return "SPARC DAG->DAG Pattern Instruction Selection";
1013   }
1014
1015   // Include the pieces autogenerated from the target description.
1016 #include "SparcGenDAGISel.inc"
1017 };
1018 }  // end anonymous namespace
1019
1020 /// InstructionSelectBasicBlock - This callback is invoked by
1021 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
1022 void SparcDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
1023   DEBUG(BB->dump());
1024
1025   // Select target instructions for the DAG.
1026   DAG.setRoot(SelectRoot(DAG.getRoot()));
1027   DAG.RemoveDeadNodes();
1028
1029   // Emit machine code to BB.
1030   ScheduleAndEmitDAG(DAG);
1031 }
1032
1033 bool SparcDAGToDAGISel::SelectADDRri(SDOperand Op, SDOperand Addr,
1034                                      SDOperand &Base, SDOperand &Offset) {
1035   if (FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Addr)) {
1036     Base = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i32);
1037     Offset = CurDAG->getTargetConstant(0, MVT::i32);
1038     return true;
1039   }
1040   if (Addr.getOpcode() == ISD::TargetExternalSymbol ||
1041       Addr.getOpcode() == ISD::TargetGlobalAddress)
1042     return false;  // direct calls.
1043
1044   if (Addr.getOpcode() == ISD::ADD) {
1045     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Addr.getOperand(1))) {
1046       if (Predicate_simm13(CN)) {
1047         if (FrameIndexSDNode *FIN =
1048                 dyn_cast<FrameIndexSDNode>(Addr.getOperand(0))) {
1049           // Constant offset from frame ref.
1050           Base = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i32);
1051         } else {
1052           Base = Addr.getOperand(0);
1053         }
1054         Offset = CurDAG->getTargetConstant(CN->getValue(), MVT::i32);
1055         return true;
1056       }
1057     }
1058     if (Addr.getOperand(0).getOpcode() == SPISD::Lo) {
1059       Base = Addr.getOperand(1);
1060       Offset = Addr.getOperand(0).getOperand(0);
1061       return true;
1062     }
1063     if (Addr.getOperand(1).getOpcode() == SPISD::Lo) {
1064       Base = Addr.getOperand(0);
1065       Offset = Addr.getOperand(1).getOperand(0);
1066       return true;
1067     }
1068   }
1069   Base = Addr;
1070   Offset = CurDAG->getTargetConstant(0, MVT::i32);
1071   return true;
1072 }
1073
1074 bool SparcDAGToDAGISel::SelectADDRrr(SDOperand Op, SDOperand Addr,
1075                                      SDOperand &R1,  SDOperand &R2) {
1076   if (Addr.getOpcode() == ISD::FrameIndex) return false;
1077   if (Addr.getOpcode() == ISD::TargetExternalSymbol ||
1078       Addr.getOpcode() == ISD::TargetGlobalAddress)
1079     return false;  // direct calls.
1080
1081   if (Addr.getOpcode() == ISD::ADD) {
1082     if (isa<ConstantSDNode>(Addr.getOperand(1)) &&
1083         Predicate_simm13(Addr.getOperand(1).Val))
1084       return false;  // Let the reg+imm pattern catch this!
1085     if (Addr.getOperand(0).getOpcode() == SPISD::Lo ||
1086         Addr.getOperand(1).getOpcode() == SPISD::Lo)
1087       return false;  // Let the reg+imm pattern catch this!
1088     R1 = Addr.getOperand(0);
1089     R2 = Addr.getOperand(1);
1090     return true;
1091   }
1092
1093   R1 = Addr;
1094   R2 = CurDAG->getRegister(SP::G0, MVT::i32);
1095   return true;
1096 }
1097
1098 SDNode *SparcDAGToDAGISel::Select(SDOperand Op) {
1099   SDNode *N = Op.Val;
1100   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
1101       N->getOpcode() < SPISD::FIRST_NUMBER)
1102     return NULL;   // Already selected.
1103
1104   switch (N->getOpcode()) {
1105   default: break;
1106   case ISD::SDIV:
1107   case ISD::UDIV: {
1108     // FIXME: should use a custom expander to expose the SRA to the dag.
1109     SDOperand DivLHS = N->getOperand(0);
1110     SDOperand DivRHS = N->getOperand(1);
1111     AddToISelQueue(DivLHS);
1112     AddToISelQueue(DivRHS);
1113
1114     // Set the Y register to the high-part.
1115     SDOperand TopPart;
1116     if (N->getOpcode() == ISD::SDIV) {
1117       TopPart = SDOperand(CurDAG->getTargetNode(SP::SRAri, MVT::i32, DivLHS,
1118                                    CurDAG->getTargetConstant(31, MVT::i32)), 0);
1119     } else {
1120       TopPart = CurDAG->getRegister(SP::G0, MVT::i32);
1121     }
1122     TopPart = SDOperand(CurDAG->getTargetNode(SP::WRYrr, MVT::Flag, TopPart,
1123                                      CurDAG->getRegister(SP::G0, MVT::i32)), 0);
1124
1125     // FIXME: Handle div by immediate.
1126     unsigned Opcode = N->getOpcode() == ISD::SDIV ? SP::SDIVrr : SP::UDIVrr;
1127     return CurDAG->SelectNodeTo(N, Opcode, MVT::i32, DivLHS, DivRHS,
1128                                 TopPart);
1129   }
1130   case ISD::MULHU:
1131   case ISD::MULHS: {
1132     // FIXME: Handle mul by immediate.
1133     SDOperand MulLHS = N->getOperand(0);
1134     SDOperand MulRHS = N->getOperand(1);
1135     AddToISelQueue(MulLHS);
1136     AddToISelQueue(MulRHS);
1137     unsigned Opcode = N->getOpcode() == ISD::MULHU ? SP::UMULrr : SP::SMULrr;
1138     SDNode *Mul = CurDAG->getTargetNode(Opcode, MVT::i32, MVT::Flag,
1139                                         MulLHS, MulRHS);
1140     // The high part is in the Y register.
1141     return CurDAG->SelectNodeTo(N, SP::RDY, MVT::i32, SDOperand(Mul, 1));
1142     return NULL;
1143   }
1144   }
1145
1146   return SelectCode(Op);
1147 }
1148
1149
1150 /// createSparcISelDag - This pass converts a legalized DAG into a
1151 /// SPARC-specific DAG, ready for instruction scheduling.
1152 ///
1153 FunctionPass *llvm::createSparcISelDag(TargetMachine &TM) {
1154   return new SparcDAGToDAGISel(TM);
1155 }