lib/Target/Sparc/SparcISelDAGToDAG.cpp

   1 //===-- SparcISelDAGToDAG.cpp - A dag to dag inst selector for Sparc ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the SPARC target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Sparc.h"
  15 #include "SparcTargetMachine.h"
  16 #include "llvm/DerivedTypes.h"
  17 #include "llvm/Function.h"
  18 #include "llvm/Intrinsics.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/CodeGen/SelectionDAGISel.h"
  25 #include "llvm/Target/TargetLowering.h"
  26 #include "llvm/Support/Compiler.h"
  27 #include "llvm/Support/Debug.h"
  28 #include <queue>
  29 #include <set>
  30 using namespace llvm;
  31
  32 //===----------------------------------------------------------------------===//
  33 // TargetLowering Implementation
  34 //===----------------------------------------------------------------------===//
  35
  36 namespace SPISD {
  37   enum {
  38     FIRST_NUMBER = ISD::BUILTIN_OP_END+SP::INSTRUCTION_LIST_END,
  39     CMPICC,      // Compare two GPR operands, set icc.
  40     CMPFCC,      // Compare two FP operands, set fcc.
  41     BRICC,       // Branch to dest on icc condition
  42     BRFCC,       // Branch to dest on fcc condition
  43     SELECT_ICC,  // Select between two values using the current ICC flags.
  44     SELECT_FCC,  // Select between two values using the current FCC flags.
  45
  46     Hi, Lo,      // Hi/Lo operations, typically on a global address.
  47
  48     FTOI,        // FP to Int within a FP register.
  49     ITOF,        // Int to FP within a FP register.
  50
  51     CALL,        // A call instruction.
  52     RET_FLAG     // Return with a flag operand.
  53   };
  54 }
  55
  56 /// IntCondCCodeToICC - Convert a DAG integer condition code to a SPARC ICC
  57 /// condition.
  58 static SPCC::CondCodes IntCondCCodeToICC(ISD::CondCode CC) {
  59   switch (CC) {
  60   default: assert(0 && "Unknown integer condition code!");
  61   case ISD::SETEQ:  return SPCC::ICC_E;
  62   case ISD::SETNE:  return SPCC::ICC_NE;
  63   case ISD::SETLT:  return SPCC::ICC_L;
  64   case ISD::SETGT:  return SPCC::ICC_G;
  65   case ISD::SETLE:  return SPCC::ICC_LE;
  66   case ISD::SETGE:  return SPCC::ICC_GE;
  67   case ISD::SETULT: return SPCC::ICC_CS;
  68   case ISD::SETULE: return SPCC::ICC_LEU;
  69   case ISD::SETUGT: return SPCC::ICC_GU;
  70   case ISD::SETUGE: return SPCC::ICC_CC;
  71   }
  72 }
  73
  74 /// FPCondCCodeToFCC - Convert a DAG floatingp oint condition code to a SPARC
  75 /// FCC condition.
  76 static SPCC::CondCodes FPCondCCodeToFCC(ISD::CondCode CC) {
  77   switch (CC) {
  78   default: assert(0 && "Unknown fp condition code!");
  79   case ISD::SETEQ:
  80   case ISD::SETOEQ: return SPCC::FCC_E;
  81   case ISD::SETNE:
  82   case ISD::SETUNE: return SPCC::FCC_NE;
  83   case ISD::SETLT:
  84   case ISD::SETOLT: return SPCC::FCC_L;
  85   case ISD::SETGT:
  86   case ISD::SETOGT: return SPCC::FCC_G;
  87   case ISD::SETLE:
  88   case ISD::SETOLE: return SPCC::FCC_LE;
  89   case ISD::SETGE:
  90   case ISD::SETOGE: return SPCC::FCC_GE;
  91   case ISD::SETULT: return SPCC::FCC_UL;
  92   case ISD::SETULE: return SPCC::FCC_ULE;
  93   case ISD::SETUGT: return SPCC::FCC_UG;
  94   case ISD::SETUGE: return SPCC::FCC_UGE;
  95   case ISD::SETUO:  return SPCC::FCC_U;
  96   case ISD::SETO:   return SPCC::FCC_O;
  97   case ISD::SETONE: return SPCC::FCC_LG;
  98   case ISD::SETUEQ: return SPCC::FCC_UE;
  99   }
 100 }
 101
 102 namespace {
 103   class SparcTargetLowering : public TargetLowering {
 104     int VarArgsFrameOffset;   // Frame offset to start of varargs area.
 105   public:
 106     SparcTargetLowering(TargetMachine &TM);
 107     virtual SDOperand LowerOperation(SDOperand Op, SelectionDAG &DAG);
 108
 109     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 110     /// in Mask are known to be either zero or one and return them in the
 111     /// KnownZero/KnownOne bitsets.
 112     virtual void computeMaskedBitsForTargetNode(const SDOperand Op,
 113                                                 const APInt &Mask,
 114                                                 APInt &KnownZero,
 115                                                 APInt &KnownOne,
 116                                                 const SelectionDAG &DAG,
 117                                                 unsigned Depth = 0) const;
 118
 119     virtual std::vector<SDOperand>
 120       LowerArguments(Function &F, SelectionDAG &DAG);
 121     virtual std::pair<SDOperand, SDOperand>
 122       LowerCallTo(SDOperand Chain, const Type *RetTy, bool RetTyIsSigned,
 123                   bool isVarArg, unsigned CC, bool isTailCall, SDOperand Callee,
 124                   ArgListTy &Args, SelectionDAG &DAG);
 125     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
 126                                                         MachineBasicBlock *MBB);
 127
 128     virtual const char *getTargetNodeName(unsigned Opcode) const;
 129   };
 130 }
 131
 132 SparcTargetLowering::SparcTargetLowering(TargetMachine &TM)
 133   : TargetLowering(TM) {
 134
 135   // Set up the register classes.
 136   addRegisterClass(MVT::i32, SP::IntRegsRegisterClass);
 137   addRegisterClass(MVT::f32, SP::FPRegsRegisterClass);
 138   addRegisterClass(MVT::f64, SP::DFPRegsRegisterClass);
 139
 140   // Turn FP extload into load/fextend
 141   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
 142
 143   // Sparc doesn't have i1 sign extending load
 144   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
 145
 146   // Custom legalize GlobalAddress nodes into LO/HI parts.
 147   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 148   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 149   setOperationAction(ISD::ConstantPool , MVT::i32, Custom);
 150
 151   // Sparc doesn't have sext_inreg, replace them with shl/sra
 152   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 153   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Expand);
 154   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1 , Expand);
 155
 156   // Sparc has no REM or DIVREM operations.
 157   setOperationAction(ISD::UREM, MVT::i32, Expand);
 158   setOperationAction(ISD::SREM, MVT::i32, Expand);
 159   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 160   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 161
 162   // Custom expand fp<->sint
 163   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 164   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 165
 166   // Expand fp<->uint
 167   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 168   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 169
 170   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 171   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 172
 173   // Sparc has no select or setcc: expand to SELECT_CC.
 174   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 175   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 176   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 177   setOperationAction(ISD::SETCC, MVT::i32, Expand);
 178   setOperationAction(ISD::SETCC, MVT::f32, Expand);
 179   setOperationAction(ISD::SETCC, MVT::f64, Expand);
 180
 181   // Sparc doesn't have BRCOND either, it has BR_CC.
 182   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 183   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 184   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 185   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 186   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 187   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 188
 189   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 190   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 191   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 192
 193   // SPARC has no intrinsics for these particular operations.
 194   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
 195   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
 196   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
 197
 198   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 199   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 200   setOperationAction(ISD::FREM , MVT::f64, Expand);
 201   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 202   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 203   setOperationAction(ISD::FREM , MVT::f32, Expand);
 204   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 205   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
 206   setOperationAction(ISD::CTLZ , MVT::i32, Expand);
 207   setOperationAction(ISD::ROTL , MVT::i32, Expand);
 208   setOperationAction(ISD::ROTR , MVT::i32, Expand);
 209   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 210   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 211   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 212   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 213   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 214
 215   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 216   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 217   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 218
 219   // We don't have line number support yet.
 220   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 221   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 222   setOperationAction(ISD::LABEL, MVT::Other, Expand);
 223
 224   // RET must be custom lowered, to meet ABI requirements
 225   setOperationAction(ISD::RET               , MVT::Other, Custom);
 226
 227   // VASTART needs to be custom lowered to use the VarArgsFrameIndex.
 228   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 229   // VAARG needs to be lowered to not do unaligned accesses for doubles.
 230   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 231
 232   // Use the default implementation.
 233   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 234   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 235   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 236   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Expand);
 237   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 238
 239   setStackPointerRegisterToSaveRestore(SP::O6);
 240
 241   if (TM.getSubtarget<SparcSubtarget>().isV9()) {
 242     setOperationAction(ISD::CTPOP, MVT::i32, Legal);
 243   }
 244
 245   computeRegisterProperties();
 246 }
 247
 248 const char *SparcTargetLowering::getTargetNodeName(unsigned Opcode) const {
 249   switch (Opcode) {
 250   default: return 0;
 251   case SPISD::CMPICC:     return "SPISD::CMPICC";
 252   case SPISD::CMPFCC:     return "SPISD::CMPFCC";
 253   case SPISD::BRICC:      return "SPISD::BRICC";
 254   case SPISD::BRFCC:      return "SPISD::BRFCC";
 255   case SPISD::SELECT_ICC: return "SPISD::SELECT_ICC";
 256   case SPISD::SELECT_FCC: return "SPISD::SELECT_FCC";
 257   case SPISD::Hi:         return "SPISD::Hi";
 258   case SPISD::Lo:         return "SPISD::Lo";
 259   case SPISD::FTOI:       return "SPISD::FTOI";
 260   case SPISD::ITOF:       return "SPISD::ITOF";
 261   case SPISD::CALL:       return "SPISD::CALL";
 262   case SPISD::RET_FLAG:   return "SPISD::RET_FLAG";
 263   }
 264 }
 265
 266 /// isMaskedValueZeroForTargetNode - Return true if 'Op & Mask' is known to
 267 /// be zero. Op is expected to be a target specific node. Used by DAG
 268 /// combiner.
 269 void SparcTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
 270                                                          const APInt &Mask,
 271                                                          APInt &KnownZero,
 272                                                          APInt &KnownOne,
 273                                                          const SelectionDAG &DAG,
 274                                                          unsigned Depth) const {
 275   APInt KnownZero2, KnownOne2;
 276   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
 277
 278   switch (Op.getOpcode()) {
 279   default: break;
 280   case SPISD::SELECT_ICC:
 281   case SPISD::SELECT_FCC:
 282     DAG.ComputeMaskedBits(Op.getOperand(1), Mask, KnownZero, KnownOne,
 283                           Depth+1);
 284     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero2, KnownOne2,
 285                           Depth+1);
 286     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 287     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 288
 289     // Only known if known in both the LHS and RHS.
 290     KnownOne &= KnownOne2;
 291     KnownZero &= KnownZero2;
 292     break;
 293   }
 294 }
 295
 296 /// LowerArguments - V8 uses a very simple ABI, where all values are passed in
 297 /// either one or two GPRs, including FP values.  TODO: we should pass FP values
 298 /// in FP registers for fastcc functions.
 299 std::vector<SDOperand>
 300 SparcTargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 301   MachineFunction &MF = DAG.getMachineFunction();
 302   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 303   std::vector<SDOperand> ArgValues;
 304
 305   static const unsigned ArgRegs[] = {
 306     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
 307   };
 308
 309   const unsigned *CurArgReg = ArgRegs, *ArgRegEnd = ArgRegs+6;
 310   unsigned ArgOffset = 68;
 311
 312   SDOperand Root = DAG.getRoot();
 313   std::vector<SDOperand> OutChains;
 314
 315   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I) {
 316     MVT::ValueType ObjectVT = getValueType(I->getType());
 317
 318     switch (ObjectVT) {
 319     default: assert(0 && "Unhandled argument type!");
 320     case MVT::i1:
 321     case MVT::i8:
 322     case MVT::i16:
 323     case MVT::i32:
 324       if (I->use_empty()) {                // Argument is dead.
 325         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 326         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 327       } else if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 328         unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 329         MF.getRegInfo().addLiveIn(*CurArgReg++, VReg);
 330         SDOperand Arg = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 331         if (ObjectVT != MVT::i32) {
 332           unsigned AssertOp = ISD::AssertSext;
 333           Arg = DAG.getNode(AssertOp, MVT::i32, Arg,
 334                             DAG.getValueType(ObjectVT));
 335           Arg = DAG.getNode(ISD::TRUNCATE, ObjectVT, Arg);
 336         }
 337         ArgValues.push_back(Arg);
 338       } else {
 339         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 340         SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 341         SDOperand Load;
 342         if (ObjectVT == MVT::i32) {
 343           Load = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 344         } else {
 345           ISD::LoadExtType LoadOp = ISD::SEXTLOAD;
 346
 347           // Sparc is big endian, so add an offset based on the ObjectVT.
 348           unsigned Offset = 4-std::max(1U, MVT::getSizeInBits(ObjectVT)/8);
 349           FIPtr = DAG.getNode(ISD::ADD, MVT::i32, FIPtr,
 350                               DAG.getConstant(Offset, MVT::i32));
 351           Load = DAG.getExtLoad(LoadOp, MVT::i32, Root, FIPtr,
 352                                 NULL, 0, ObjectVT);
 353           Load = DAG.getNode(ISD::TRUNCATE, ObjectVT, Load);
 354         }
 355         ArgValues.push_back(Load);
 356       }
 357
 358       ArgOffset += 4;
 359       break;
 360     case MVT::f32:
 361       if (I->use_empty()) {                // Argument is dead.
 362         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 363         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 364       } else if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 365         // FP value is passed in an integer register.
 366         unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 367         MF.getRegInfo().addLiveIn(*CurArgReg++, VReg);
 368         SDOperand Arg = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 369
 370         Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Arg);
 371         ArgValues.push_back(Arg);
 372       } else {
 373         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 374         SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 375         SDOperand Load = DAG.getLoad(MVT::f32, Root, FIPtr, NULL, 0);
 376         ArgValues.push_back(Load);
 377       }
 378       ArgOffset += 4;
 379       break;
 380
 381     case MVT::i64:
 382     case MVT::f64:
 383       if (I->use_empty()) {                // Argument is dead.
 384         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 385         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 386         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 387       } else if (/* FIXME: Apparently this isn't safe?? */
 388                  0 && CurArgReg == ArgRegEnd && ObjectVT == MVT::f64 &&
 389                  ((CurArgReg-ArgRegs) & 1) == 0) {
 390         // If this is a double argument and the whole thing lives on the stack,
 391         // and the argument is aligned, load the double straight from the stack.
 392         // We can't do a load in cases like void foo([6ints], int,double),
 393         // because the double wouldn't be aligned!
 394         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(8, ArgOffset);
 395         SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 396         ArgValues.push_back(DAG.getLoad(MVT::f64, Root, FIPtr, NULL, 0));
 397       } else {
 398         SDOperand HiVal;
 399         if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 400           unsigned VRegHi = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 401           MF.getRegInfo().addLiveIn(*CurArgReg++, VRegHi);
 402           HiVal = DAG.getCopyFromReg(Root, VRegHi, MVT::i32);
 403         } else {
 404           int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 405           SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 406           HiVal = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 407         }
 408
 409         SDOperand LoVal;
 410         if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 411           unsigned VRegLo = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 412           MF.getRegInfo().addLiveIn(*CurArgReg++, VRegLo);
 413           LoVal = DAG.getCopyFromReg(Root, VRegLo, MVT::i32);
 414         } else {
 415           int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset+4);
 416           SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 417           LoVal = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 418         }
 419
 420         // Compose the two halves together into an i64 unit.
 421         SDOperand WholeValue =
 422           DAG.getNode(ISD::BUILD_PAIR, MVT::i64, LoVal, HiVal);
 423
 424         // If we want a double, do a bit convert.
 425         if (ObjectVT == MVT::f64)
 426           WholeValue = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, WholeValue);
 427
 428         ArgValues.push_back(WholeValue);
 429       }
 430       ArgOffset += 8;
 431       break;
 432     }
 433   }
 434
 435   // Store remaining ArgRegs to the stack if this is a varargs function.
 436   if (F.getFunctionType()->isVarArg()) {
 437     // Remember the vararg offset for the va_start implementation.
 438     VarArgsFrameOffset = ArgOffset;
 439
 440     for (; CurArgReg != ArgRegEnd; ++CurArgReg) {
 441       unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 442       MF.getRegInfo().addLiveIn(*CurArgReg, VReg);
 443       SDOperand Arg = DAG.getCopyFromReg(DAG.getRoot(), VReg, MVT::i32);
 444
 445       int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 446       SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 447
 448       OutChains.push_back(DAG.getStore(DAG.getRoot(), Arg, FIPtr, NULL, 0));
 449       ArgOffset += 4;
 450     }
 451   }
 452
 453   if (!OutChains.empty())
 454     DAG.setRoot(DAG.getNode(ISD::TokenFactor, MVT::Other,
 455                             &OutChains[0], OutChains.size()));
 456
 457   // Finally, inform the code generator which regs we return values in.
 458   switch (getValueType(F.getReturnType())) {
 459   default: assert(0 && "Unknown type!");
 460   case MVT::isVoid: break;
 461   case MVT::i1:
 462   case MVT::i8:
 463   case MVT::i16:
 464   case MVT::i32:
 465     MF.getRegInfo().addLiveOut(SP::I0);
 466     break;
 467   case MVT::i64:
 468     MF.getRegInfo().addLiveOut(SP::I0);
 469     MF.getRegInfo().addLiveOut(SP::I1);
 470     break;
 471   case MVT::f32:
 472     MF.getRegInfo().addLiveOut(SP::F0);
 473     break;
 474   case MVT::f64:
 475     MF.getRegInfo().addLiveOut(SP::D0);
 476     break;
 477   }
 478
 479   return ArgValues;
 480 }
 481
 482 std::pair<SDOperand, SDOperand>
 483 SparcTargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 484                                  bool RetTyIsSigned, bool isVarArg, unsigned CC,
 485                                  bool isTailCall, SDOperand Callee,
 486                                  ArgListTy &Args, SelectionDAG &DAG) {
 487   // Count the size of the outgoing arguments.
 488   unsigned ArgsSize = 0;
 489   for (unsigned i = 0, e = Args.size(); i != e; ++i) {
 490     switch (getValueType(Args[i].Ty)) {
 491     default: assert(0 && "Unknown value type!");
 492     case MVT::i1:
 493     case MVT::i8:
 494     case MVT::i16:
 495     case MVT::i32:
 496     case MVT::f32:
 497       ArgsSize += 4;
 498       break;
 499     case MVT::i64:
 500     case MVT::f64:
 501       ArgsSize += 8;
 502       break;
 503     }
 504   }
 505   if (ArgsSize > 4*6)
 506     ArgsSize -= 4*6;    // Space for first 6 arguments is prereserved.
 507   else
 508     ArgsSize = 0;
 509
 510   // Keep stack frames 8-byte aligned.
 511   ArgsSize = (ArgsSize+7) & ~7;
 512
 513   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(ArgsSize, getPointerTy()));
 514
 515   SDOperand StackPtr;
 516   std::vector<SDOperand> Stores;
 517   std::vector<SDOperand> RegValuesToPass;
 518   unsigned ArgOffset = 68;
 519   for (unsigned i = 0, e = Args.size(); i != e; ++i) {
 520     SDOperand Val = Args[i].Node;
 521     MVT::ValueType ObjectVT = Val.getValueType();
 522     SDOperand ValToStore(0, 0);
 523     unsigned ObjSize;
 524     switch (ObjectVT) {
 525     default: assert(0 && "Unhandled argument type!");
 526     case MVT::i1:
 527     case MVT::i8:
 528     case MVT::i16: {
 529       // Promote the integer to 32-bits.  If the input type is signed, use a
 530       // sign extend, otherwise use a zero extend.
 531       ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 532       if (Args[i].isSExt)
 533         ExtendKind = ISD::SIGN_EXTEND;
 534       else if (Args[i].isZExt)
 535         ExtendKind = ISD::ZERO_EXTEND;
 536       Val = DAG.getNode(ExtendKind, MVT::i32, Val);
 537       // FALL THROUGH
 538     }
 539     case MVT::i32:
 540       ObjSize = 4;
 541
 542       if (RegValuesToPass.size() >= 6) {
 543         ValToStore = Val;
 544       } else {
 545         RegValuesToPass.push_back(Val);
 546       }
 547       break;
 548     case MVT::f32:
 549       ObjSize = 4;
 550       if (RegValuesToPass.size() >= 6) {
 551         ValToStore = Val;
 552       } else {
 553         // Convert this to a FP value in an int reg.
 554         Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Val);
 555         RegValuesToPass.push_back(Val);
 556       }
 557       break;
 558     case MVT::f64:
 559       ObjSize = 8;
 560       // If we can store this directly into the outgoing slot, do so.  We can
 561       // do this when all ArgRegs are used and if the outgoing slot is aligned.
 562       // FIXME: McGill/misr fails with this.
 563       if (0 && RegValuesToPass.size() >= 6 && ((ArgOffset-68) & 7) == 0) {
 564         ValToStore = Val;
 565         break;
 566       }
 567
 568       // Otherwise, convert this to a FP value in int regs.
 569       Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Val);
 570       // FALL THROUGH
 571     case MVT::i64:
 572       ObjSize = 8;
 573       if (RegValuesToPass.size() >= 6) {
 574         ValToStore = Val;    // Whole thing is passed in memory.
 575         break;
 576       }
 577
 578       // Split the value into top and bottom part.  Top part goes in a reg.
 579       SDOperand Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, getPointerTy(), Val,
 580                                  DAG.getConstant(1, MVT::i32));
 581       SDOperand Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, getPointerTy(), Val,
 582                                  DAG.getConstant(0, MVT::i32));
 583       RegValuesToPass.push_back(Hi);
 584
 585       if (RegValuesToPass.size() >= 6) {
 586         ValToStore = Lo;
 587         ArgOffset += 4;
 588         ObjSize = 4;
 589       } else {
 590         RegValuesToPass.push_back(Lo);
 591       }
 592       break;
 593     }
 594
 595     if (ValToStore.Val) {
 596       if (!StackPtr.Val) {
 597         StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 598       }
 599       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 600       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 601       Stores.push_back(DAG.getStore(Chain, ValToStore, PtrOff, NULL, 0));
 602     }
 603     ArgOffset += ObjSize;
 604   }
 605
 606   // Emit all stores, make sure the occur before any copies into physregs.
 607   if (!Stores.empty())
 608     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Stores[0],Stores.size());
 609
 610   static const unsigned ArgRegs[] = {
 611     SP::O0, SP::O1, SP::O2, SP::O3, SP::O4, SP::O5
 612   };
 613
 614   // Build a sequence of copy-to-reg nodes chained together with token chain
 615   // and flag operands which copy the outgoing args into O[0-5].
 616   SDOperand InFlag;
 617   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 618     Chain = DAG.getCopyToReg(Chain, ArgRegs[i], RegValuesToPass[i], InFlag);
 619     InFlag = Chain.getValue(1);
 620   }
 621
 622   // If the callee is a GlobalAddress node (quite common, every direct call is)
 623   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 624   // Likewise ExternalSymbol -> TargetExternalSymbol.
 625   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 626     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i32);
 627   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 628     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i32);
 629
 630   std::vector<MVT::ValueType> NodeTys;
 631   NodeTys.push_back(MVT::Other);   // Returns a chain
 632   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 633   SDOperand Ops[] = { Chain, Callee, InFlag };
 634   Chain = DAG.getNode(SPISD::CALL, NodeTys, Ops, InFlag.Val ? 3 : 2);
 635   InFlag = Chain.getValue(1);
 636
 637   MVT::ValueType RetTyVT = getValueType(RetTy);
 638   SDOperand RetVal;
 639   if (RetTyVT != MVT::isVoid) {
 640     switch (RetTyVT) {
 641     default: assert(0 && "Unknown value type to return!");
 642     case MVT::i1:
 643     case MVT::i8:
 644     case MVT::i16: {
 645       RetVal = DAG.getCopyFromReg(Chain, SP::O0, MVT::i32, InFlag);
 646       Chain = RetVal.getValue(1);
 647
 648       // Add a note to keep track of whether it is sign or zero extended.
 649       ISD::NodeType AssertKind = ISD::AssertZext;
 650       if (RetTyIsSigned)
 651         AssertKind = ISD::AssertSext;
 652       RetVal = DAG.getNode(AssertKind, MVT::i32, RetVal,
 653                            DAG.getValueType(RetTyVT));
 654       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 655       break;
 656     }
 657     case MVT::i32:
 658       RetVal = DAG.getCopyFromReg(Chain, SP::O0, MVT::i32, InFlag);
 659       Chain = RetVal.getValue(1);
 660       break;
 661     case MVT::f32:
 662       RetVal = DAG.getCopyFromReg(Chain, SP::F0, MVT::f32, InFlag);
 663       Chain = RetVal.getValue(1);
 664       break;
 665     case MVT::f64:
 666       RetVal = DAG.getCopyFromReg(Chain, SP::D0, MVT::f64, InFlag);
 667       Chain = RetVal.getValue(1);
 668       break;
 669     case MVT::i64:
 670       SDOperand Lo = DAG.getCopyFromReg(Chain, SP::O1, MVT::i32, InFlag);
 671       SDOperand Hi = DAG.getCopyFromReg(Lo.getValue(1), SP::O0, MVT::i32,
 672                                         Lo.getValue(2));
 673       RetVal = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Lo, Hi);
 674       Chain = Hi.getValue(1);
 675       break;
 676     }
 677   }
 678
 679   Chain = DAG.getCALLSEQ_END(Chain,
 680                              DAG.getConstant(ArgsSize, getPointerTy()),
 681                              DAG.getConstant(0, getPointerTy()),
 682                              SDOperand());
 683   return std::make_pair(RetVal, Chain);
 684 }
 685
 686 // Look at LHS/RHS/CC and see if they are a lowered setcc instruction.  If so
 687 // set LHS/RHS and SPCC to the LHS/RHS of the setcc and SPCC to the condition.
 688 static void LookThroughSetCC(SDOperand &LHS, SDOperand &RHS,
 689                              ISD::CondCode CC, unsigned &SPCC) {
 690   if (isa<ConstantSDNode>(RHS) && cast<ConstantSDNode>(RHS)->getValue() == 0 &&
 691       CC == ISD::SETNE &&
 692       ((LHS.getOpcode() == SPISD::SELECT_ICC &&
 693         LHS.getOperand(3).getOpcode() == SPISD::CMPICC) ||
 694        (LHS.getOpcode() == SPISD::SELECT_FCC &&
 695         LHS.getOperand(3).getOpcode() == SPISD::CMPFCC)) &&
 696       isa<ConstantSDNode>(LHS.getOperand(0)) &&
 697       isa<ConstantSDNode>(LHS.getOperand(1)) &&
 698       cast<ConstantSDNode>(LHS.getOperand(0))->getValue() == 1 &&
 699       cast<ConstantSDNode>(LHS.getOperand(1))->getValue() == 0) {
 700     SDOperand CMPCC = LHS.getOperand(3);
 701     SPCC = cast<ConstantSDNode>(LHS.getOperand(2))->getValue();
 702     LHS = CMPCC.getOperand(0);
 703     RHS = CMPCC.getOperand(1);
 704   }
 705 }
 706
 707
 708 SDOperand SparcTargetLowering::
 709 LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 710   switch (Op.getOpcode()) {
 711   default: assert(0 && "Should not custom lower this!");
 712   case ISD::GlobalTLSAddress:
 713     assert(0 && "TLS not implemented for Sparc.");
 714   case ISD::GlobalAddress: {
 715     GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 716     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i32);
 717     SDOperand Hi = DAG.getNode(SPISD::Hi, MVT::i32, GA);
 718     SDOperand Lo = DAG.getNode(SPISD::Lo, MVT::i32, GA);
 719     return DAG.getNode(ISD::ADD, MVT::i32, Lo, Hi);
 720   }
 721   case ISD::ConstantPool: {
 722     Constant *C = cast<ConstantPoolSDNode>(Op)->getConstVal();
 723     SDOperand CP = DAG.getTargetConstantPool(C, MVT::i32,
 724                                   cast<ConstantPoolSDNode>(Op)->getAlignment());
 725     SDOperand Hi = DAG.getNode(SPISD::Hi, MVT::i32, CP);
 726     SDOperand Lo = DAG.getNode(SPISD::Lo, MVT::i32, CP);
 727     return DAG.getNode(ISD::ADD, MVT::i32, Lo, Hi);
 728   }
 729   case ISD::FP_TO_SINT:
 730     // Convert the fp value to integer in an FP register.
 731     assert(Op.getValueType() == MVT::i32);
 732     Op = DAG.getNode(SPISD::FTOI, MVT::f32, Op.getOperand(0));
 733     return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
 734   case ISD::SINT_TO_FP: {
 735     assert(Op.getOperand(0).getValueType() == MVT::i32);
 736     SDOperand Tmp = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Op.getOperand(0));
 737     // Convert the int value to FP in an FP register.
 738     return DAG.getNode(SPISD::ITOF, Op.getValueType(), Tmp);
 739   }
 740   case ISD::BR_CC: {
 741     SDOperand Chain = Op.getOperand(0);
 742     ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
 743     SDOperand LHS = Op.getOperand(2);
 744     SDOperand RHS = Op.getOperand(3);
 745     SDOperand Dest = Op.getOperand(4);
 746     unsigned Opc, SPCC = ~0U;
 747
 748     // If this is a br_cc of a "setcc", and if the setcc got lowered into
 749     // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
 750     LookThroughSetCC(LHS, RHS, CC, SPCC);
 751
 752     // Get the condition flag.
 753     SDOperand CompareFlag;
 754     if (LHS.getValueType() == MVT::i32) {
 755       std::vector<MVT::ValueType> VTs;
 756       VTs.push_back(MVT::i32);
 757       VTs.push_back(MVT::Flag);
 758       SDOperand Ops[2] = { LHS, RHS };
 759       CompareFlag = DAG.getNode(SPISD::CMPICC, VTs, Ops, 2).getValue(1);
 760       if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
 761       Opc = SPISD::BRICC;
 762     } else {
 763       CompareFlag = DAG.getNode(SPISD::CMPFCC, MVT::Flag, LHS, RHS);
 764       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
 765       Opc = SPISD::BRFCC;
 766     }
 767     return DAG.getNode(Opc, MVT::Other, Chain, Dest,
 768                        DAG.getConstant(SPCC, MVT::i32), CompareFlag);
 769   }
 770   case ISD::SELECT_CC: {
 771     SDOperand LHS = Op.getOperand(0);
 772     SDOperand RHS = Op.getOperand(1);
 773     ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
 774     SDOperand TrueVal = Op.getOperand(2);
 775     SDOperand FalseVal = Op.getOperand(3);
 776     unsigned Opc, SPCC = ~0U;
 777
 778     // If this is a select_cc of a "setcc", and if the setcc got lowered into
 779     // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
 780     LookThroughSetCC(LHS, RHS, CC, SPCC);
 781
 782     SDOperand CompareFlag;
 783     if (LHS.getValueType() == MVT::i32) {
 784       std::vector<MVT::ValueType> VTs;
 785       VTs.push_back(LHS.getValueType());   // subcc returns a value
 786       VTs.push_back(MVT::Flag);
 787       SDOperand Ops[2] = { LHS, RHS };
 788       CompareFlag = DAG.getNode(SPISD::CMPICC, VTs, Ops, 2).getValue(1);
 789       Opc = SPISD::SELECT_ICC;
 790       if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
 791     } else {
 792       CompareFlag = DAG.getNode(SPISD::CMPFCC, MVT::Flag, LHS, RHS);
 793       Opc = SPISD::SELECT_FCC;
 794       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
 795     }
 796     return DAG.getNode(Opc, TrueVal.getValueType(), TrueVal, FalseVal,
 797                        DAG.getConstant(SPCC, MVT::i32), CompareFlag);
 798   }
 799   case ISD::VASTART: {
 800     // vastart just stores the address of the VarArgsFrameIndex slot into the
 801     // memory location argument.
 802     SDOperand Offset = DAG.getNode(ISD::ADD, MVT::i32,
 803                                    DAG.getRegister(SP::I6, MVT::i32),
 804                                 DAG.getConstant(VarArgsFrameOffset, MVT::i32));
 805     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 806     return DAG.getStore(Op.getOperand(0), Offset, Op.getOperand(1), SV, 0);
 807   }
 808   case ISD::VAARG: {
 809     SDNode *Node = Op.Val;
 810     MVT::ValueType VT = Node->getValueType(0);
 811     SDOperand InChain = Node->getOperand(0);
 812     SDOperand VAListPtr = Node->getOperand(1);
 813     const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
 814     SDOperand VAList = DAG.getLoad(getPointerTy(), InChain, VAListPtr, SV, 0);
 815     // Increment the pointer, VAList, to the next vaarg
 816     SDOperand NextPtr = DAG.getNode(ISD::ADD, getPointerTy(), VAList,
 817                                     DAG.getConstant(MVT::getSizeInBits(VT)/8,
 818                                                     getPointerTy()));
 819     // Store the incremented VAList to the legalized pointer
 820     InChain = DAG.getStore(VAList.getValue(1), NextPtr,
 821                            VAListPtr, SV, 0);
 822     // Load the actual argument out of the pointer VAList, unless this is an
 823     // f64 load.
 824     if (VT != MVT::f64) {
 825       return DAG.getLoad(VT, InChain, VAList, NULL, 0);
 826     } else {
 827       // Otherwise, load it as i64, then do a bitconvert.
 828       SDOperand V = DAG.getLoad(MVT::i64, InChain, VAList, NULL, 0);
 829       std::vector<MVT::ValueType> Tys;
 830       Tys.push_back(MVT::f64);
 831       Tys.push_back(MVT::Other);
 832       // Bit-Convert the value to f64.
 833       SDOperand Ops[2] = { DAG.getNode(ISD::BIT_CONVERT, MVT::f64, V),
 834                            V.getValue(1) };
 835       return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
 836     }
 837   }
 838   case ISD::DYNAMIC_STACKALLOC: {
 839     SDOperand Chain = Op.getOperand(0);  // Legalize the chain.
 840     SDOperand Size  = Op.getOperand(1);  // Legalize the size.
 841
 842     unsigned SPReg = SP::O6;
 843     SDOperand SP = DAG.getCopyFromReg(Chain, SPReg, MVT::i32);
 844     SDOperand NewSP = DAG.getNode(ISD::SUB, MVT::i32, SP, Size);    // Value
 845     Chain = DAG.getCopyToReg(SP.getValue(1), SPReg, NewSP);      // Output chain
 846
 847     // The resultant pointer is actually 16 words from the bottom of the stack,
 848     // to provide a register spill area.
 849     SDOperand NewVal = DAG.getNode(ISD::ADD, MVT::i32, NewSP,
 850                                    DAG.getConstant(96, MVT::i32));
 851     std::vector<MVT::ValueType> Tys;
 852     Tys.push_back(MVT::i32);
 853     Tys.push_back(MVT::Other);
 854     SDOperand Ops[2] = { NewVal, Chain };
 855     return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
 856   }
 857   case ISD::RET: {
 858     SDOperand Copy;
 859
 860     switch(Op.getNumOperands()) {
 861     default:
 862       assert(0 && "Do not know how to return this many arguments!");
 863       abort();
 864     case 1:
 865       return SDOperand(); // ret void is legal
 866     case 3: {
 867       unsigned ArgReg;
 868       switch(Op.getOperand(1).getValueType()) {
 869       default: assert(0 && "Unknown type to return!");
 870       case MVT::i32: ArgReg = SP::I0; break;
 871       case MVT::f32: ArgReg = SP::F0; break;
 872       case MVT::f64: ArgReg = SP::D0; break;
 873       }
 874       Copy = DAG.getCopyToReg(Op.getOperand(0), ArgReg, Op.getOperand(1),
 875                               SDOperand());
 876       break;
 877     }
 878     case 5:
 879       Copy = DAG.getCopyToReg(Op.getOperand(0), SP::I0, Op.getOperand(3),
 880                               SDOperand());
 881       Copy = DAG.getCopyToReg(Copy, SP::I1, Op.getOperand(1), Copy.getValue(1));
 882       break;
 883     }
 884     return DAG.getNode(SPISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 885   }
 886   // Frame & Return address.  Currently unimplemented
 887   case ISD::RETURNADDR:         break;
 888   case ISD::FRAMEADDR:          break;
 889   }
 890   return SDOperand();
 891 }
 892
 893 MachineBasicBlock *
 894 SparcTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 895                                                  MachineBasicBlock *BB) {
 896   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
 897   unsigned BROpcode;
 898   unsigned CC;
 899   // Figure out the conditional branch opcode to use for this select_cc.
 900   switch (MI->getOpcode()) {
 901   default: assert(0 && "Unknown SELECT_CC!");
 902   case SP::SELECT_CC_Int_ICC:
 903   case SP::SELECT_CC_FP_ICC:
 904   case SP::SELECT_CC_DFP_ICC:
 905     BROpcode = SP::BCOND;
 906     break;
 907   case SP::SELECT_CC_Int_FCC:
 908   case SP::SELECT_CC_FP_FCC:
 909   case SP::SELECT_CC_DFP_FCC:
 910     BROpcode = SP::FBCOND;
 911     break;
 912   }
 913
 914   CC = (SPCC::CondCodes)MI->getOperand(3).getImm();
 915
 916   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
 917   // control-flow pattern.  The incoming instruction knows the destination vreg
 918   // to set, the condition code register to branch on, the true/false values to
 919   // select between, and a branch opcode to use.
 920   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 921   ilist<MachineBasicBlock>::iterator It = BB;
 922   ++It;
 923
 924   //  thisMBB:
 925   //  ...
 926   //   TrueVal = ...
 927   //   [f]bCC copy1MBB
 928   //   fallthrough --> copy0MBB
 929   MachineBasicBlock *thisMBB = BB;
 930   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
 931   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
 932   BuildMI(BB, TII.get(BROpcode)).addMBB(sinkMBB).addImm(CC);
 933   MachineFunction *F = BB->getParent();
 934   F->getBasicBlockList().insert(It, copy0MBB);
 935   F->getBasicBlockList().insert(It, sinkMBB);
 936   // Update machine-CFG edges by first adding all successors of the current
 937   // block to the new block which will contain the Phi node for the select.
 938   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
 939       e = BB->succ_end(); i != e; ++i)
 940     sinkMBB->addSuccessor(*i);
 941   // Next, remove all successors of the current block, and add the true
 942   // and fallthrough blocks as its successors.
 943   while(!BB->succ_empty())
 944     BB->removeSuccessor(BB->succ_begin());
 945   BB->addSuccessor(copy0MBB);
 946   BB->addSuccessor(sinkMBB);
 947
 948   //  copy0MBB:
 949   //   %FalseValue = ...
 950   //   # fallthrough to sinkMBB
 951   BB = copy0MBB;
 952
 953   // Update machine-CFG edges
 954   BB->addSuccessor(sinkMBB);
 955
 956   //  sinkMBB:
 957   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
 958   //  ...
 959   BB = sinkMBB;
 960   BuildMI(BB, TII.get(SP::PHI), MI->getOperand(0).getReg())
 961     .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
 962     .addReg(MI->getOperand(1).getReg()).addMBB(thisMBB);
 963
 964   delete MI;   // The pseudo instruction is gone now.
 965   return BB;
 966 }
 967
 968 //===----------------------------------------------------------------------===//
 969 // Instruction Selector Implementation
 970 //===----------------------------------------------------------------------===//
 971
 972 //===--------------------------------------------------------------------===//
 973 /// SparcDAGToDAGISel - SPARC specific code to select SPARC machine
 974 /// instructions for SelectionDAG operations.
 975 ///
 976 namespace {
 977 class SparcDAGToDAGISel : public SelectionDAGISel {
 978   SparcTargetLowering Lowering;
 979
 980   /// Subtarget - Keep a pointer to the Sparc Subtarget around so that we can
 981   /// make the right decision when generating code for different targets.
 982   const SparcSubtarget &Subtarget;
 983 public:
 984   SparcDAGToDAGISel(TargetMachine &TM)
 985     : SelectionDAGISel(Lowering), Lowering(TM),
 986       Subtarget(TM.getSubtarget<SparcSubtarget>()) {
 987   }
 988
 989   SDNode *Select(SDOperand Op);
 990
 991   // Complex Pattern Selectors.
 992   bool SelectADDRrr(SDOperand Op, SDOperand N, SDOperand &R1, SDOperand &R2);
 993   bool SelectADDRri(SDOperand Op, SDOperand N, SDOperand &Base,
 994                     SDOperand &Offset);
 995
 996   /// InstructionSelectBasicBlock - This callback is invoked by
 997   /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 998   virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 999
1000   virtual const char *getPassName() const {
1001     return "SPARC DAG->DAG Pattern Instruction Selection";
1002   }
1003
1004   // Include the pieces autogenerated from the target description.
1005 #include "SparcGenDAGISel.inc"
1006 };
1007 }  // end anonymous namespace
1008
1009 /// InstructionSelectBasicBlock - This callback is invoked by
1010 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
1011 void SparcDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
1012   DEBUG(BB->dump());
1013
1014   // Select target instructions for the DAG.
1015   DAG.setRoot(SelectRoot(DAG.getRoot()));
1016   DAG.RemoveDeadNodes();
1017
1018   // Emit machine code to BB.
1019   ScheduleAndEmitDAG(DAG);
1020 }
1021
1022 bool SparcDAGToDAGISel::SelectADDRri(SDOperand Op, SDOperand Addr,
1023                                      SDOperand &Base, SDOperand &Offset) {
1024   if (FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Addr)) {
1025     Base = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i32);
1026     Offset = CurDAG->getTargetConstant(0, MVT::i32);
1027     return true;
1028   }
1029   if (Addr.getOpcode() == ISD::TargetExternalSymbol ||
1030       Addr.getOpcode() == ISD::TargetGlobalAddress)
1031     return false;  // direct calls.
1032
1033   if (Addr.getOpcode() == ISD::ADD) {
1034     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Addr.getOperand(1))) {
1035       if (Predicate_simm13(CN)) {
1036         if (FrameIndexSDNode *FIN =
1037                 dyn_cast<FrameIndexSDNode>(Addr.getOperand(0))) {
1038           // Constant offset from frame ref.
1039           Base = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i32);
1040         } else {
1041           Base = Addr.getOperand(0);
1042         }
1043         Offset = CurDAG->getTargetConstant(CN->getValue(), MVT::i32);
1044         return true;
1045       }
1046     }
1047     if (Addr.getOperand(0).getOpcode() == SPISD::Lo) {
1048       Base = Addr.getOperand(1);
1049       Offset = Addr.getOperand(0).getOperand(0);
1050       return true;
1051     }
1052     if (Addr.getOperand(1).getOpcode() == SPISD::Lo) {
1053       Base = Addr.getOperand(0);
1054       Offset = Addr.getOperand(1).getOperand(0);
1055       return true;
1056     }
1057   }
1058   Base = Addr;
1059   Offset = CurDAG->getTargetConstant(0, MVT::i32);
1060   return true;
1061 }
1062
1063 bool SparcDAGToDAGISel::SelectADDRrr(SDOperand Op, SDOperand Addr,
1064                                      SDOperand &R1,  SDOperand &R2) {
1065   if (Addr.getOpcode() == ISD::FrameIndex) return false;
1066   if (Addr.getOpcode() == ISD::TargetExternalSymbol ||
1067       Addr.getOpcode() == ISD::TargetGlobalAddress)
1068     return false;  // direct calls.
1069
1070   if (Addr.getOpcode() == ISD::ADD) {
1071     if (isa<ConstantSDNode>(Addr.getOperand(1)) &&
1072         Predicate_simm13(Addr.getOperand(1).Val))
1073       return false;  // Let the reg+imm pattern catch this!
1074     if (Addr.getOperand(0).getOpcode() == SPISD::Lo ||
1075         Addr.getOperand(1).getOpcode() == SPISD::Lo)
1076       return false;  // Let the reg+imm pattern catch this!
1077     R1 = Addr.getOperand(0);
1078     R2 = Addr.getOperand(1);
1079     return true;
1080   }
1081
1082   R1 = Addr;
1083   R2 = CurDAG->getRegister(SP::G0, MVT::i32);
1084   return true;
1085 }
1086
1087 SDNode *SparcDAGToDAGISel::Select(SDOperand Op) {
1088   SDNode *N = Op.Val;
1089   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
1090       N->getOpcode() < SPISD::FIRST_NUMBER)
1091     return NULL;   // Already selected.
1092
1093   switch (N->getOpcode()) {
1094   default: break;
1095   case ISD::SDIV:
1096   case ISD::UDIV: {
1097     // FIXME: should use a custom expander to expose the SRA to the dag.
1098     SDOperand DivLHS = N->getOperand(0);
1099     SDOperand DivRHS = N->getOperand(1);
1100     AddToISelQueue(DivLHS);
1101     AddToISelQueue(DivRHS);
1102
1103     // Set the Y register to the high-part.
1104     SDOperand TopPart;
1105     if (N->getOpcode() == ISD::SDIV) {
1106       TopPart = SDOperand(CurDAG->getTargetNode(SP::SRAri, MVT::i32, DivLHS,
1107                                    CurDAG->getTargetConstant(31, MVT::i32)), 0);
1108     } else {
1109       TopPart = CurDAG->getRegister(SP::G0, MVT::i32);
1110     }
1111     TopPart = SDOperand(CurDAG->getTargetNode(SP::WRYrr, MVT::Flag, TopPart,
1112                                      CurDAG->getRegister(SP::G0, MVT::i32)), 0);
1113
1114     // FIXME: Handle div by immediate.
1115     unsigned Opcode = N->getOpcode() == ISD::SDIV ? SP::SDIVrr : SP::UDIVrr;
1116     return CurDAG->SelectNodeTo(N, Opcode, MVT::i32, DivLHS, DivRHS,
1117                                 TopPart);
1118   }
1119   case ISD::MULHU:
1120   case ISD::MULHS: {
1121     // FIXME: Handle mul by immediate.
1122     SDOperand MulLHS = N->getOperand(0);
1123     SDOperand MulRHS = N->getOperand(1);
1124     AddToISelQueue(MulLHS);
1125     AddToISelQueue(MulRHS);
1126     unsigned Opcode = N->getOpcode() == ISD::MULHU ? SP::UMULrr : SP::SMULrr;
1127     SDNode *Mul = CurDAG->getTargetNode(Opcode, MVT::i32, MVT::Flag,
1128                                         MulLHS, MulRHS);
1129     // The high part is in the Y register.
1130     return CurDAG->SelectNodeTo(N, SP::RDY, MVT::i32, SDOperand(Mul, 1));
1131     return NULL;
1132   }
1133   }
1134
1135   return SelectCode(Op);
1136 }
1137
1138
1139 /// createSparcISelDag - This pass converts a legalized DAG into a
1140 /// SPARC-specific DAG, ready for instruction scheduling.
1141 ///
1142 FunctionPass *llvm::createSparcISelDag(TargetMachine &TM) {
1143   return new SparcDAGToDAGISel(TM);
1144 }