lib/Target/Sparc/SparcInstr64Bit.td

   1 //===-- SparcInstr64Bit.td - 64-bit instructions for Sparc Target ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains instruction definitions and patterns needed for 64-bit
  11 // code generation on SPARC v9.
  12 //
  13 // Some SPARC v9 instructions are defined in SparcInstrInfo.td because they can
  14 // also be used in 32-bit code running on a SPARC v9 CPU.
  15 //
  16 //===----------------------------------------------------------------------===//
  17
  18 let Predicates = [Is64Bit] in {
  19 // The same integer registers are used for i32 and i64 values.
  20 // When registers hold i32 values, the high bits are don't care.
  21 // This give us free trunc and anyext.
  22 def : Pat<(i64 (anyext i32:$val)), (COPY_TO_REGCLASS $val, I64Regs)>;
  23 def : Pat<(i32 (trunc i64:$val)), (COPY_TO_REGCLASS $val, IntRegs)>;
  24
  25 } // Predicates = [Is64Bit]
  26
  27
  28 //===----------------------------------------------------------------------===//
  29 // 64-bit Shift Instructions.
  30 //===----------------------------------------------------------------------===//
  31 //
  32 // The 32-bit shift instructions are still available. The left shift srl
  33 // instructions shift all 64 bits, but it only accepts a 5-bit shift amount.
  34 //
  35 // The srl instructions only shift the low 32 bits and clear the high 32 bits.
  36 // Finally, sra shifts the low 32 bits and sign-extends to 64 bits.
  37
  38 let Predicates = [Is64Bit] in {
  39
  40 def : Pat<(i64 (zext i32:$val)), (SRLri $val, 0)>;
  41 def : Pat<(i64 (sext i32:$val)), (SRAri $val, 0)>;
  42
  43 defm SLLX : F3_S<"sllx", 0b100101, 1, shl, i64, I64Regs>;
  44 defm SRLX : F3_S<"srlx", 0b100110, 1, srl, i64, I64Regs>;
  45 defm SRAX : F3_S<"srax", 0b100111, 1, sra, i64, I64Regs>;
  46
  47 } // Predicates = [Is64Bit]
  48
  49
  50 //===----------------------------------------------------------------------===//
  51 // 64-bit Immediates.
  52 //===----------------------------------------------------------------------===//
  53 //
  54 // All 32-bit immediates can be materialized with sethi+or, but 64-bit
  55 // immediates may require more code. There may be a point where it is
  56 // preferable to use a constant pool load instead, depending on the
  57 // microarchitecture.
  58
  59 // The %g0 register is constant 0.
  60 // This is useful for stx %g0, [...], for example.
  61 def : Pat<(i64 0), (i64 G0)>, Requires<[Is64Bit]>;
  62
  63 // Single-instruction patterns.
  64
  65 // The ALU instructions want their simm13 operands as i32 immediates.
  66 def as_i32imm : SDNodeXForm<imm, [{
  67   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i32);
  68 }]>;
  69 def : Pat<(i64 simm13:$val), (ORri (i64 G0), (as_i32imm $val))>;
  70 def : Pat<(i64 SETHIimm:$val), (SETHIi (HI22 $val))>;
  71
  72 // Double-instruction patterns.
  73
  74 // All unsigned i32 immediates can be handled by sethi+or.
  75 def uimm32 : PatLeaf<(imm), [{ return isUInt<32>(N->getZExtValue()); }]>;
  76 def : Pat<(i64 uimm32:$val), (ORri (SETHIi (HI22 $val)), (LO10 $val))>,
  77       Requires<[Is64Bit]>;
  78
  79 // All negative i33 immediates can be handled by sethi+xor.
  80 def nimm33 : PatLeaf<(imm), [{
  81   int64_t Imm = N->getSExtValue();
  82   return Imm < 0 && isInt<33>(Imm);
  83 }]>;
  84 // Bits 10-31 inverted. Same as assembler's %hix.
  85 def HIX22 : SDNodeXForm<imm, [{
  86   uint64_t Val = (~N->getZExtValue() >> 10) & ((1u << 22) - 1);
  87   return CurDAG->getTargetConstant(Val, MVT::i32);
  88 }]>;
  89 // Bits 0-9 with ones in bits 10-31. Same as assembler's %lox.
  90 def LOX10 : SDNodeXForm<imm, [{
  91   return CurDAG->getTargetConstant(~(~N->getZExtValue() & 0x3ff), MVT::i32);
  92 }]>;
  93 def : Pat<(i64 nimm33:$val), (XORri (SETHIi (HIX22 $val)), (LOX10 $val))>,
  94       Requires<[Is64Bit]>;
  95
  96 // More possible patterns:
  97 //
  98 //   (sllx sethi, n)
  99 //   (sllx simm13, n)
 100 //
 101 // 3 instrs:
 102 //
 103 //   (xor (sllx sethi), simm13)
 104 //   (sllx (xor sethi, simm13))
 105 //
 106 // 4 instrs:
 107 //
 108 //   (or sethi, (sllx sethi))
 109 //   (xnor sethi, (sllx sethi))
 110 //
 111 // 5 instrs:
 112 //
 113 //   (or (sllx sethi), (or sethi, simm13))
 114 //   (xnor (sllx sethi), (or sethi, simm13))
 115 //   (or (sllx sethi), (sllx sethi))
 116 //   (xnor (sllx sethi), (sllx sethi))
 117 //
 118 // Worst case is 6 instrs:
 119 //
 120 //   (or (sllx (or sethi, simmm13)), (or sethi, simm13))
 121
 122 // Bits 42-63, same as assembler's %hh.
 123 def HH22 : SDNodeXForm<imm, [{
 124   uint64_t Val = (N->getZExtValue() >> 42) & ((1u << 22) - 1);
 125   return CurDAG->getTargetConstant(Val, MVT::i32);
 126 }]>;
 127 // Bits 32-41, same as assembler's %hm.
 128 def HM10 : SDNodeXForm<imm, [{
 129   uint64_t Val = (N->getZExtValue() >> 32) & ((1u << 10) - 1);
 130   return CurDAG->getTargetConstant(Val, MVT::i32);
 131 }]>;
 132 def : Pat<(i64 imm:$val),
 133           (ORrr (SLLXri (ORri (SETHIi (HH22 $val)), (HM10 $val)), (i64 32)),
 134                 (ORri (SETHIi (HI22 $val)), (LO10 $val)))>,
 135       Requires<[Is64Bit]>;
 136
 137
 138 //===----------------------------------------------------------------------===//
 139 // 64-bit Integer Arithmetic and Logic.
 140 //===----------------------------------------------------------------------===//
 141
 142 let Predicates = [Is64Bit] in {
 143
 144 // Register-register instructions.
 145
 146 def : Pat<(and i64:$a, i64:$b), (ANDrr $a, $b)>;
 147 def : Pat<(or  i64:$a, i64:$b), (ORrr  $a, $b)>;
 148 def : Pat<(xor i64:$a, i64:$b), (XORrr $a, $b)>;
 149
 150 def : Pat<(and i64:$a, (not i64:$b)), (ANDNrr $a, $b)>;
 151 def : Pat<(or  i64:$a, (not i64:$b)), (ORNrr  $a, $b)>;
 152 def : Pat<(xor i64:$a, (not i64:$b)), (XNORrr $a, $b)>;
 153
 154 def : Pat<(add i64:$a, i64:$b), (ADDrr $a, $b)>;
 155 def : Pat<(sub i64:$a, i64:$b), (SUBrr $a, $b)>;
 156
 157 // Add/sub with carry were renamed to addc/subc in SPARC v9.
 158 def : Pat<(adde i64:$a, i64:$b), (ADDXrr $a, $b)>;
 159 def : Pat<(sube i64:$a, i64:$b), (SUBXrr $a, $b)>;
 160
 161 def : Pat<(addc i64:$a, i64:$b), (ADDCCrr $a, $b)>;
 162 def : Pat<(subc i64:$a, i64:$b), (SUBCCrr $a, $b)>;
 163
 164 def : Pat<(SPcmpicc i64:$a, i64:$b), (SUBCCrr $a, $b)>;
 165
 166 // Register-immediate instructions.
 167
 168 def : Pat<(and i64:$a, (i64 simm13:$b)), (ANDri $a, (as_i32imm $b))>;
 169 def : Pat<(or  i64:$a, (i64 simm13:$b)), (ORri  $a, (as_i32imm $b))>;
 170 def : Pat<(xor i64:$a, (i64 simm13:$b)), (XORri $a, (as_i32imm $b))>;
 171
 172 def : Pat<(add i64:$a, (i64 simm13:$b)), (ADDri $a, (as_i32imm $b))>;
 173 def : Pat<(sub i64:$a, (i64 simm13:$b)), (SUBri $a, (as_i32imm $b))>;
 174
 175 def : Pat<(SPcmpicc i64:$a, (i64 simm13:$b)), (SUBCCri $a, (as_i32imm $b))>;
 176
 177 } // Predicates = [Is64Bit]
 178
 179
 180 //===----------------------------------------------------------------------===//
 181 // 64-bit Loads and Stores.
 182 //===----------------------------------------------------------------------===//
 183 //
 184 // All the 32-bit loads and stores are available. The extending loads are sign
 185 // or zero-extending to 64 bits. The LDrr and LDri instructions load 32 bits
 186 // zero-extended to i64. Their mnemonic is lduw in SPARC v9 (Load Unsigned
 187 // Word).
 188 //
 189 // SPARC v9 adds 64-bit loads as well as a sign-extending ldsw i32 loads.
 190
 191 let Predicates = [Is64Bit] in {
 192
 193 // 64-bit loads.
 194 def LDXrr  : F3_1<3, 0b001011,
 195                   (outs I64Regs:$dst), (ins MEMrr:$addr),
 196                   "ldx [$addr], $dst",
 197                   [(set i64:$dst, (load ADDRrr:$addr))]>;
 198 def LDXri  : F3_2<3, 0b001011,
 199                   (outs I64Regs:$dst), (ins MEMri:$addr),
 200                   "ldx [$addr], $dst",
 201                   [(set i64:$dst, (load ADDRri:$addr))]>;
 202
 203 // Extending loads to i64.
 204 def : Pat<(i64 (zextloadi8 ADDRrr:$addr)), (LDUBrr ADDRrr:$addr)>;
 205 def : Pat<(i64 (zextloadi8 ADDRri:$addr)), (LDUBri ADDRri:$addr)>;
 206 def : Pat<(i64 (sextloadi8 ADDRrr:$addr)), (LDSBrr ADDRrr:$addr)>;
 207 def : Pat<(i64 (sextloadi8 ADDRri:$addr)), (LDSBri ADDRri:$addr)>;
 208
 209 def : Pat<(i64 (zextloadi16 ADDRrr:$addr)), (LDUHrr ADDRrr:$addr)>;
 210 def : Pat<(i64 (zextloadi16 ADDRri:$addr)), (LDUHri ADDRri:$addr)>;
 211 def : Pat<(i64 (sextloadi16 ADDRrr:$addr)), (LDSHrr ADDRrr:$addr)>;
 212 def : Pat<(i64 (sextloadi16 ADDRri:$addr)), (LDSHri ADDRri:$addr)>;
 213
 214 def : Pat<(i64 (zextloadi32 ADDRrr:$addr)), (LDrr ADDRrr:$addr)>;
 215 def : Pat<(i64 (zextloadi32 ADDRri:$addr)), (LDri ADDRri:$addr)>;
 216
 217 // Sign-extending load of i32 into i64 is a new SPARC v9 instruction.
 218 def LDSWrr : F3_1<3, 0b001011,
 219                  (outs I64Regs:$dst), (ins MEMrr:$addr),
 220                  "ldsw [$addr], $dst",
 221                  [(set i64:$dst, (sextloadi32 ADDRrr:$addr))]>;
 222 def LDSWri : F3_2<3, 0b001011,
 223                  (outs I64Regs:$dst), (ins MEMri:$addr),
 224                  "ldsw [$addr], $dst",
 225                  [(set i64:$dst, (sextloadi32 ADDRri:$addr))]>;
 226
 227 // 64-bit stores.
 228 def STXrr  : F3_1<3, 0b001110,
 229                  (outs), (ins MEMrr:$addr, I64Regs:$src),
 230                  "stx $src, [$addr]",
 231                  [(store i64:$src, ADDRrr:$addr)]>;
 232 def STXri  : F3_2<3, 0b001110,
 233                  (outs), (ins MEMri:$addr, I64Regs:$src),
 234                  "stx $src, [$addr]",
 235                  [(store i64:$src, ADDRri:$addr)]>;
 236
 237 // Truncating stores from i64 are identical to the i32 stores.
 238 def : Pat<(truncstorei8  i64:$src, ADDRrr:$addr), (STBrr ADDRrr:$addr, $src)>;
 239 def : Pat<(truncstorei8  i64:$src, ADDRri:$addr), (STBri ADDRri:$addr, $src)>;
 240 def : Pat<(truncstorei16 i64:$src, ADDRrr:$addr), (STHrr ADDRrr:$addr, $src)>;
 241 def : Pat<(truncstorei16 i64:$src, ADDRri:$addr), (STHri ADDRri:$addr, $src)>;
 242 def : Pat<(truncstorei32 i64:$src, ADDRrr:$addr), (STrr  ADDRrr:$addr, $src)>;
 243 def : Pat<(truncstorei32 i64:$src, ADDRri:$addr), (STri  ADDRri:$addr, $src)>;
 244
 245 } // Predicates = [Is64Bit]
 246
 247
 248 //===----------------------------------------------------------------------===//
 249 // 64-bit Conditionals.
 250 //===----------------------------------------------------------------------===//
 251 //
 252 // Flag-setting instructions like subcc and addcc set both icc and xcc flags.
 253 // The icc flags correspond to the 32-bit result, and the xcc are for the
 254 // full 64-bit result.
 255 //
 256 // We reuse CMPICC SDNodes for compares, but use new BRXCC branch nodes for
 257 // 64-bit compares. See LowerBR_CC.
 258
 259 let Predicates = [Is64Bit] in {
 260
 261 let Uses = [ICC] in
 262 def BPXCC : BranchSP<0, (ins brtarget:$dst, CCOp:$cc),
 263                      "bp$cc %xcc, $dst",
 264                      [(SPbrxcc bb:$dst, imm:$cc)]>;
 265
 266 // Conditional moves on %xcc.
 267 let Uses = [ICC], Constraints = "$f = $rd" in {
 268 def MOVXCCrr : Pseudo<(outs IntRegs:$rd),
 269                       (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
 270                       "mov$cond %xcc, $rs2, $rd",
 271                       [(set i32:$rd,
 272                        (SPselectxcc i32:$rs2, i32:$f, imm:$cond))]>;
 273 def MOVXCCri : Pseudo<(outs IntRegs:$rd),
 274                       (ins i32imm:$i, IntRegs:$f, CCOp:$cond),
 275                       "mov$cond %xcc, $i, $rd",
 276                       [(set i32:$rd,
 277                        (SPselecticc simm11:$i, i32:$f, imm:$cond))]>;
 278 } // Uses, Constraints
 279
 280 def : Pat<(SPselectxcc i64:$t, i64:$f, imm:$cond),
 281           (MOVXCCrr $t, $f, imm:$cond)>;
 282 def : Pat<(SPselectxcc (i64 simm11:$t), i64:$f, imm:$cond),
 283           (MOVXCCri (as_i32imm $t), $f, imm:$cond)>;
 284
 285 } // Predicates = [Is64Bit]