lib/Target/Sparc/SparcInstrInfo.td

   1 //===- SparcInstrInfo.td - Target Description for Sparc Target ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Sparc instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "SparcInstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Feature predicates.
  22 //===----------------------------------------------------------------------===//
  23
  24 // HasV9 - This predicate is true when the target processor supports V9
  25 // instructions.  Note that the machine may be running in 32-bit mode.
  26 def HasV9   : Predicate<"Subtarget.isV9()">;
  27
  28 // HasNoV9 - This predicate is true when the target doesn't have V9
  29 // instructions.  Use of this is just a hack for the isel not having proper
  30 // costs for V8 instructions that are more expensive than their V9 ones.
  31 def HasNoV9 : Predicate<"!Subtarget.isV9()">;
  32
  33 // HasVIS - This is true when the target processor has VIS extensions.
  34 def HasVIS : Predicate<"Subtarget.isVIS()">;
  35
  36 // UseDeprecatedInsts - This predicate is true when the target processor is a
  37 // V8, or when it is V9 but the V8 deprecated instructions are efficient enough
  38 // to use when appropriate.  In either of these cases, the instruction selector
  39 // will pick deprecated instructions.
  40 def UseDeprecatedInsts : Predicate<"Subtarget.useDeprecatedV8Instructions()">;
  41
  42 //===----------------------------------------------------------------------===//
  43 // Instruction Pattern Stuff
  44 //===----------------------------------------------------------------------===//
  45
  46 def simm11  : PatLeaf<(imm), [{ return isInt<11>(N->getSExtValue()); }]>;
  47
  48 def simm13  : PatLeaf<(imm), [{ return isInt<13>(N->getSExtValue()); }]>;
  49
  50 def LO10 : SDNodeXForm<imm, [{
  51   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() & 1023,
  52                                    MVT::i32);
  53 }]>;
  54
  55 def HI22 : SDNodeXForm<imm, [{
  56   // Transformation function: shift the immediate value down into the low bits.
  57   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() >> 10, MVT::i32);
  58 }]>;
  59
  60 def SETHIimm : PatLeaf<(imm), [{
  61   return (((unsigned)N->getZExtValue() >> 10) << 10) ==
  62          (unsigned)N->getZExtValue();
  63 }], HI22>;
  64
  65 // Addressing modes.
  66 def ADDRrr : ComplexPattern<i32, 2, "SelectADDRrr", [], []>;
  67 def ADDRri : ComplexPattern<i32, 2, "SelectADDRri", [frameindex], []>;
  68
  69 // Address operands
  70 def MEMrr : Operand<i32> {
  71   let PrintMethod = "printMemOperand";
  72   let MIOperandInfo = (ops IntRegs, IntRegs);
  73 }
  74 def MEMri : Operand<i32> {
  75   let PrintMethod = "printMemOperand";
  76   let MIOperandInfo = (ops IntRegs, i32imm);
  77 }
  78
  79 // Branch targets have OtherVT type.
  80 def brtarget : Operand<OtherVT>;
  81 def calltarget : Operand<i32>;
  82
  83 // Operand for printing out a condition code.
  84 let PrintMethod = "printCCOperand" in
  85   def CCOp : Operand<i32>;
  86
  87 def SDTSPcmpfcc :
  88 SDTypeProfile<0, 2, [SDTCisFP<0>, SDTCisSameAs<0, 1>]>;
  89 def SDTSPbrcc :
  90 SDTypeProfile<0, 2, [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  91 def SDTSPselectcc :
  92 SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>]>;
  93 def SDTSPFTOI :
  94 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
  95 def SDTSPITOF :
  96 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
  97
  98 def SPcmpicc : SDNode<"SPISD::CMPICC", SDTIntBinOp, [SDNPOutGlue]>;
  99 def SPcmpfcc : SDNode<"SPISD::CMPFCC", SDTSPcmpfcc, [SDNPOutGlue]>;
 100 def SPbricc : SDNode<"SPISD::BRICC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 101 def SPbrfcc : SDNode<"SPISD::BRFCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 102
 103 def SPhi    : SDNode<"SPISD::Hi", SDTIntUnaryOp>;
 104 def SPlo    : SDNode<"SPISD::Lo", SDTIntUnaryOp>;
 105
 106 def SPftoi  : SDNode<"SPISD::FTOI", SDTSPFTOI>;
 107 def SPitof  : SDNode<"SPISD::ITOF", SDTSPITOF>;
 108
 109 def SPselecticc : SDNode<"SPISD::SELECT_ICC", SDTSPselectcc, [SDNPInGlue]>;
 110 def SPselectfcc : SDNode<"SPISD::SELECT_FCC", SDTSPselectcc, [SDNPInGlue]>;
 111
 112 //  These are target-independent nodes, but have target-specific formats.
 113 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
 114 def SDT_SPCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
 115                                         SDTCisVT<1, i32> ]>;
 116
 117 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
 118                            [SDNPHasChain, SDNPOutGlue]>;
 119 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
 120                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 121
 122 def SDT_SPCall    : SDTypeProfile<0, -1, [SDTCisVT<0, i32>]>;
 123 def call          : SDNode<"SPISD::CALL", SDT_SPCall,
 124                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 125                             SDNPVariadic]>;
 126
 127 def retflag       : SDNode<"SPISD::RET_FLAG", SDTNone,
 128                            [SDNPHasChain, SDNPOptInGlue]>;
 129
 130 def flush         : SDNode<"SPISD::FLUSH", SDTNone,
 131                            [SDNPHasChain]>;
 132
 133 def getPCX        : Operand<i32> {
 134   let PrintMethod = "printGetPCX";
 135 }
 136
 137 //===----------------------------------------------------------------------===//
 138 // SPARC Flag Conditions
 139 //===----------------------------------------------------------------------===//
 140
 141 // Note that these values must be kept in sync with the CCOp::CondCode enum
 142 // values.
 143 class ICC_VAL<int N> : PatLeaf<(i32 N)>;
 144 def ICC_NE  : ICC_VAL< 9>;  // Not Equal
 145 def ICC_E   : ICC_VAL< 1>;  // Equal
 146 def ICC_G   : ICC_VAL<10>;  // Greater
 147 def ICC_LE  : ICC_VAL< 2>;  // Less or Equal
 148 def ICC_GE  : ICC_VAL<11>;  // Greater or Equal
 149 def ICC_L   : ICC_VAL< 3>;  // Less
 150 def ICC_GU  : ICC_VAL<12>;  // Greater Unsigned
 151 def ICC_LEU : ICC_VAL< 4>;  // Less or Equal Unsigned
 152 def ICC_CC  : ICC_VAL<13>;  // Carry Clear/Great or Equal Unsigned
 153 def ICC_CS  : ICC_VAL< 5>;  // Carry Set/Less Unsigned
 154 def ICC_POS : ICC_VAL<14>;  // Positive
 155 def ICC_NEG : ICC_VAL< 6>;  // Negative
 156 def ICC_VC  : ICC_VAL<15>;  // Overflow Clear
 157 def ICC_VS  : ICC_VAL< 7>;  // Overflow Set
 158
 159 class FCC_VAL<int N> : PatLeaf<(i32 N)>;
 160 def FCC_U   : FCC_VAL<23>;  // Unordered
 161 def FCC_G   : FCC_VAL<22>;  // Greater
 162 def FCC_UG  : FCC_VAL<21>;  // Unordered or Greater
 163 def FCC_L   : FCC_VAL<20>;  // Less
 164 def FCC_UL  : FCC_VAL<19>;  // Unordered or Less
 165 def FCC_LG  : FCC_VAL<18>;  // Less or Greater
 166 def FCC_NE  : FCC_VAL<17>;  // Not Equal
 167 def FCC_E   : FCC_VAL<25>;  // Equal
 168 def FCC_UE  : FCC_VAL<24>;  // Unordered or Equal
 169 def FCC_GE  : FCC_VAL<25>;  // Greater or Equal
 170 def FCC_UGE : FCC_VAL<26>;  // Unordered or Greater or Equal
 171 def FCC_LE  : FCC_VAL<27>;  // Less or Equal
 172 def FCC_ULE : FCC_VAL<28>;  // Unordered or Less or Equal
 173 def FCC_O   : FCC_VAL<29>;  // Ordered
 174
 175 //===----------------------------------------------------------------------===//
 176 // Instruction Class Templates
 177 //===----------------------------------------------------------------------===//
 178
 179 /// F3_12 multiclass - Define a normal F3_1/F3_2 pattern in one shot.
 180 multiclass F3_12<string OpcStr, bits<6> Op3Val, SDNode OpNode> {
 181   def rr  : F3_1<2, Op3Val,
 182                  (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 183                  !strconcat(OpcStr, " $b, $c, $dst"),
 184                  [(set IntRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 185   def ri  : F3_2<2, Op3Val,
 186                  (outs IntRegs:$dst), (ins IntRegs:$b, i32imm:$c),
 187                  !strconcat(OpcStr, " $b, $c, $dst"),
 188                  [(set IntRegs:$dst, (OpNode IntRegs:$b, simm13:$c))]>;
 189 }
 190
 191 /// F3_12np multiclass - Define a normal F3_1/F3_2 pattern in one shot, with no
 192 /// pattern.
 193 multiclass F3_12np<string OpcStr, bits<6> Op3Val> {
 194   def rr  : F3_1<2, Op3Val,
 195                  (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 196                  !strconcat(OpcStr, " $b, $c, $dst"), []>;
 197   def ri  : F3_2<2, Op3Val,
 198                  (outs IntRegs:$dst), (ins IntRegs:$b, i32imm:$c),
 199                  !strconcat(OpcStr, " $b, $c, $dst"), []>;
 200 }
 201
 202 //===----------------------------------------------------------------------===//
 203 // Instructions
 204 //===----------------------------------------------------------------------===//
 205
 206 // Pseudo instructions.
 207 class Pseudo<dag outs, dag ins, string asmstr, list<dag> pattern>
 208    : InstSP<outs, ins, asmstr, pattern>;
 209
 210 // GETPCX for PIC
 211 let Defs = [O7] in {
 212   def GETPCX : Pseudo<(outs getPCX:$getpcseq), (ins), "$getpcseq", [] >;
 213 }
 214
 215 let Defs = [O6], Uses = [O6] in {
 216 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 217                                "!ADJCALLSTACKDOWN $amt",
 218                                [(callseq_start timm:$amt)]>;
 219 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 220                             "!ADJCALLSTACKUP $amt1",
 221                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 222 }
 223
 224 let hasSideEffects = 1, mayStore = 1 in
 225   let rs2 = 0 in
 226     def FLUSH : F3_1<0b10, 0b101011, (outs), (ins),
 227                      "flushw",
 228                      [(flush)]>;
 229
 230 // FpMOVD/FpNEGD/FpABSD - These are lowered to single-precision ops by the
 231 // fpmover pass.
 232 let Predicates = [HasNoV9] in {  // Only emit these in V8 mode.
 233   def FpMOVD : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$src),
 234                       "!FpMOVD $src, $dst", []>;
 235   def FpNEGD : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$src),
 236                       "!FpNEGD $src, $dst",
 237                       [(set DFPRegs:$dst, (fneg DFPRegs:$src))]>;
 238   def FpABSD : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$src),
 239                       "!FpABSD $src, $dst",
 240                       [(set DFPRegs:$dst, (fabs DFPRegs:$src))]>;
 241 }
 242
 243 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 244 // instruction selection into a branch sequence.  This has to handle all
 245 // permutations of selection between i32/f32/f64 on ICC and FCC.
 246   // Expanded after instruction selection.
 247 let Uses = [ICC], usesCustomInserter = 1 in {
 248   def SELECT_CC_Int_ICC
 249    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 250             "; SELECT_CC_Int_ICC PSEUDO!",
 251             [(set IntRegs:$dst, (SPselecticc IntRegs:$T, IntRegs:$F,
 252                                              imm:$Cond))]>;
 253   def SELECT_CC_FP_ICC
 254    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 255             "; SELECT_CC_FP_ICC PSEUDO!",
 256             [(set FPRegs:$dst, (SPselecticc FPRegs:$T, FPRegs:$F,
 257                                             imm:$Cond))]>;
 258
 259   def SELECT_CC_DFP_ICC
 260    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 261             "; SELECT_CC_DFP_ICC PSEUDO!",
 262             [(set DFPRegs:$dst, (SPselecticc DFPRegs:$T, DFPRegs:$F,
 263                                              imm:$Cond))]>;
 264 }
 265
 266 let usesCustomInserter = 1, Uses = [FCC] in {
 267
 268   def SELECT_CC_Int_FCC
 269    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 270             "; SELECT_CC_Int_FCC PSEUDO!",
 271             [(set IntRegs:$dst, (SPselectfcc IntRegs:$T, IntRegs:$F,
 272                                              imm:$Cond))]>;
 273
 274   def SELECT_CC_FP_FCC
 275    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 276             "; SELECT_CC_FP_FCC PSEUDO!",
 277             [(set FPRegs:$dst, (SPselectfcc FPRegs:$T, FPRegs:$F,
 278                                             imm:$Cond))]>;
 279   def SELECT_CC_DFP_FCC
 280    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 281             "; SELECT_CC_DFP_FCC PSEUDO!",
 282             [(set DFPRegs:$dst, (SPselectfcc DFPRegs:$T, DFPRegs:$F,
 283                                              imm:$Cond))]>;
 284 }
 285
 286
 287 // Section A.3 - Synthetic Instructions, p. 85
 288 // special cases of JMPL:
 289 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1, isBarrier = 1 in {
 290   let rd = O7.Num, rs1 = G0.Num, simm13 = 8 in
 291     def RETL: F3_2<2, 0b111000, (outs), (ins), "retl", [(retflag)]>;
 292
 293   let rd = I7.Num, rs1 = G0.Num, simm13 = 8 in
 294     def RET: F3_2<2, 0b111000, (outs), (ins), "ret", []>;
 295 }
 296
 297 // Section B.1 - Load Integer Instructions, p. 90
 298 def LDSBrr : F3_1<3, 0b001001,
 299                   (outs IntRegs:$dst), (ins MEMrr:$addr),
 300                   "ldsb [$addr], $dst",
 301                   [(set IntRegs:$dst, (sextloadi8 ADDRrr:$addr))]>;
 302 def LDSBri : F3_2<3, 0b001001,
 303                   (outs IntRegs:$dst), (ins MEMri:$addr),
 304                   "ldsb [$addr], $dst",
 305                   [(set IntRegs:$dst, (sextloadi8 ADDRri:$addr))]>;
 306 def LDSHrr : F3_1<3, 0b001010,
 307                   (outs IntRegs:$dst), (ins MEMrr:$addr),
 308                   "ldsh [$addr], $dst",
 309                   [(set IntRegs:$dst, (sextloadi16 ADDRrr:$addr))]>;
 310 def LDSHri : F3_2<3, 0b001010,
 311                   (outs IntRegs:$dst), (ins MEMri:$addr),
 312                   "ldsh [$addr], $dst",
 313                   [(set IntRegs:$dst, (sextloadi16 ADDRri:$addr))]>;
 314 def LDUBrr : F3_1<3, 0b000001,
 315                   (outs IntRegs:$dst), (ins MEMrr:$addr),
 316                   "ldub [$addr], $dst",
 317                   [(set IntRegs:$dst, (zextloadi8 ADDRrr:$addr))]>;
 318 def LDUBri : F3_2<3, 0b000001,
 319                   (outs IntRegs:$dst), (ins MEMri:$addr),
 320                   "ldub [$addr], $dst",
 321                   [(set IntRegs:$dst, (zextloadi8 ADDRri:$addr))]>;
 322 def LDUHrr : F3_1<3, 0b000010,
 323                   (outs IntRegs:$dst), (ins MEMrr:$addr),
 324                   "lduh [$addr], $dst",
 325                   [(set IntRegs:$dst, (zextloadi16 ADDRrr:$addr))]>;
 326 def LDUHri : F3_2<3, 0b000010,
 327                   (outs IntRegs:$dst), (ins MEMri:$addr),
 328                   "lduh [$addr], $dst",
 329                   [(set IntRegs:$dst, (zextloadi16 ADDRri:$addr))]>;
 330 def LDrr   : F3_1<3, 0b000000,
 331                   (outs IntRegs:$dst), (ins MEMrr:$addr),
 332                   "ld [$addr], $dst",
 333                   [(set IntRegs:$dst, (load ADDRrr:$addr))]>;
 334 def LDri   : F3_2<3, 0b000000,
 335                   (outs IntRegs:$dst), (ins MEMri:$addr),
 336                   "ld [$addr], $dst",
 337                   [(set IntRegs:$dst, (load ADDRri:$addr))]>;
 338
 339 // Section B.2 - Load Floating-point Instructions, p. 92
 340 def LDFrr  : F3_1<3, 0b100000,
 341                   (outs FPRegs:$dst), (ins MEMrr:$addr),
 342                   "ld [$addr], $dst",
 343                   [(set FPRegs:$dst, (load ADDRrr:$addr))]>;
 344 def LDFri  : F3_2<3, 0b100000,
 345                   (outs FPRegs:$dst), (ins MEMri:$addr),
 346                   "ld [$addr], $dst",
 347                   [(set FPRegs:$dst, (load ADDRri:$addr))]>;
 348 def LDDFrr : F3_1<3, 0b100011,
 349                   (outs DFPRegs:$dst), (ins MEMrr:$addr),
 350                   "ldd [$addr], $dst",
 351                   [(set DFPRegs:$dst, (load ADDRrr:$addr))]>;
 352 def LDDFri : F3_2<3, 0b100011,
 353                   (outs DFPRegs:$dst), (ins MEMri:$addr),
 354                   "ldd [$addr], $dst",
 355                   [(set DFPRegs:$dst, (load ADDRri:$addr))]>;
 356
 357 // Section B.4 - Store Integer Instructions, p. 95
 358 def STBrr : F3_1<3, 0b000101,
 359                  (outs), (ins MEMrr:$addr, IntRegs:$src),
 360                  "stb $src, [$addr]",
 361                  [(truncstorei8 IntRegs:$src, ADDRrr:$addr)]>;
 362 def STBri : F3_2<3, 0b000101,
 363                  (outs), (ins MEMri:$addr, IntRegs:$src),
 364                  "stb $src, [$addr]",
 365                  [(truncstorei8 IntRegs:$src, ADDRri:$addr)]>;
 366 def STHrr : F3_1<3, 0b000110,
 367                  (outs), (ins MEMrr:$addr, IntRegs:$src),
 368                  "sth $src, [$addr]",
 369                  [(truncstorei16 IntRegs:$src, ADDRrr:$addr)]>;
 370 def STHri : F3_2<3, 0b000110,
 371                  (outs), (ins MEMri:$addr, IntRegs:$src),
 372                  "sth $src, [$addr]",
 373                  [(truncstorei16 IntRegs:$src, ADDRri:$addr)]>;
 374 def STrr  : F3_1<3, 0b000100,
 375                  (outs), (ins MEMrr:$addr, IntRegs:$src),
 376                  "st $src, [$addr]",
 377                  [(store IntRegs:$src, ADDRrr:$addr)]>;
 378 def STri  : F3_2<3, 0b000100,
 379                  (outs), (ins MEMri:$addr, IntRegs:$src),
 380                  "st $src, [$addr]",
 381                  [(store IntRegs:$src, ADDRri:$addr)]>;
 382
 383 // Section B.5 - Store Floating-point Instructions, p. 97
 384 def STFrr   : F3_1<3, 0b100100,
 385                    (outs), (ins MEMrr:$addr, FPRegs:$src),
 386                    "st $src, [$addr]",
 387                    [(store FPRegs:$src, ADDRrr:$addr)]>;
 388 def STFri   : F3_2<3, 0b100100,
 389                    (outs), (ins MEMri:$addr, FPRegs:$src),
 390                    "st $src, [$addr]",
 391                    [(store FPRegs:$src, ADDRri:$addr)]>;
 392 def STDFrr  : F3_1<3, 0b100111,
 393                    (outs), (ins MEMrr:$addr, DFPRegs:$src),
 394                    "std  $src, [$addr]",
 395                    [(store DFPRegs:$src, ADDRrr:$addr)]>;
 396 def STDFri  : F3_2<3, 0b100111,
 397                    (outs), (ins MEMri:$addr, DFPRegs:$src),
 398                    "std $src, [$addr]",
 399                    [(store DFPRegs:$src, ADDRri:$addr)]>;
 400
 401 // Section B.9 - SETHI Instruction, p. 104
 402 def SETHIi: F2_1<0b100,
 403                  (outs IntRegs:$dst), (ins i32imm:$src),
 404                  "sethi $src, $dst",
 405                  [(set IntRegs:$dst, SETHIimm:$src)]>;
 406
 407 // Section B.10 - NOP Instruction, p. 105
 408 // (It's a special case of SETHI)
 409 let rd = 0, imm22 = 0 in
 410   def NOP : F2_1<0b100, (outs), (ins), "nop", []>;
 411
 412 // Section B.11 - Logical Instructions, p. 106
 413 defm AND    : F3_12<"and", 0b000001, and>;
 414
 415 def ANDNrr  : F3_1<2, 0b000101,
 416                    (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 417                    "andn $b, $c, $dst",
 418                    [(set IntRegs:$dst, (and IntRegs:$b, (not IntRegs:$c)))]>;
 419 def ANDNri  : F3_2<2, 0b000101,
 420                    (outs IntRegs:$dst), (ins IntRegs:$b, i32imm:$c),
 421                    "andn $b, $c, $dst", []>;
 422
 423 defm OR     : F3_12<"or", 0b000010, or>;
 424
 425 def ORNrr   : F3_1<2, 0b000110,
 426                    (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 427                    "orn $b, $c, $dst",
 428                    [(set IntRegs:$dst, (or IntRegs:$b, (not IntRegs:$c)))]>;
 429 def ORNri   : F3_2<2, 0b000110,
 430                    (outs IntRegs:$dst), (ins IntRegs:$b, i32imm:$c),
 431                    "orn $b, $c, $dst", []>;
 432 defm XOR    : F3_12<"xor", 0b000011, xor>;
 433
 434 def XNORrr  : F3_1<2, 0b000111,
 435                    (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 436                    "xnor $b, $c, $dst",
 437                    [(set IntRegs:$dst, (not (xor IntRegs:$b, IntRegs:$c)))]>;
 438 def XNORri  : F3_2<2, 0b000111,
 439                    (outs IntRegs:$dst), (ins IntRegs:$b, i32imm:$c),
 440                    "xnor $b, $c, $dst", []>;
 441
 442 // Section B.12 - Shift Instructions, p. 107
 443 defm SLL : F3_12<"sll", 0b100101, shl>;
 444 defm SRL : F3_12<"srl", 0b100110, srl>;
 445 defm SRA : F3_12<"sra", 0b100111, sra>;
 446
 447 // Section B.13 - Add Instructions, p. 108
 448 defm ADD   : F3_12<"add", 0b000000, add>;
 449
 450 // "LEA" forms of add (patterns to make tblgen happy)
 451 def LEA_ADDri   : F3_2<2, 0b000000,
 452                    (outs IntRegs:$dst), (ins MEMri:$addr),
 453                    "add ${addr:arith}, $dst",
 454                    [(set IntRegs:$dst, ADDRri:$addr)]>;
 455
 456 let Defs = [ICC] in
 457   defm ADDCC  : F3_12<"addcc", 0b010000, addc>;
 458
 459 let Uses = [ICC] in
 460   defm ADDX  : F3_12<"addx", 0b001000, adde>;
 461
 462 // Section B.15 - Subtract Instructions, p. 110
 463 defm SUB    : F3_12  <"sub"  , 0b000100, sub>;
 464 let Uses = [ICC] in
 465   defm SUBX   : F3_12  <"subx" , 0b001100, sube>;
 466
 467 let Defs = [ICC] in
 468   defm SUBCC  : F3_12  <"subcc", 0b010100, SPcmpicc>;
 469
 470 let Uses = [ICC], Defs = [ICC] in
 471   def SUBXCCrr: F3_1<2, 0b011100,
 472                 (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 473                 "subxcc $b, $c, $dst", []>;
 474
 475
 476 // Section B.18 - Multiply Instructions, p. 113
 477 let Defs = [Y] in {
 478   defm UMUL : F3_12np<"umul", 0b001010>;
 479   defm SMUL : F3_12  <"smul", 0b001011, mul>;
 480 }
 481
 482 // Section B.19 - Divide Instructions, p. 115
 483 let Defs = [Y] in {
 484   defm UDIV : F3_12np<"udiv", 0b001110>;
 485   defm SDIV : F3_12np<"sdiv", 0b001111>;
 486 }
 487
 488 // Section B.20 - SAVE and RESTORE, p. 117
 489 defm SAVE    : F3_12np<"save"   , 0b111100>;
 490 defm RESTORE : F3_12np<"restore", 0b111101>;
 491
 492 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 493
 494 // conditional branch class:
 495 class BranchSP<bits<4> cc, dag ins, string asmstr, list<dag> pattern>
 496  : F2_2<cc, 0b010, (outs), ins, asmstr, pattern> {
 497   let isBranch = 1;
 498   let isTerminator = 1;
 499   let hasDelaySlot = 1;
 500 }
 501
 502 let isBarrier = 1 in
 503   def BA   : BranchSP<0b1000, (ins brtarget:$dst),
 504                       "ba $dst",
 505                       [(br bb:$dst)]>;
 506
 507 // FIXME: the encoding for the JIT should look at the condition field.
 508 let Uses = [ICC] in
 509   def BCOND : BranchSP<0, (ins brtarget:$dst, CCOp:$cc),
 510                          "b$cc $dst",
 511                         [(SPbricc bb:$dst, imm:$cc)]>;
 512
 513
 514 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 515
 516 // floating-point conditional branch class:
 517 class FPBranchSP<bits<4> cc, dag ins, string asmstr, list<dag> pattern>
 518  : F2_2<cc, 0b110, (outs), ins, asmstr, pattern> {
 519   let isBranch = 1;
 520   let isTerminator = 1;
 521   let hasDelaySlot = 1;
 522 }
 523
 524 // FIXME: the encoding for the JIT should look at the condition field.
 525 let Uses = [FCC] in
 526   def FBCOND  : FPBranchSP<0, (ins brtarget:$dst, CCOp:$cc),
 527                               "fb$cc $dst",
 528                               [(SPbrfcc bb:$dst, imm:$cc)]>;
 529
 530
 531 // Section B.24 - Call and Link Instruction, p. 125
 532 // This is the only Format 1 instruction
 533 let Uses = [O6],
 534     hasDelaySlot = 1, isCall = 1,
 535     Defs = [O0, O1, O2, O3, O4, O5, O7, G1, G2, G3, G4, G5, G6, G7,
 536     D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15,
 537         ICC, FCC, Y] in {
 538   def CALL : InstSP<(outs), (ins calltarget:$dst, variable_ops),
 539                     "call $dst", []> {
 540     bits<30> disp;
 541     let op = 1;
 542     let Inst{29-0} = disp;
 543   }
 544
 545   // indirect calls
 546   def JMPLrr : F3_1<2, 0b111000,
 547                     (outs), (ins MEMrr:$ptr, variable_ops),
 548                     "call $ptr",
 549                     [(call ADDRrr:$ptr)]>;
 550   def JMPLri : F3_2<2, 0b111000,
 551                     (outs), (ins MEMri:$ptr, variable_ops),
 552                     "call $ptr",
 553                     [(call ADDRri:$ptr)]>;
 554 }
 555
 556 // Section B.28 - Read State Register Instructions
 557 let Uses = [Y] in
 558   def RDY : F3_1<2, 0b101000,
 559                  (outs IntRegs:$dst), (ins),
 560                  "rd %y, $dst", []>;
 561
 562 // Section B.29 - Write State Register Instructions
 563 let Defs = [Y] in {
 564   def WRYrr : F3_1<2, 0b110000,
 565                    (outs), (ins IntRegs:$b, IntRegs:$c),
 566                    "wr $b, $c, %y", []>;
 567   def WRYri : F3_2<2, 0b110000,
 568                    (outs), (ins IntRegs:$b, i32imm:$c),
 569                    "wr $b, $c, %y", []>;
 570 }
 571 // Convert Integer to Floating-point Instructions, p. 141
 572 def FITOS : F3_3<2, 0b110100, 0b011000100,
 573                  (outs FPRegs:$dst), (ins FPRegs:$src),
 574                  "fitos $src, $dst",
 575                  [(set FPRegs:$dst, (SPitof FPRegs:$src))]>;
 576 def FITOD : F3_3<2, 0b110100, 0b011001000,
 577                  (outs DFPRegs:$dst), (ins FPRegs:$src),
 578                  "fitod $src, $dst",
 579                  [(set DFPRegs:$dst, (SPitof FPRegs:$src))]>;
 580
 581 // Convert Floating-point to Integer Instructions, p. 142
 582 def FSTOI : F3_3<2, 0b110100, 0b011010001,
 583                  (outs FPRegs:$dst), (ins FPRegs:$src),
 584                  "fstoi $src, $dst",
 585                  [(set FPRegs:$dst, (SPftoi FPRegs:$src))]>;
 586 def FDTOI : F3_3<2, 0b110100, 0b011010010,
 587                  (outs FPRegs:$dst), (ins DFPRegs:$src),
 588                  "fdtoi $src, $dst",
 589                  [(set FPRegs:$dst, (SPftoi DFPRegs:$src))]>;
 590
 591 // Convert between Floating-point Formats Instructions, p. 143
 592 def FSTOD : F3_3<2, 0b110100, 0b011001001,
 593                  (outs DFPRegs:$dst), (ins FPRegs:$src),
 594                  "fstod $src, $dst",
 595                  [(set DFPRegs:$dst, (fextend FPRegs:$src))]>;
 596 def FDTOS : F3_3<2, 0b110100, 0b011000110,
 597                  (outs FPRegs:$dst), (ins DFPRegs:$src),
 598                  "fdtos $src, $dst",
 599                  [(set FPRegs:$dst, (fround DFPRegs:$src))]>;
 600
 601 // Floating-point Move Instructions, p. 144
 602 def FMOVS : F3_3<2, 0b110100, 0b000000001,
 603                  (outs FPRegs:$dst), (ins FPRegs:$src),
 604                  "fmovs $src, $dst", []>;
 605 def FNEGS : F3_3<2, 0b110100, 0b000000101,
 606                  (outs FPRegs:$dst), (ins FPRegs:$src),
 607                  "fnegs $src, $dst",
 608                  [(set FPRegs:$dst, (fneg FPRegs:$src))]>;
 609 def FABSS : F3_3<2, 0b110100, 0b000001001,
 610                  (outs FPRegs:$dst), (ins FPRegs:$src),
 611                  "fabss $src, $dst",
 612                  [(set FPRegs:$dst, (fabs FPRegs:$src))]>;
 613
 614
 615 // Floating-point Square Root Instructions, p.145
 616 def FSQRTS : F3_3<2, 0b110100, 0b000101001,
 617                   (outs FPRegs:$dst), (ins FPRegs:$src),
 618                   "fsqrts $src, $dst",
 619                   [(set FPRegs:$dst, (fsqrt FPRegs:$src))]>;
 620 def FSQRTD : F3_3<2, 0b110100, 0b000101010,
 621                   (outs DFPRegs:$dst), (ins DFPRegs:$src),
 622                   "fsqrtd $src, $dst",
 623                   [(set DFPRegs:$dst, (fsqrt DFPRegs:$src))]>;
 624
 625
 626
 627 // Floating-point Add and Subtract Instructions, p. 146
 628 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 629                   (outs FPRegs:$dst), (ins FPRegs:$src1, FPRegs:$src2),
 630                   "fadds $src1, $src2, $dst",
 631                   [(set FPRegs:$dst, (fadd FPRegs:$src1, FPRegs:$src2))]>;
 632 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 633                   (outs DFPRegs:$dst), (ins DFPRegs:$src1, DFPRegs:$src2),
 634                   "faddd $src1, $src2, $dst",
 635                   [(set DFPRegs:$dst, (fadd DFPRegs:$src1, DFPRegs:$src2))]>;
 636 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
 637                   (outs FPRegs:$dst), (ins FPRegs:$src1, FPRegs:$src2),
 638                   "fsubs $src1, $src2, $dst",
 639                   [(set FPRegs:$dst, (fsub FPRegs:$src1, FPRegs:$src2))]>;
 640 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
 641                   (outs DFPRegs:$dst), (ins DFPRegs:$src1, DFPRegs:$src2),
 642                   "fsubd $src1, $src2, $dst",
 643                   [(set DFPRegs:$dst, (fsub DFPRegs:$src1, DFPRegs:$src2))]>;
 644
 645 // Floating-point Multiply and Divide Instructions, p. 147
 646 def FMULS  : F3_3<2, 0b110100, 0b001001001,
 647                   (outs FPRegs:$dst), (ins FPRegs:$src1, FPRegs:$src2),
 648                   "fmuls $src1, $src2, $dst",
 649                   [(set FPRegs:$dst, (fmul FPRegs:$src1, FPRegs:$src2))]>;
 650 def FMULD  : F3_3<2, 0b110100, 0b001001010,
 651                   (outs DFPRegs:$dst), (ins DFPRegs:$src1, DFPRegs:$src2),
 652                   "fmuld $src1, $src2, $dst",
 653                   [(set DFPRegs:$dst, (fmul DFPRegs:$src1, DFPRegs:$src2))]>;
 654 def FSMULD : F3_3<2, 0b110100, 0b001101001,
 655                   (outs DFPRegs:$dst), (ins FPRegs:$src1, FPRegs:$src2),
 656                   "fsmuld $src1, $src2, $dst",
 657                   [(set DFPRegs:$dst, (fmul (fextend FPRegs:$src1),
 658                                             (fextend FPRegs:$src2)))]>;
 659 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
 660                  (outs FPRegs:$dst), (ins FPRegs:$src1, FPRegs:$src2),
 661                  "fdivs $src1, $src2, $dst",
 662                  [(set FPRegs:$dst, (fdiv FPRegs:$src1, FPRegs:$src2))]>;
 663 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
 664                  (outs DFPRegs:$dst), (ins DFPRegs:$src1, DFPRegs:$src2),
 665                  "fdivd $src1, $src2, $dst",
 666                  [(set DFPRegs:$dst, (fdiv DFPRegs:$src1, DFPRegs:$src2))]>;
 667
 668 // Floating-point Compare Instructions, p. 148
 669 // Note: the 2nd template arg is different for these guys.
 670 // Note 2: the result of a FCMP is not available until the 2nd cycle
 671 // after the instr is retired, but there is no interlock. This behavior
 672 // is modelled with a forced noop after the instruction.
 673 let Defs = [FCC] in {
 674   def FCMPS  : F3_3<2, 0b110101, 0b001010001,
 675                    (outs), (ins FPRegs:$src1, FPRegs:$src2),
 676                    "fcmps $src1, $src2\n\tnop",
 677                    [(SPcmpfcc FPRegs:$src1, FPRegs:$src2)]>;
 678   def FCMPD  : F3_3<2, 0b110101, 0b001010010,
 679                    (outs), (ins DFPRegs:$src1, DFPRegs:$src2),
 680                    "fcmpd $src1, $src2\n\tnop",
 681                    [(SPcmpfcc DFPRegs:$src1, DFPRegs:$src2)]>;
 682 }
 683
 684 //===----------------------------------------------------------------------===//
 685 // V9 Instructions
 686 //===----------------------------------------------------------------------===//
 687
 688 // V9 Conditional Moves.
 689 let Predicates = [HasV9], Constraints = "$T = $dst" in {
 690   // Move Integer Register on Condition (MOVcc) p. 194 of the V9 manual.
 691   // FIXME: Add instruction encodings for the JIT some day.
 692   def MOVICCrr
 693     : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, CCOp:$cc),
 694              "mov$cc %icc, $F, $dst",
 695              [(set IntRegs:$dst,
 696                          (SPselecticc IntRegs:$F, IntRegs:$T, imm:$cc))]>;
 697   def MOVICCri
 698     : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, i32imm:$F, CCOp:$cc),
 699              "mov$cc %icc, $F, $dst",
 700              [(set IntRegs:$dst,
 701                           (SPselecticc simm11:$F, IntRegs:$T, imm:$cc))]>;
 702
 703   def MOVFCCrr
 704     : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, CCOp:$cc),
 705              "mov$cc %fcc0, $F, $dst",
 706              [(set IntRegs:$dst,
 707                          (SPselectfcc IntRegs:$F, IntRegs:$T, imm:$cc))]>;
 708   def MOVFCCri
 709     : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, i32imm:$F, CCOp:$cc),
 710              "mov$cc %fcc0, $F, $dst",
 711              [(set IntRegs:$dst,
 712                           (SPselectfcc simm11:$F, IntRegs:$T, imm:$cc))]>;
 713
 714   def FMOVS_ICC
 715     : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, CCOp:$cc),
 716              "fmovs$cc %icc, $F, $dst",
 717              [(set FPRegs:$dst,
 718                          (SPselecticc FPRegs:$F, FPRegs:$T, imm:$cc))]>;
 719   def FMOVD_ICC
 720     : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, CCOp:$cc),
 721              "fmovd$cc %icc, $F, $dst",
 722              [(set DFPRegs:$dst,
 723                          (SPselecticc DFPRegs:$F, DFPRegs:$T, imm:$cc))]>;
 724   def FMOVS_FCC
 725     : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, CCOp:$cc),
 726              "fmovs$cc %fcc0, $F, $dst",
 727              [(set FPRegs:$dst,
 728                          (SPselectfcc FPRegs:$F, FPRegs:$T, imm:$cc))]>;
 729   def FMOVD_FCC
 730     : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, CCOp:$cc),
 731              "fmovd$cc %fcc0, $F, $dst",
 732              [(set DFPRegs:$dst,
 733                          (SPselectfcc DFPRegs:$F, DFPRegs:$T, imm:$cc))]>;
 734
 735 }
 736
 737 // Floating-Point Move Instructions, p. 164 of the V9 manual.
 738 let Predicates = [HasV9] in {
 739   def FMOVD : F3_3<2, 0b110100, 0b000000010,
 740                    (outs DFPRegs:$dst), (ins DFPRegs:$src),
 741                    "fmovd $src, $dst", []>;
 742   def FNEGD : F3_3<2, 0b110100, 0b000000110,
 743                    (outs DFPRegs:$dst), (ins DFPRegs:$src),
 744                    "fnegd $src, $dst",
 745                    [(set DFPRegs:$dst, (fneg DFPRegs:$src))]>;
 746   def FABSD : F3_3<2, 0b110100, 0b000001010,
 747                    (outs DFPRegs:$dst), (ins DFPRegs:$src),
 748                    "fabsd $src, $dst",
 749                    [(set DFPRegs:$dst, (fabs DFPRegs:$src))]>;
 750 }
 751
 752 // POPCrr - This does a ctpop of a 64-bit register.  As such, we have to clear
 753 // the top 32-bits before using it.  To do this clearing, we use a SLLri X,0.
 754 def POPCrr : F3_1<2, 0b101110,
 755                   (outs IntRegs:$dst), (ins IntRegs:$src),
 756                   "popc $src, $dst", []>, Requires<[HasV9]>;
 757 def : Pat<(ctpop IntRegs:$src),
 758           (POPCrr (SLLri IntRegs:$src, 0))>;
 759
 760 //===----------------------------------------------------------------------===//
 761 // Non-Instruction Patterns
 762 //===----------------------------------------------------------------------===//
 763
 764 // Small immediates.
 765 def : Pat<(i32 simm13:$val),
 766           (ORri G0, imm:$val)>;
 767 // Arbitrary immediates.
 768 def : Pat<(i32 imm:$val),
 769           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
 770
 771 // subc
 772 def : Pat<(subc IntRegs:$b, IntRegs:$c),
 773           (SUBCCrr IntRegs:$b, IntRegs:$c)>;
 774 def : Pat<(subc IntRegs:$b, simm13:$val),
 775           (SUBCCri IntRegs:$b, imm:$val)>;
 776
 777 // Global addresses, constant pool entries
 778 def : Pat<(SPhi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
 779 def : Pat<(SPlo tglobaladdr:$in), (ORri G0, tglobaladdr:$in)>;
 780 def : Pat<(SPhi tconstpool:$in), (SETHIi tconstpool:$in)>;
 781 def : Pat<(SPlo tconstpool:$in), (ORri G0, tconstpool:$in)>;
 782
 783 // Add reg, lo.  This is used when taking the addr of a global/constpool entry.
 784 def : Pat<(add IntRegs:$r, (SPlo tglobaladdr:$in)),
 785           (ADDri IntRegs:$r, tglobaladdr:$in)>;
 786 def : Pat<(add IntRegs:$r, (SPlo tconstpool:$in)),
 787           (ADDri IntRegs:$r, tconstpool:$in)>;
 788
 789 // Calls:
 790 def : Pat<(call tglobaladdr:$dst),
 791           (CALL tglobaladdr:$dst)>;
 792 def : Pat<(call texternalsym:$dst),
 793           (CALL texternalsym:$dst)>;
 794
 795 // Map integer extload's to zextloads.
 796 def : Pat<(i32 (extloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
 797 def : Pat<(i32 (extloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
 798 def : Pat<(i32 (extloadi8 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
 799 def : Pat<(i32 (extloadi8 ADDRri:$src)), (LDUBri ADDRri:$src)>;
 800 def : Pat<(i32 (extloadi16 ADDRrr:$src)), (LDUHrr ADDRrr:$src)>;
 801 def : Pat<(i32 (extloadi16 ADDRri:$src)), (LDUHri ADDRri:$src)>;
 802
 803 // zextload bool -> zextload byte
 804 def : Pat<(i32 (zextloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
 805 def : Pat<(i32 (zextloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;