lib/Target/Sparc/SparcInstrInfo.td

   1 //===- SparcV8Instrs.td - Target Description for SparcV8 Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the SparcV8 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 class InstV8 : Instruction {          // SparcV8 instruction baseline
  19   field bits<32> Inst;
  20
  21   let Namespace = "V8";
  22
  23   bits<2> op;
  24   let Inst{31-30} = op;               // Top two bits are the 'op' field
  25
  26   // Bit attributes specific to SparcV8 instructions
  27   bit isPasi       = 0; // Does this instruction affect an alternate addr space?
  28   bit isPrivileged = 0; // Is this a privileged instruction?
  29 }
  30
  31 include "SparcV8InstrFormats.td"
  32
  33 //===----------------------------------------------------------------------===//
  34 // Instruction Pattern Stuff
  35 //===----------------------------------------------------------------------===//
  36
  37 def simm13  : PatLeaf<(imm), [{
  38   // simm13 predicate - True if the imm fits in a 13-bit sign extended field.
  39   return (((int)N->getValue() << (32-13)) >> (32-13)) == (int)N->getValue();
  40 }]>;
  41
  42 def LO10 : SDNodeXForm<imm, [{
  43   return CurDAG->getTargetConstant((unsigned)N->getValue() & 1023, MVT::i32);
  44 }]>;
  45
  46 def HI22 : SDNodeXForm<imm, [{
  47   // Transformation function: shift the immediate value down into the low bits.
  48   return CurDAG->getTargetConstant((unsigned)N->getValue() >> 10, MVT::i32);
  49 }]>;
  50
  51 def SETHIimm : PatLeaf<(imm), [{
  52   return (((unsigned)N->getValue() >> 10) << 10) == (unsigned)N->getValue();
  53 }], HI22>;
  54
  55 // Addressing modes.
  56 def ADDRrr : ComplexPattern<i32, 2, "SelectADDRrr", []>;
  57 def ADDRri : ComplexPattern<i32, 2, "SelectADDRri", []>;
  58
  59 // Address operands
  60 def MEMrr : Operand<i32> {
  61   let PrintMethod = "printMemOperand";
  62   let NumMIOperands = 2;
  63   let MIOperandInfo = (ops IntRegs, IntRegs);
  64 }
  65 def MEMri : Operand<i32> {
  66   let PrintMethod = "printMemOperand";
  67   let NumMIOperands = 2;
  68   let MIOperandInfo = (ops IntRegs, i32imm);
  69 }
  70
  71 // Branch targets have OtherVT type.
  72 def brtarget : Operand<OtherVT>;
  73
  74 def SDTV8cmpicc :
  75 SDTypeProfile<1, 2, [SDTCisVT<0, FlagVT>, SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  76 def SDTV8cmpfcc :
  77 SDTypeProfile<1, 2, [SDTCisVT<0, FlagVT>, SDTCisFP<1>, SDTCisSameAs<1, 2>]>;
  78 def SDTV8brcc :
  79 SDTypeProfile<0, 3, [SDTCisVT<0, OtherVT>, SDTCisVT<1, OtherVT>,
  80                     SDTCisVT<2, FlagVT>]>;
  81
  82 def V8cmpicc : SDNode<"V8ISD::CMPICC", SDTV8cmpicc>;
  83 def V8cmpfcc : SDNode<"V8ISD::CMPFCC", SDTV8cmpfcc>;
  84 def V8bricc : SDNode<"V8ISD::BRICC", SDTV8brcc, [SDNPHasChain]>;
  85 def V8brfcc : SDNode<"V8ISD::BRFCC", SDTV8brcc, [SDNPHasChain]>;
  86
  87 def V8hi    : SDNode<"V8ISD::Hi", SDTIntUnaryOp>;
  88 def V8lo    : SDNode<"V8ISD::Lo", SDTIntUnaryOp>;
  89
  90 def V8ftoi  : SDNode<"V8ISD::FTOI", SDTFPUnaryOp>;
  91 def V8itof  : SDNode<"V8ISD::ITOF", SDTFPUnaryOp>;
  92
  93 //===----------------------------------------------------------------------===//
  94 // Instructions
  95 //===----------------------------------------------------------------------===//
  96
  97 // Pseudo instructions.
  98 class PseudoInstV8<string asmstr, dag ops> : InstV8  {
  99   let AsmString = asmstr;
 100   dag OperandList = ops;
 101 }
 102 def PHI : PseudoInstV8<"PHI", (ops variable_ops)>;
 103 def ADJCALLSTACKDOWN : PseudoInstV8<"!ADJCALLSTACKDOWN $amt",
 104                                     (ops i32imm:$amt)>;
 105 def ADJCALLSTACKUP : PseudoInstV8<"!ADJCALLSTACKUP $amt",
 106                                   (ops i32imm:$amt)>;
 107 //def IMPLICIT_USE : PseudoInstV8<"!IMPLICIT_USE",(ops variable_ops)>;
 108 def IMPLICIT_DEF : PseudoInstV8<"!IMPLICIT_DEF $dst",
 109                                 (ops IntRegs:$dst)>;
 110 def FpMOVD : PseudoInstV8<"!FpMOVD",       // pseudo 64-bit double move
 111                           (ops DFPRegs:$dst, DFPRegs:$src)>;
 112
 113 // Section A.3 - Synthetic Instructions, p. 85
 114 // special cases of JMPL:
 115 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1 in {
 116   let rd = O7.Num, rs1 = G0.Num, simm13 = 8 in
 117     def RETL: F3_2<2, 0b111000, (ops),
 118                    "retl", [(ret)]>;
 119 }
 120
 121 // Section B.1 - Load Integer Instructions, p. 90
 122 def LDSBrr : F3_1<3, 0b001001,
 123                   (ops IntRegs:$dst, MEMrr:$addr),
 124                   "ldsb [$addr], $dst",
 125                   [(set IntRegs:$dst, (sextload ADDRrr:$addr, i8))]>;
 126 def LDSBri : F3_2<3, 0b001001,
 127                   (ops IntRegs:$dst, MEMri:$addr),
 128                   "ldsb [$addr], $dst",
 129                   [(set IntRegs:$dst, (sextload ADDRri:$addr, i8))]>;
 130 def LDSHrr : F3_1<3, 0b001010,
 131                   (ops IntRegs:$dst, MEMrr:$addr),
 132                   "ldsh [$addr], $dst",
 133                   [(set IntRegs:$dst, (sextload ADDRrr:$addr, i16))]>;
 134 def LDSHri : F3_2<3, 0b001010,
 135                   (ops IntRegs:$dst, MEMri:$addr),
 136                   "ldsh [$addr], $dst",
 137                   [(set IntRegs:$dst, (sextload ADDRri:$addr, i16))]>;
 138 def LDUBrr : F3_1<3, 0b000001,
 139                   (ops IntRegs:$dst, MEMrr:$addr),
 140                   "ldub [$addr], $dst",
 141                   [(set IntRegs:$dst, (zextload ADDRrr:$addr, i8))]>;
 142 def LDUBri : F3_2<3, 0b000001,
 143                   (ops IntRegs:$dst, MEMri:$addr),
 144                   "ldub [$addr], $dst",
 145                   [(set IntRegs:$dst, (zextload ADDRri:$addr, i8))]>;
 146 def LDUHrr : F3_1<3, 0b000010,
 147                   (ops IntRegs:$dst, MEMrr:$addr),
 148                   "lduh [$addr], $dst",
 149                   [(set IntRegs:$dst, (zextload ADDRrr:$addr, i16))]>;
 150 def LDUHri : F3_2<3, 0b000010,
 151                   (ops IntRegs:$dst, MEMri:$addr),
 152                   "lduh [$addr], $dst",
 153                   [(set IntRegs:$dst, (zextload ADDRri:$addr, i16))]>;
 154 def LDrr   : F3_1<3, 0b000000,
 155                   (ops IntRegs:$dst, MEMrr:$addr),
 156                   "ld [$addr], $dst",
 157                   [(set IntRegs:$dst, (load ADDRrr:$addr))]>;
 158 def LDri   : F3_2<3, 0b000000,
 159                   (ops IntRegs:$dst, MEMri:$addr),
 160                   "ld [$addr], $dst",
 161                   [(set IntRegs:$dst, (load ADDRri:$addr))]>;
 162
 163 // Section B.2 - Load Floating-point Instructions, p. 92
 164 def LDFrr  : F3_1<3, 0b100000,
 165                   (ops FPRegs:$dst, MEMrr:$addr),
 166                   "ld [$addr], $dst",
 167                   [(set FPRegs:$dst, (load ADDRrr:$addr))]>;
 168 def LDFri  : F3_2<3, 0b100000,
 169                   (ops FPRegs:$dst, MEMri:$addr),
 170                   "ld [$addr], $dst",
 171                   [(set FPRegs:$dst, (load ADDRri:$addr))]>;
 172 def LDDFrr : F3_1<3, 0b100011,
 173                   (ops DFPRegs:$dst, MEMrr:$addr),
 174                   "ldd [$addr], $dst",
 175                   [(set DFPRegs:$dst, (load ADDRrr:$addr))]>;
 176 def LDDFri : F3_2<3, 0b100011,
 177                   (ops DFPRegs:$dst, MEMri:$addr),
 178                   "ldd [$addr], $dst",
 179                   [(set DFPRegs:$dst, (load ADDRri:$addr))]>;
 180
 181 // Section B.4 - Store Integer Instructions, p. 95
 182 def STBrr : F3_1<3, 0b000101,
 183                  (ops MEMrr:$addr, IntRegs:$src),
 184                  "stb $src, [$addr]",
 185                  [(truncstore IntRegs:$src, ADDRrr:$addr, i8)]>;
 186 def STBri : F3_2<3, 0b000101,
 187                  (ops MEMri:$addr, IntRegs:$src),
 188                  "stb $src, [$addr]",
 189                  [(truncstore IntRegs:$src, ADDRri:$addr, i8)]>;
 190 def STHrr : F3_1<3, 0b000110,
 191                  (ops MEMrr:$addr, IntRegs:$src),
 192                  "sth $src, [$addr]",
 193                  [(truncstore IntRegs:$src, ADDRrr:$addr, i16)]>;
 194 def STHri : F3_2<3, 0b000110,
 195                  (ops MEMri:$addr, IntRegs:$src),
 196                  "sth $src, [$addr]",
 197                  [(truncstore IntRegs:$src, ADDRri:$addr, i16)]>;
 198 def STrr  : F3_1<3, 0b000100,
 199                  (ops MEMrr:$addr, IntRegs:$src),
 200                  "st $src, [$addr]",
 201                  [(store IntRegs:$src, ADDRrr:$addr)]>;
 202 def STri  : F3_2<3, 0b000100,
 203                  (ops MEMri:$addr, IntRegs:$src),
 204                  "st $src, [$addr]",
 205                  [(store IntRegs:$src, ADDRri:$addr)]>;
 206
 207 // Section B.5 - Store Floating-point Instructions, p. 97
 208 def STFrr   : F3_1<3, 0b100100,
 209                    (ops MEMrr:$addr, FPRegs:$src),
 210                    "st $src, [$addr]",
 211                    [(store FPRegs:$src, ADDRrr:$addr)]>;
 212 def STFri   : F3_2<3, 0b100100,
 213                    (ops MEMri:$addr, FPRegs:$src),
 214                    "st $src, [$addr]",
 215                    [(store FPRegs:$src, ADDRri:$addr)]>;
 216 def STDFrr  : F3_1<3, 0b100111,
 217                    (ops MEMrr:$addr, DFPRegs:$src),
 218                    "std  $src, [$addr]",
 219                    [(store DFPRegs:$src, ADDRrr:$addr)]>;
 220 def STDFri  : F3_2<3, 0b100111,
 221                    (ops MEMri:$addr, DFPRegs:$src),
 222                    "std $src, [$addr]",
 223                    [(store DFPRegs:$src, ADDRri:$addr)]>;
 224
 225 // Section B.9 - SETHI Instruction, p. 104
 226 def SETHIi: F2_1<0b100,
 227                  (ops IntRegs:$dst, i32imm:$src),
 228                  "sethi $src, $dst",
 229                  [(set IntRegs:$dst, SETHIimm:$src)]>;
 230
 231 // Section B.10 - NOP Instruction, p. 105
 232 // (It's a special case of SETHI)
 233 let rd = 0, imm22 = 0 in
 234   def NOP : F2_1<0b100, (ops), "nop", []>;
 235
 236 // Section B.11 - Logical Instructions, p. 106
 237 def ANDrr   : F3_1<2, 0b000001,
 238                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 239                    "and $b, $c, $dst",
 240                    [(set IntRegs:$dst, (and IntRegs:$b, IntRegs:$c))]>;
 241 def ANDri   : F3_2<2, 0b000001,
 242                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 243                    "and $b, $c, $dst",
 244                    [(set IntRegs:$dst, (and IntRegs:$b, simm13:$c))]>;
 245 def ANDNrr  : F3_1<2, 0b000101,
 246                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 247                    "andn $b, $c, $dst",
 248                    [(set IntRegs:$dst, (and IntRegs:$b, (not IntRegs:$c)))]>;
 249 def ANDNri  : F3_2<2, 0b000101,
 250                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 251                    "andn $b, $c, $dst", []>;
 252 def ORrr    : F3_1<2, 0b000010,
 253                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 254                    "or $b, $c, $dst",
 255                    [(set IntRegs:$dst, (or IntRegs:$b, IntRegs:$c))]>;
 256 def ORri    : F3_2<2, 0b000010,
 257                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 258                    "or $b, $c, $dst",
 259                    [(set IntRegs:$dst, (or IntRegs:$b, simm13:$c))]>;
 260 def ORNrr   : F3_1<2, 0b000110,
 261                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 262                    "orn $b, $c, $dst",
 263                    [(set IntRegs:$dst, (or IntRegs:$b, (not IntRegs:$c)))]>;
 264 def ORNri   : F3_2<2, 0b000110,
 265                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 266                    "orn $b, $c, $dst", []>;
 267 def XORrr   : F3_1<2, 0b000011,
 268                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 269                    "xor $b, $c, $dst",
 270                    [(set IntRegs:$dst, (xor IntRegs:$b, IntRegs:$c))]>;
 271 def XORri   : F3_2<2, 0b000011,
 272                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 273                    "xor $b, $c, $dst",
 274                    [(set IntRegs:$dst, (xor IntRegs:$b, simm13:$c))]>;
 275 def XNORrr  : F3_1<2, 0b000111,
 276                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 277                    "xnor $b, $c, $dst",
 278                    [(set IntRegs:$dst, (xor IntRegs:$b, (not IntRegs:$c)))]>;
 279 def XNORri  : F3_2<2, 0b000111,
 280                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 281                    "xnor $b, $c, $dst", []>;
 282
 283 // Section B.12 - Shift Instructions, p. 107
 284 def SLLrr : F3_1<2, 0b100101,
 285                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 286                  "sll $b, $c, $dst",
 287                  [(set IntRegs:$dst, (shl IntRegs:$b, IntRegs:$c))]>;
 288 def SLLri : F3_2<2, 0b100101,
 289                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 290                  "sll $b, $c, $dst",
 291                  [(set IntRegs:$dst, (shl IntRegs:$b, simm13:$c))]>;
 292 def SRLrr : F3_1<2, 0b100110,
 293                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 294                   "srl $b, $c, $dst",
 295                   [(set IntRegs:$dst, (srl IntRegs:$b, IntRegs:$c))]>;
 296 def SRLri : F3_2<2, 0b100110,
 297                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 298                  "srl $b, $c, $dst",
 299                  [(set IntRegs:$dst, (srl IntRegs:$b, simm13:$c))]>;
 300 def SRArr : F3_1<2, 0b100111,
 301                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 302                   "sra $b, $c, $dst",
 303                   [(set IntRegs:$dst, (sra IntRegs:$b, IntRegs:$c))]>;
 304 def SRAri : F3_2<2, 0b100111,
 305                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 306                  "sra $b, $c, $dst",
 307                  [(set IntRegs:$dst, (sra IntRegs:$b, simm13:$c))]>;
 308
 309 // Section B.13 - Add Instructions, p. 108
 310 def ADDrr   : F3_1<2, 0b000000,
 311                   (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 312                   "add $b, $c, $dst",
 313                    [(set IntRegs:$dst, (add IntRegs:$b, IntRegs:$c))]>;
 314 def ADDri   : F3_2<2, 0b000000,
 315                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 316                    "add $b, $c, $dst",
 317                    [(set IntRegs:$dst, (add IntRegs:$b, simm13:$c))]>;
 318 def ADDCCrr : F3_1<2, 0b010000,
 319                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 320                    "addcc $b, $c, $dst", []>;
 321 def ADDCCri : F3_2<2, 0b010000,
 322                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 323                    "addcc $b, $c, $dst", []>;
 324 def ADDXrr  : F3_1<2, 0b001000,
 325                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 326                    "addx $b, $c, $dst", []>;
 327 def ADDXri  : F3_2<2, 0b001000,
 328                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 329                    "addx $b, $c, $dst", []>;
 330
 331 // Section B.15 - Subtract Instructions, p. 110
 332 def SUBrr   : F3_1<2, 0b000100,
 333                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 334                    "sub $b, $c, $dst",
 335                    [(set IntRegs:$dst, (sub IntRegs:$b, IntRegs:$c))]>;
 336 def SUBri   : F3_2<2, 0b000100,
 337                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 338                    "sub $b, $c, $dst",
 339                    [(set IntRegs:$dst, (sub IntRegs:$b, simm13:$c))]>;
 340 def SUBXrr  : F3_1<2, 0b001100,
 341                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 342                    "subx $b, $c, $dst", []>;
 343 def SUBXri  : F3_2<2, 0b001100,
 344                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 345                    "subx $b, $c, $dst", []>;
 346 def SUBCCrr : F3_1<2, 0b010100,
 347                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 348                    "subcc $b, $c, $dst", []>;
 349 def SUBCCri : F3_2<2, 0b010100,
 350                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 351                    "subcc $b, $c, $dst", []>;
 352 def SUBXCCrr: F3_1<2, 0b011100,
 353                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 354                    "subxcc $b, $c, $dst", []>;
 355
 356 // Section B.18 - Multiply Instructions, p. 113
 357 def UMULrr  : F3_1<2, 0b001010,
 358                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 359                    "umul $b, $c, $dst", []>;
 360 def UMULri  : F3_2<2, 0b001010,
 361                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 362                    "umul $b, $c, $dst", []>;
 363 def SMULrr  : F3_1<2, 0b001011,
 364                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 365                    "smul $b, $c, $dst",
 366                    [(set IntRegs:$dst, (mul IntRegs:$b, IntRegs:$c))]>;
 367 def SMULri  : F3_2<2, 0b001011,
 368                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 369                    "smul $b, $c, $dst",
 370                    [(set IntRegs:$dst, (mul IntRegs:$b, simm13:$c))]>;
 371
 372 // Section B.19 - Divide Instructions, p. 115
 373 def UDIVrr   : F3_1<2, 0b001110,
 374                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 375                     "udiv $b, $c, $dst", []>;
 376 def UDIVri   : F3_2<2, 0b001110,
 377                     (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 378                     "udiv $b, $c, $dst", []>;
 379 def SDIVrr   : F3_1<2, 0b001111,
 380                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 381                     "sdiv $b, $c, $dst", []>;
 382 def SDIVri   : F3_2<2, 0b001111,
 383                     (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 384                     "sdiv $b, $c, $dst", []>;
 385
 386 // Section B.20 - SAVE and RESTORE, p. 117
 387 def SAVErr    : F3_1<2, 0b111100,
 388                      (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 389                      "save $b, $c, $dst", []>;
 390 def SAVEri    : F3_2<2, 0b111100,
 391                      (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 392                      "save $b, $c, $dst", []>;
 393 def RESTORErr : F3_1<2, 0b111101,
 394                      (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 395                      "restore $b, $c, $dst", []>;
 396 def RESTOREri : F3_2<2, 0b111101,
 397                      (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 398                      "restore $b, $c, $dst", []>;
 399
 400 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 401
 402 // conditional branch class:
 403 class BranchV8<bits<4> cc, dag ops, string asmstr, list<dag> pattern>
 404  : F2_2<cc, 0b010, ops, asmstr, pattern> {
 405   let isBranch = 1;
 406   let isTerminator = 1;
 407   let hasDelaySlot = 1;
 408 }
 409
 410 let isBarrier = 1 in
 411   def BA   : BranchV8<0b1000, (ops brtarget:$dst),
 412                       "ba $dst",
 413                       [(br bb:$dst)]>;
 414 def BNE  : BranchV8<0b1001, (ops brtarget:$dst),
 415                     "bne $dst",
 416                     [(V8bricc bb:$dst, SETNE, ICC)]>;
 417 def BE   : BranchV8<0b0001, (ops brtarget:$dst),
 418                     "be $dst",
 419                     [(V8bricc bb:$dst, SETEQ, ICC)]>;
 420 def BG   : BranchV8<0b1010, (ops brtarget:$dst),
 421                     "bg $dst",
 422                     [(V8bricc bb:$dst, SETGT, ICC)]>;
 423 def BLE  : BranchV8<0b0010, (ops brtarget:$dst),
 424                     "ble $dst",
 425                     [(V8bricc bb:$dst, SETLE, ICC)]>;
 426 def BGE  : BranchV8<0b1011, (ops brtarget:$dst),
 427                     "bge $dst",
 428                     [(V8bricc bb:$dst, SETGE, ICC)]>;
 429 def BL   : BranchV8<0b0011, (ops brtarget:$dst),
 430                     "bl $dst",
 431                     [(V8bricc bb:$dst, SETLT, ICC)]>;
 432 def BGU  : BranchV8<0b1100, (ops brtarget:$dst),
 433                     "bgu $dst",
 434                     [(V8bricc bb:$dst, SETUGT, ICC)]>;
 435 def BLEU : BranchV8<0b0100, (ops brtarget:$dst),
 436                     "bleu $dst",
 437                     [(V8bricc bb:$dst, SETULE, ICC)]>;
 438 def BCC  : BranchV8<0b1101, (ops brtarget:$dst),
 439                     "bcc $dst",
 440                     [(V8bricc bb:$dst, SETUGE, ICC)]>;
 441 def BCS  : BranchV8<0b0101, (ops brtarget:$dst),
 442                     "bcs $dst",
 443                     [(V8bricc bb:$dst, SETULT, ICC)]>;
 444
 445 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 446
 447 // floating-point conditional branch class:
 448 class FPBranchV8<bits<4> cc, dag ops, string asmstr, list<dag> pattern>
 449  : F2_2<cc, 0b110, ops, asmstr, pattern> {
 450   let isBranch = 1;
 451   let isTerminator = 1;
 452   let hasDelaySlot = 1;
 453 }
 454
 455 def FBU  : FPBranchV8<0b0111, (ops brtarget:$dst),
 456                       "fbu $dst",
 457                       [(V8brfcc bb:$dst, SETUO, FCC)]>;
 458 def FBG  : FPBranchV8<0b0110, (ops brtarget:$dst),
 459                       "fbg $dst",
 460                       [(V8brfcc bb:$dst, SETGT, FCC)]>;
 461 def FBUG : FPBranchV8<0b0101, (ops brtarget:$dst),
 462                       "fbug $dst",
 463                       [(V8brfcc bb:$dst, SETUGT, FCC)]>;
 464 def FBL  : FPBranchV8<0b0100, (ops brtarget:$dst),
 465                       "fbl $dst",
 466                       [(V8brfcc bb:$dst, SETLT, FCC)]>;
 467 def FBUL : FPBranchV8<0b0011, (ops brtarget:$dst),
 468                       "fbul $dst",
 469                       [(V8brfcc bb:$dst, SETULT, FCC)]>;
 470 def FBLG : FPBranchV8<0b0010, (ops brtarget:$dst),
 471                       "fblg $dst",
 472                       [(V8brfcc bb:$dst, SETONE, FCC)]>;
 473 def FBNE : FPBranchV8<0b0001, (ops brtarget:$dst),
 474                       "fbne $dst",
 475                       [(V8brfcc bb:$dst, SETNE, FCC)]>;
 476 def FBE  : FPBranchV8<0b1001, (ops brtarget:$dst),
 477                       "fbe $dst",
 478                       [(V8brfcc bb:$dst, SETEQ, FCC)]>;
 479 def FBUE : FPBranchV8<0b1010, (ops brtarget:$dst),
 480                       "fbue $dst",
 481                       [(V8brfcc bb:$dst, SETUEQ, FCC)]>;
 482 def FBGE : FPBranchV8<0b1011, (ops brtarget:$dst),
 483                       "fbge $dst",
 484                       [(V8brfcc bb:$dst, SETGE, FCC)]>;
 485 def FBUGE: FPBranchV8<0b1100, (ops brtarget:$dst),
 486                       "fbuge $dst",
 487                       [(V8brfcc bb:$dst, SETUGE, FCC)]>;
 488 def FBLE : FPBranchV8<0b1101, (ops brtarget:$dst),
 489                       "fble $dst",
 490                       [(V8brfcc bb:$dst, SETLE, FCC)]>;
 491 def FBULE: FPBranchV8<0b1110, (ops brtarget:$dst),
 492                       "fbule $dst",
 493                       [(V8brfcc bb:$dst, SETULE, FCC)]>;
 494 def FBO  : FPBranchV8<0b1111, (ops brtarget:$dst),
 495                       "fbo $dst",
 496                       [(V8brfcc bb:$dst, SETO, FCC)]>;
 497
 498
 499
 500 // Section B.24 - Call and Link Instruction, p. 125
 501 // This is the only Format 1 instruction
 502 let Uses = [O0, O1, O2, O3, O4, O5], hasDelaySlot = 1, isCall = 1 in {
 503   // pc-relative call:
 504   let Defs = [O0, O1, O2, O3, O4, O5, O7, G1, G2, G3, G4, G5, G6, G7,
 505     D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15] in
 506   def CALL : InstV8 {
 507     let OperandList = (ops IntRegs:$dst);
 508     bits<30> disp;
 509     let op = 1;
 510     let Inst{29-0} = disp;
 511     let AsmString = "call $dst";
 512   }
 513
 514   // indirect call (O7 is an EXPLICIT def in indirect calls, so it cannot also
 515   // be an implicit def):
 516   let Defs = [O0, O1, O2, O3, O4, O5, G1, G2, G3, G4, G5, G6, G7,
 517     D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15] in
 518   def JMPLrr : F3_1<2, 0b111000,
 519                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 520                     "jmpl $b+$c, $dst", []>;
 521 }
 522
 523 // Section B.28 - Read State Register Instructions
 524 def RDY : F3_1<2, 0b101000,
 525                (ops IntRegs:$dst),
 526                "rdy $dst", []>;
 527
 528 // Section B.29 - Write State Register Instructions
 529 def WRYrr : F3_1<2, 0b110000,
 530                  (ops IntRegs:$b, IntRegs:$c),
 531                  "wr $b, $c, %y", []>;
 532 def WRYri : F3_2<2, 0b110000,
 533                  (ops IntRegs:$b, i32imm:$c),
 534                  "wr $b, $c, %y", []>;
 535
 536 // Convert Integer to Floating-point Instructions, p. 141
 537 def FITOS : F3_3<2, 0b110100, 0b011000100,
 538                  (ops FPRegs:$dst, FPRegs:$src),
 539                  "fitos $src, $dst",
 540                  [(set FPRegs:$dst, (V8itof FPRegs:$src))]>;
 541 def FITOD : F3_3<2, 0b110100, 0b011001000,
 542                  (ops DFPRegs:$dst, DFPRegs:$src),
 543                  "fitod $src, $dst",
 544                  [(set DFPRegs:$dst, (V8itof DFPRegs:$src))]>;
 545
 546 // Convert Floating-point to Integer Instructions, p. 142
 547 def FSTOI : F3_3<2, 0b110100, 0b011010001,
 548                  (ops FPRegs:$dst, FPRegs:$src),
 549                  "fstoi $src, $dst",
 550                  [(set FPRegs:$dst, (V8ftoi FPRegs:$src))]>;
 551 def FDTOI : F3_3<2, 0b110100, 0b011010010,
 552                  (ops DFPRegs:$dst, DFPRegs:$src),
 553                  "fdtoi $src, $dst",
 554                  [(set DFPRegs:$dst, (V8ftoi DFPRegs:$src))]>;
 555
 556 // Convert between Floating-point Formats Instructions, p. 143
 557 def FSTOD : F3_3<2, 0b110100, 0b011001001,
 558                  (ops DFPRegs:$dst, FPRegs:$src),
 559                  "fstod $src, $dst",
 560                  [(set DFPRegs:$dst, (fextend FPRegs:$src))]>;
 561 def FDTOS : F3_3<2, 0b110100, 0b011000110,
 562                  (ops FPRegs:$dst, DFPRegs:$src),
 563                  "fdtos $src, $dst",
 564                  [(set FPRegs:$dst, (fround DFPRegs:$src))]>;
 565
 566 // Floating-point Move Instructions, p. 144
 567 def FMOVS : F3_3<2, 0b110100, 0b000000001,
 568                  (ops FPRegs:$dst, FPRegs:$src),
 569                  "fmovs $src, $dst", []>;
 570 def FNEGS : F3_3<2, 0b110100, 0b000000101,
 571                  (ops FPRegs:$dst, FPRegs:$src),
 572                  "fnegs $src, $dst",
 573                  [(set FPRegs:$dst, (fneg FPRegs:$src))]>;
 574 def FABSS : F3_3<2, 0b110100, 0b000001001,
 575                  (ops FPRegs:$dst, FPRegs:$src),
 576                  "fabss $src, $dst",
 577                  [(set FPRegs:$dst, (fabs FPRegs:$src))]>;
 578 // FIXME: ADD FNEGD/FABSD pseudo instructions.
 579
 580
 581 // Floating-point Square Root Instructions, p.145
 582 def FSQRTS : F3_3<2, 0b110100, 0b000101001,
 583                   (ops FPRegs:$dst, FPRegs:$src),
 584                   "fsqrts $src, $dst",
 585                   [(set FPRegs:$dst, (fsqrt FPRegs:$src))]>;
 586 def FSQRTD : F3_3<2, 0b110100, 0b000101010,
 587                   (ops DFPRegs:$dst, DFPRegs:$src),
 588                   "fsqrtd $src, $dst",
 589                   [(set DFPRegs:$dst, (fsqrt DFPRegs:$src))]>;
 590
 591
 592
 593 // Floating-point Add and Subtract Instructions, p. 146
 594 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 595                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 596                   "fadds $src1, $src2, $dst",
 597                   [(set FPRegs:$dst, (fadd FPRegs:$src1, FPRegs:$src2))]>;
 598 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 599                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 600                   "faddd $src1, $src2, $dst",
 601                   [(set DFPRegs:$dst, (fadd DFPRegs:$src1, DFPRegs:$src2))]>;
 602 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
 603                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 604                   "fsubs $src1, $src2, $dst",
 605                   [(set FPRegs:$dst, (fsub FPRegs:$src1, FPRegs:$src2))]>;
 606 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
 607                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 608                   "fsubd $src1, $src2, $dst",
 609                   [(set DFPRegs:$dst, (fsub DFPRegs:$src1, DFPRegs:$src2))]>;
 610
 611 // Floating-point Multiply and Divide Instructions, p. 147
 612 def FMULS  : F3_3<2, 0b110100, 0b001001001,
 613                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 614                   "fmuls $src1, $src2, $dst",
 615                   [(set FPRegs:$dst, (fmul FPRegs:$src1, FPRegs:$src2))]>;
 616 def FMULD  : F3_3<2, 0b110100, 0b001001010,
 617                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 618                   "fmuld $src1, $src2, $dst",
 619                   [(set DFPRegs:$dst, (fmul DFPRegs:$src1, DFPRegs:$src2))]>;
 620 def FSMULD : F3_3<2, 0b110100, 0b001101001,
 621                   (ops DFPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 622                   "fsmuld $src1, $src2, $dst",
 623                   [(set DFPRegs:$dst, (fmul (fextend FPRegs:$src1),
 624                                             (fextend FPRegs:$src2)))]>;
 625 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
 626                  (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 627                  "fdivs $src1, $src2, $dst",
 628                  [(set FPRegs:$dst, (fdiv FPRegs:$src1, FPRegs:$src2))]>;
 629 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
 630                  (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 631                  "fdivd $src1, $src2, $dst",
 632                  [(set DFPRegs:$dst, (fdiv DFPRegs:$src1, DFPRegs:$src2))]>;
 633
 634 // Floating-point Compare Instructions, p. 148
 635 // Note: the 2nd template arg is different for these guys.
 636 // Note 2: the result of a FCMP is not available until the 2nd cycle
 637 // after the instr is retired, but there is no interlock. This behavior
 638 // is modelled with a forced noop after the instruction.
 639 def FCMPS  : F3_3<2, 0b110101, 0b001010001,
 640                   (ops FPRegs:$src1, FPRegs:$src2),
 641                   "fcmps $src1, $src2\n\tnop",
 642                   [(set FCC, (V8cmpfcc FPRegs:$src1, FPRegs:$src2))]>;
 643 def FCMPD  : F3_3<2, 0b110101, 0b001010010,
 644                   (ops DFPRegs:$src1, DFPRegs:$src2),
 645                   "fcmpd $src1, $src2\n\tnop",
 646                   [(set FCC, (V8cmpfcc DFPRegs:$src1, DFPRegs:$src2))]>;
 647
 648 //===----------------------------------------------------------------------===//
 649 // Non-Instruction Patterns
 650 //===----------------------------------------------------------------------===//
 651
 652 // Small immediates.
 653 def : Pat<(i32 simm13:$val),
 654           (ORri G0, imm:$val)>;
 655 // Arbitrary immediates.
 656 def : Pat<(i32 imm:$val),
 657           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
 658
 659 // Global addresses, constant pool entries
 660 def : Pat<(V8hi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
 661 def : Pat<(V8lo tglobaladdr:$in), (ORri G0, tglobaladdr:$in)>;
 662 def : Pat<(V8hi tconstpool:$in), (SETHIi tconstpool:$in)>;
 663 def : Pat<(V8lo tconstpool:$in), (ORri G0, tconstpool:$in)>;